CN115274594B - 一种半导体结构及其制作方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其制作方法，属于半导体技术领域。所述半导体结构包括：衬底，且衬底上设置有多个半导体器件；第一金属层，设置在所述半导体器件上；介质层，设置在所述第一金属层上；第二金属层，设置在所述介质层；以及导电插塞，设置在所述介质层内，连接所述第一金属层和所述第二金属层，且所述导电插塞包括补偿结构，所述补偿结构设置在所述第一金属层和所述第二金属层的原子迁出位置。通过本发明提供的一种半导体结构及其制作方法，提高半导体结构的性能。

Description

一种半导体结构及其制作方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体结构及其制作方法。
背景技术
随着集成电路的不断发展，半导体器件的特征尺寸减小，集成电路的集成度不断提高。在集成器件中，不同半导体器件之间通过高密度金属导线互连。当金属导线通入电流后，金属原子会随电子流方向发生迁移，原子迁出位置易形成空洞，造成断路，原子迁入位置易形成晶须，形成短路，从而造成电路失效。随着半导体尺寸不断缩小，导线电流密度不断提高，导致电迁移现象加重，电迁移失效已严重影响半导体器件的可靠性。通过金属掺杂元素、介质覆盖层以及工艺环境等方面对电迁移进行了一定改善，然而随着半导体尺寸进一步缩小，靠近原子迁出位置的金属层中的电迁移空洞失效并未得到改善。
发明内容
本发明的目的在于提供一种半导体结构及其制作方法，通过本发明提供的半导体结构及其制作方法，能够减少电迁移失效，提高半导体结构的性能。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构，包括：
衬底，且衬底上设置有多个半导体器件；
第一金属层，设置在所述半导体器件上；
介质层，设置在所述第一金属层上；
第二金属层，设置在所述介质层；以及
导电插塞，设置在所述介质层内，连接所述第一金属层和所述第二金属层，且所述导电插塞包括补偿结构，所述补偿结构设置在所述第一金属层和所述第二金属层的原子迁出位置。
在本发明一实施例中，所述导电插塞包括第一导电插塞，所述第一导电插塞包括第一分部，所述第一分部设置在所述第一金属层上。
在本发明一实施例中，所述第一导电插塞包括第二补偿结构，所述第二补偿结构连接所述第一分部和所述第二金属层。
在本发明一实施例中，所述第二补偿结构的径向尺寸是所述第一分部的径向尺寸的1.5倍~3倍。
在本发明一实施例中，所述第一分部的侧壁与所述第二补偿结构的侧壁之间具有预设距离。
在本发明一实施例中，所述导电插塞包括第二导电插塞，所述第二导电插塞包括第一补偿结构，且所述第一补偿结构设置在所述第一金属层上。
在本发明一实施例中，所述第二导电插塞包括第二分部，所述第二分部连接所述第一补偿结构和所述第二金属层。
在本发明一实施例中，所述第二金属层覆盖所述第一导电插塞、所述第二导电插塞以及所述第一导电插塞和所述第二导电插塞之间的所述介质层。
在本发明一实施例中，所述第二金属层的侧壁与所述导电插塞的侧壁之间具有预设距离。
本发明还提供一种半导体结构的制作方法，至少包括以下步骤：
提供一衬底，且在所述衬底内形成有多个半导体器件；
在所述半导体器件上形成第一金属层；
在所述第一金属层上形成介质层；
蚀刻所述介质层，形成多个开口，并在所述开口内沉积金属，形成导电插塞，所述导电插塞与所述第一金属层连接，所述导电插塞包括补偿结构，所述补偿结构设置在所述第一金属层和第二金属层的原子迁出位置；以及
在所述介质层和所述导电插塞上形成所述第二金属层。
综上所述，本发明提供的一种半导体结构及其制作方法，能够减少靠近过孔的金属层因电迁移空洞失效的现象，减少电迁移失效，提高半导体结构的性能。本发明能够提高器件的抗电迁移可靠性，延长产品使用寿命。本发明能够提高金属层与介质层的粘附性，减少金属层的扩散，提高器件的可靠性。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中衬底和第一金属层结构示意图。
图2为一实施例中第一光刻胶图案化后结构示意图。
图3为一实施例中第一介质层上凹部位置示意图。
图4为一实施例中第一分部和第一补偿结构示意图。
图5为一实施例中第二介质层示意图。
图6为一实施例中第二光刻胶图案化后结构示意图。
图7为一实施例中第二介质层上凹部位置示意图。
图8为一实施例中第二分部和第二补偿结构示意图。
图9为一实施例中第三介质层示意图。
图10为一实施例中第三光刻胶图案化后结构示意图。
图11为一实施例中第三介质层上凹部位置示意图。
图12为一实施例中半导体结构示意图。
图13为另一实施例中半导体结构示意图。
图14为另一实施例中半导体结构示意图。
标号说明：
10衬底；101半导体器件；102第一金属层；11绝缘层；12介质覆盖层；13第一介质层；131第一凹部；132第二凹部；14第一光阻层；141第一开口；142第二开口；151第一分部；152第一补偿结构；16第二介质层；161第三凹部；162第四凹部；17第二光阻层；171第三开口；172第四开口；181第二补偿结构；182第二分部；19第三介质层；191第五凹部；20第三光阻层；201第五开口；211第一导电插塞；212第二导电插塞；21第二金属层；22介质层；23导电插塞；24锥形导电插塞。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
本发明提供的一种半导体结构及其制作方法，在导电插塞中设置补偿结构，能够对金属层中金属原子进行补偿，减少电迁移失效，获得高质量的半导体结构。且本发明制备的半导体结构可各种半导体器件中，获得高性能的半导体器件。
请参阅图1所示，在本发明一实施例中，提供一衬底10，且衬底10例如为单晶硅、多晶硅、非晶硅或绝缘体上硅等半导体材料。其中，在衬底10上形成多个半导体器件101，本发明并不限制半导体器件101的种类。半导体器件101例如为场效应管（Field EffectTransistor，FET）、金属-氧化物半导体场效应晶体管（Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET）、互补金属氧化物半导体（Complementary MetalOxide Semiconductor，CMOS）、绝缘栅双极型晶体管(Insulated Gate BipolarTransistor，IGBT)、高速恢复二极管（Fast Recovery Diode，FRD）、高速高效整流二极管（Figh Efficiency Diode，HED）、定压二极管、高频二极管、发光二极管(Light-EmittingDiode，LED)、栅极光闭晶闸管（Gate Turn off Thyristor，GTO）、光触发晶闸管（LightTriggered Thyristor，LTT）、晶闸管(Thyristor)、电荷耦合器（Charge Coupled Device，CCD图像传感器）、数字信号处理器件（Digital Signal processor，DSP）、光继电器（PhotoRelay）或微处理器（Micro Processor）等半导体器件中的一种或几种，具体可根据半导体结构的制作要求进行制作。
请参阅图1和图4所示，在本发明一实施例中，在衬底10上设置有绝缘层11，且绝缘层11内设置有多个第一金属层102，第一金属层102与衬底10内的半导体器件101连接。其中，绝缘层11例如为二氧化硅或氮化硅等绝缘物质，可以隔离半导体器件101与金属层互连结构，防止金属的扩散，并在制备金属层时保护半导体器件101，避免半导体器件101受到损伤。在本实施例中，第一金属层102例如为金属钨、金属铜、金属银或金属金等低电阻材料，具体例如为金属铜，确保第一金属层102与后期制备的导电插塞连接时，电阻较小，从而提高半导体结构的性能。在其他实施例中，也可以不设置第一金属层，后期形成的导电插塞直接与半导体器件上的栅极、源极或漏极等直接连接。
请参阅图1所示，在本发明一实施例中，在绝缘层11上形成介质覆盖层12和第一介质层13。其中，介质覆盖层12设置在绝缘层11上，第一介质层13设置在介质覆盖层12上，且介质覆盖层12例如为氮碳化硅（SiCN）或碳化硅（SiC）等，以防止金属层中的金属离子向绝缘层11扩散，介质覆盖层12例如可通过化学气相沉积（Chemical Vapor Deposition，CVD）或等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)等方法沉积。第一介质层13例如为氟化硅（SiF）、碳氧化硅（SiOC）或氟氧化硅（SiOF）等低介电常数（Low-K）材料制备，以提高半导体结构的可靠性，且第一介质层13可通过化学气相沉积或低压化学气相淀积法（Low Pressure Chemical Vapor Deposition，LPCVD）等方法沉积。本发明并不限制介质覆盖层12和第一介质层13的厚度，即介质覆盖层12和第一介质层13的厚度可根据半导体结构的制备要求进行选择。在本实施例中，第一介质层13的厚度例如为金属层之间介质层厚度的二分之一。
请参阅图1至图2所示，在本发明一实施例中，在第一介质层13上形成第一光阻层14，对第一光阻层14进行曝光显影，形成多个开口。其中，开口例如可以为方形或圆形等，且开口包括第一开口141和第二开口142，第一开口141的径向尺寸例如为30~50nm，第二开口142的径向尺寸例如为第一开口141的径向尺寸的1.5~3倍。第一开口141和第二开口142定位导电插塞的位置，且第二开口142对应形成的第一金属层102的原子迁出位置，其中原子迁出位置是指金属导线通入电流后，金属原子会随电子流方向发生迁移，则金属层中电流流进和流出位置即金属层中原子迁出位置。
请参阅图2至图3所示，在本发明一实施例中，形成第一光阻层14后，以第一光阻层14为掩膜，刻蚀第一介质层13、介质覆盖层12和绝缘层11，直至第一金属层102，以形成凹部。在本实施例中，例如通过干法刻蚀工艺，形成凹部，且刻蚀气体例如可以是三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）、氮气（N2）或氧气（O2）等中的一种或几种气体的组合。在其他实施例中，可以采用干法刻蚀和湿法刻蚀结合工艺或湿法刻蚀工艺形成凹部，然后去除第一光阻层14。凹部包括第一凹部131和第二凹部132，用于沉积金属，形成部分导电插塞。
请参阅图3至图4所示，在本发明一实施例中，在第一凹部131和第二凹部132内沉积金属，形成部分导电插塞。在沉积金属之前，可在第一凹部131和第二凹部132的侧壁和底部形成一层阻挡层，且阻挡层例如通过物理气相沉积（Physical Vapor Deposition，PVD）等方式形成，阻挡层例如为钽（Ta）或氮化钽（TaN）等粘附性较好的物质，阻挡层的厚度例如为2nm~5nm。以增强金属与第一凹部131和第二凹部132的侧壁的粘附性，减少电迁移现象，提高半导体结构的电学性能。在本实施例中，沉积的金属例如为金属铜层、金属铝层或金属钨层等。在本实施例中，金属例如为金属铜层，且金属例如通过物理气相沉积或电镀等方式形成，且金属填充于第一凹部131和第二凹部132内直至覆盖第一介质层13。在金属沉积完成后，进行第一次平坦化工艺，例如通过化学机械研磨（Chemical Mechanical Polish，CMP）进行平坦化工艺，金属与两侧的第一介质层13齐平。在第一凹部131内形成第一分部151，在第二凹部132中形成第一补偿结构152。
请参阅图4至图5所示，在本发明一实施例中，在第一介质层13上形成第二介质层16。其中，第二介质层16例如为氟化硅、碳氧化硅或氟氧化硅等低介电常数材料制备，以提高半导体结构的可靠性，且第二介质层16可通过化学气相沉积或低压化学气相淀积法等方法沉积。在本实施例中，第二介质层16例如和第一介质层13的厚度相等。在其他实施例中，第一介质层13和第二介质层16的厚度可依据器件类型或制作要求进行选择。
请参阅图5至图6所示，在本发明一实施例中，在第二介质层16上形成第二光阻层17，对第二光阻层17进行曝光显影，形成多个开口。其中，开口例如可以为方形或圆形等，且开口包括第三开口171和第四开口172，第四开口172的径向尺寸例如为30~50nm，第三开口171的径向尺寸例如为第四开口172的径向尺寸的1.5~3倍。在本实施例中，第三开口171的径向尺寸和第二开口42的径向尺寸大小相同，其中，第四开口172的径向尺寸和第一开口141的径向尺寸相同。当然，在其他实施例中，第三开口171的径向尺寸和第四开口172的径向尺寸也可以设置为其他尺寸。在本实施例中，第三开口171对应设置在第一分部151上，用于定位第二补偿结构的位置，第四开口172设置在第一补偿结构152上，用于定位第二分部的位置。
请参阅图6至图7所示，在本发明一实施例中，形成第二光阻层17后，以第二光阻层17为掩膜，刻蚀第二介质层16，直至第一介质层13，暴露出第一介质层13内的金属，以形成凹部。在本实施例中，例如通过干法刻蚀工艺，形成凹部，且刻蚀气体例如可以是三氟甲烷、二氟甲烷、三氟化氮、六氟化硫、氮气或氧气等中的一种或几种气体的组合。在其他实施例中，可以采用干法刻蚀和湿法刻蚀结合工艺或湿法刻蚀工艺形成凹部，然后去除第二光阻层17。凹部包括第三凹部161和第四凹部162，用于沉积金属，形成部分导电插塞。
请参阅图7至图8所示，在本发明一实施例中，在第三凹部161和第四凹部162内沉积金属，形成部分导电插塞。在沉积金属之前，可在第三凹部161和第四凹部162的侧壁和底部形成一层阻挡层，且阻挡层例如通过物理气相沉积等方式形成，阻挡层例如为钽或氮化钽等粘附性较好的物质，阻挡层的厚度例如为2nm~5nm。以增强金属与第三凹部161和第四凹部162的侧壁的粘附性，减少电迁移现象，提高半导体结构的电学性能。在本实施例中，沉积的金属例如为金属铜层、金属铝层或金属钨层等。在本实施例中，金属例如为金属铜层，且金属例如通过物理气相沉积或电镀等方式形成，且金属填充于第三凹部161和第四凹部162内直至覆盖第二介质层16。在金属沉积完成后，进行第一次平坦化工艺，例如通过化学机械研磨进行平坦化工艺，金属与两侧的第二介质层16齐平。第三凹部161内形成第二补偿结构181，第四凹部162中形成第二分部182。
请参阅图8所示，在本发明一实施例中，第二补偿结构181设置在第一分部151上，且第二补偿结构181和第一分部151上的一侧不对齐，即第一分部151的侧壁与第二补偿结构181的侧壁存在预设距离。在本实施例中，第一分部151的侧壁与相应的第二补偿结构181的侧壁之间的预设距离为第一分部151径向尺寸的三分之一至二分之一，减少因金属离子迁出而导致的断路，减少电迁移失效现象。第二分部182设置在第一补偿结构152上，且第二分部182和第一补偿结构152的侧边不对齐，即第二分部182的侧壁与第一补偿结构152的侧壁存在预设距离。在本实施例中，第二分部182的侧壁与相应的第一补偿结构152的侧壁之间的预设距离为第二分部182径向尺寸的三分之一至二分之一，减少因金属离子迁出而导致的短路，减少电迁移失效现象。在本实施例中，将第一分部152和第二补偿结构181定义为第一导电插塞211，第一补偿结构152和第二分部182定义为第二导电插塞212。第一导电插塞211和第二导电插塞212内设置有补偿结构，减少靠近过孔的金属层因电迁移空洞失效的现象，减少电迁移失效，提高半导体结构的性能。
请参阅图9和图12所示，在本发明一实施例中，在第二介质层16上形成第三介质层19。其中，第三介质层19例如为氟化硅、碳氧化硅或氟氧化硅等低介电常数材料制备，以提高半导体结构的可靠性，且第三介质层19可通过化学气相沉积或低压化学气相淀积法等方法沉积。在本实施例中，第三介质层19例如和第二介质层16的厚度相等，用于形成第二金属层21。在其他实施例中，第三介质层19的厚度和材料可根据制作要求进行调整。
请参阅图9至图10所示，在本发明一实施例中，在第三介质层19上形成第三光阻层20，对第三光阻层20进行曝光显影，形成开口。其中，开口包括第五开口201，且第五开口201暴露出第一导电插塞211、第二导电插塞212以及第一导电插塞211和第二导电插塞212之间的第二介质层16。第五开口201用于定位第二金属层的位置。
请参阅图10至图11所示，在本发明一实施例中，在形成第三光阻层20后，以第三光阻层20为掩膜，刻蚀第三介质层19，直至第二介质层16，暴露出第二介质层16内的金属，以形成凹部。在本实施例中，例如通过干法刻蚀工艺，形成凹部，且刻蚀气体例如可以是三氟甲烷、二氟甲烷、三氟化氮、六氟化硫、氮气或氧气等中的一种或几种气体的组合。在其他实施例中，可以采用干法刻蚀和湿法刻蚀结合工艺或湿法刻蚀工艺形成凹部，然后去除第三光阻层20。凹部包括第五凹部191，用于沉积金属，形成第二金属层。
请参阅图11至图12所示，在本发明一实施例中，第五凹部191内沉积金属，形成第二金属层21。在沉积金属之前，可在五凹部191的侧壁和底部形成一层阻挡层，且阻挡层例如通过物理气相沉积等方式形成，阻挡层例如为钽或氮化钽等粘附性较好的物质，阻挡层的厚度例如为2nm~5nm。以增强第二金属层21与五凹部191内的侧壁的粘附性，减少电迁移现象，提高半导体结构的电学性能。在本实施例中，沉积的金属例如为金属铜层、金属铝层或金属钨层等。在本实施例中，第二金属层21例如为金属铜层，且第二金属层21例如通过物理气相沉积或电镀等方式形成，且第二金属层21填充于第五凹部191覆盖第三介质层19。在金属沉积完成后，进行第一次平坦化工艺，例如通过化学机械研磨进行平坦化工艺，第五凹部191与两侧的第三介质层19齐平。
请参阅图8和图12所示，在本发明一实施例中，第一金属层102和第二金属层21之间通过第一导电插塞211和第二导电插塞212连接。第二金属层21的侧边与同侧的导电插塞不对齐，第二金属层21覆盖导电插塞，且第二金属层21的侧壁与同侧的导电插塞的侧壁之间的预设距离为第一分部或第二分部的径向尺寸的二分之一至三分之二。图中，箭头方向例如为一实施例中电流的流向，则图中圈出位置则为第一金属层或第二金属层的金属原子迁出位置，第一导电插塞211对于第二金属层19中电迁移金属原子迁出位置，第二导电插塞212位于第一金属层102中电迁移金属原子迁位置，在原子迁出位置设置补偿结构，能够补偿金属电迁移原子的迁移量，减少断路和短路现象，从而能有效阻止电迁移失效发生，提高结构的质量。且在本实施例中，以双层金属结构为例进行阐述，在其他实施例中，金属层的层数例如为单层或多层，可在任意金属层中原子迁位置设置补偿结构，以减少电迁移失效现象。
请参阅图13所示，在本发明另一实施例中，第一金属层102和第二金属层21之间通过导电插塞23连接。在本实施例中，直接在第一介质覆盖层12上形成介质层22，导电插塞23设置在介质层22中，其中，导电插塞23的径向尺寸例如为60~90nm。即通过增加导电插塞23的径向尺寸，对金属电迁移原子的迁移量进行补偿，减少断路和短路现象，以提高半导体结构的质量，同时延长产品使用寿命。
请参阅图14所示，在本发明另一实施例中，直接在第一介质覆盖层12上形成介质层22，锥形导电插塞24设置在介质层22中。其中，锥形导电插塞24与第一金属层102接触端的径向尺寸例如为60~90nm，锥形导电插塞24与第二金属层19接触端的径向尺寸例如为70~100nm。即通过设计锥形导电插塞，进一步对第二金属层19中的电迁移原子的迁移量进行补偿，同时通过加的锥形导电插塞24的尺寸，对第一金属层102中的电迁移金属原子的迁移量进行补偿，减少断路和短路现象，以提高半导体结构的质量。
综上所述，本发明提供一种半导体结构及其制作方法，在制备金属层时，金属层之间的导电插塞中，在任意金属层中原子迁出位置设置补偿结构，以减少电迁移失效发生。减少断路和短路现象，以提高半导体结构的质量，延长产品使用寿命。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (6)

1.一种半导体结构，其特征在于，包括：
衬底，且衬底上设置有多个半导体器件；
第一金属层，设置在所述半导体器件上；
介质层，设置在所述第一金属层上；
第二金属层，设置在所述介质层；以及
导电插塞，设置在所述介质层内，连接所述第一金属层和所述第二金属层，且所述导电插塞包括补偿结构，所述补偿结构设置在所述第一金属层和所述第二金属层的原子迁出位置；
其中，所述导电插塞包括第一导电插塞，所述第一导电插塞包括第一分部，所述第一分部设置在所述第一金属层上；
所述第一导电插塞包括第二补偿结构，所述第二补偿结构连接所述第一分部和所述第二金属层；
所述导电插塞包括第二导电插塞，所述第二导电插塞包括第一补偿结构，且所述第一补偿结构设置在所述第一金属层上；
所述第二导电插塞包括第二分部，所述第二分部连接所述第一补偿结构和所述第二金属层。
2.根据权利要求1所述的半导体结构，其特征在于，所述第二补偿结构的径向尺寸是所述第一分部的径向尺寸的1.5倍~3倍。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一分部的侧壁与所述第二补偿结构的侧壁之间具有预设距离。
4.根据权利要求1所述的半导体结构，其特征在于，所述第二金属层覆盖所述第一导电插塞、所述第二导电插塞以及所述第一导电插塞和所述第二导电插塞之间的所述介质层。
5.根据权利要求1所述的半导体结构，其特征在于，所述第二金属层的侧壁与所述导电插塞的侧壁之间具有预设距离。
6.一种半导体结构的制作方法，其特征在于，包括以下步骤：
提供一衬底，且在所述衬底内形成有多个半导体器件；
在所述半导体器件上形成第一金属层；
在所述第一金属层上形成介质层；
蚀刻所述介质层，形成多个开口，并在所述开口内沉积金属，形成导电插塞，所述导电插塞与所述第一金属层连接，所述导电插塞包括补偿结构，所述补偿结构设置在所述第一金属层和第二金属层的原子迁出位置；以及
在所述介质层和所述导电插塞上形成所述第二金属层；
其中，所述导电插塞包括第一导电插塞，所述第一导电插塞包括第一分部，所述第一分部设置在所述第一金属层上；
所述第一导电插塞包括第二补偿结构，所述第二补偿结构连接所述第一分部和所述第二金属层；
所述导电插塞包括第二导电插塞，所述第二导电插塞包括第一补偿结构，且所述第一补偿结构设置在所述第一金属层上；
所述第二导电插塞包括第二分部，所述第二分部连接所述第一补偿结构和所述第二金属层。
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