CN103137607B - 半导体失效检测结构及形成方法、检测失效时间的方法 - Google Patents
半导体失效检测结构及形成方法、检测失效时间的方法 Download PDFInfo
- Publication number
- CN103137607B CN103137607B CN201110397650.0A CN201110397650A CN103137607B CN 103137607 B CN103137607 B CN 103137607B CN 201110397650 A CN201110397650 A CN 201110397650A CN 103137607 B CN103137607 B CN 103137607B
- Authority
- CN
- China
- Prior art keywords
- pad
- layer
- measured
- top layer
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
一种导体失效检测结构以及形成方法和检测方法，所述检测结构包括：基底，所述基底具有核心器件区和外围器件区，所述核心器件区的基底上具有分立的第一金属层和待测金属层，通过待测导电插塞相互连接；所述外围器件区的基底上具有若干重叠排布的测试焊盘和若干加载焊盘并通过贯通介质层内的测试导电插塞和加载导电插塞进行连接；在待测金属层的同一层具有焊盘金属层，所述焊盘金属层通过测试导电插塞和加载导电插塞分别与测试焊盘、加载焊盘连接，所述焊盘金属层通过至少两个顶层导电插塞与第一金属层连接。所述检测结构能够在不破坏标准焊盘结构以及不扩大设计区域面积的情况下，提高电迁移检测的准确性。
Description
技术领域
本发明涉及一种半导体制造工艺，尤其涉及一种半导体失效检测结构及形成方法、检测失效时间的方法。
背景技术
大规模集成电路高复杂性与高集成度的发展要求使半导体器件必须拥有更高的可靠性。然而，目前影响半导体器件可靠性的原因很多，其中电迁移(Electro-Migration；简称：EM)现象是导致半导体器件失效的原因之一。具体地，电迁移会导致半导体器件内部的断路或短路，使器件的漏电量增加导致其失效。导致电迁移的原因是金属原子的移动，当金属互联线中的电流密度较大时，电子受到静电场的作用自阴极向阳极高速运动形成电子风，金属原子因受到电子风应力的作用也自阴极向阳极定向扩散，形成电迁移，形成空洞和凸起，造成半导体器件失效。
为了监控半导体器件中的电迁移的状况，常用的工艺是在半导体器件中设置电迁移测试结构来监控电迁移对半导体器件的影响。现有的一种电迁移失效检测结构以图1所示为例，包括：基底100；在所述基底100表面具有分立的第二金属层12，分立的第二金属层12之间由第二绝缘层隔离；所述第二金属层12内具有分立的第二测试焊盘102a和第二加载焊盘101a；介质层120位于第二金属层12和第二绝缘层上；介质层120内具有贯穿其厚度的加载导电插塞111和测试导电插塞112，所述测试导电插塞112与第二测试焊盘102a连接，加载导电插塞111与第二加载焊盘101a连接；介质层120上具有分立的第一金属层11，所述第一金属层11与第二金属层12的位置对应，分立的第一金属层11之间由第一绝缘层隔离；所述第一金属层11内具有分立的第一测试焊盘102b和第一加载焊盘101b，第一测试焊盘102b通过测试导电插塞112与第二测试焊盘102a连接，第一加载焊盘101b通过加载导电插塞111与第二加载焊盘101a连接；在分立的第一金属层11两端及分立第一金属层11之间的第一绝缘层上具有顶层介质层130，所述顶层介质层130暴露出所述第一金属层11上的第一测试焊盘102b和第一加载焊盘101b；所述顶层介质层130内具有两个贯穿其厚度的待测导电插塞113，所述两个待测导电插塞113分别与分立的第一金属层11连接；在所述顶层介质层130表面具有待测金属层140；所述待测金属层140两端分别通过待测插塞113与分立的两个第一金属层110连接。
进一步地，所述基底100上分立重叠的金属层可以是至少两层的若干层金属层，且以介质层120相互隔离。这是以半导体器件工艺的要求决定的。
在公开号为US2009/0012747A1的美国专利文件中还可以发现更多的电迁移失效检测结构。
采用上述结构进行电迁移失效检测的方法如图1所示，在高温250～400℃的环境下，在第一加载焊盘101b中的一端加入偏载电流另一端接地，使第一金属层11、待测导电插塞113和待测金属层140之间形成通路；所述偏载电流为6～12mA；由于电迁移的影响使得待测导电插塞113和待测金属层140的电阻值持续变化；在第一测试焊盘102b之间测试电压，在第一测试焊盘102b之间监测并记录得到待测导电插塞113和待测金属层140之间的电压值随时间的推移而变化的分布关系图，当电压值高于参考电压时，所述参考电压值为原始电压值的110％～120％时，所需要的时间定义为失效时间；由测得的失效时间，以及已知的测试温度和偏载电流得到待测导电插塞113和待测金属层140的电迁移失效的情况。然而，由于标准化的焊盘结构的存在，使第一金属层11和第二金属层12形成并联，导致所述顶层金属层中的第一加载焊盘101b和第一测试焊盘102b之间的电阻由所述第一金属层11该区域的电阻值变成了并联电阻，电流第一金属层11和第二金属层12分流，使该区域测得的阻值变小。
通过以上技术方案的电迁移失效检测结构对半导体产品的电迁移进行失效分析时，易出现分析结果不准确的问题。
发明内容
本发明解决的问题是，电迁移失效检测结构的测试准确性低的问题以及在确保提高测试准确性的同时不增加额外的设计区域，并且破坏标准化焊盘结构。
为解决上述问题，本发明提供了一种失效检测结构，包括：
基底，所述基底具有核心器件区和外围器件区，所述核心器件区的基底上具有分立的第一金属层；
所述核心器件区具有待测金属层，通过待测导电插塞与第一金属层进行连接；
所述外围器件区的基底上具有若干测试焊盘和若干加载焊盘，所述各测试焊盘重叠排布，且各测试焊盘间由介质层隔离，并通过介质层内的测试导电插塞进行相互间的连接；
在各测试焊盘的同一层还具有相应的加载焊盘，各加载焊盘通过介质层内的加载导电插塞进行相互间的连接；
在待测金属层的同一层具有焊盘金属层，所述焊盘金属层通过测试导电插塞和加载导电插塞分别与顶层测试焊盘、顶层加载焊盘连接，所述焊盘金属层通过至少两个顶层导电插塞与第一金属层连接。
可选地，所述待测金属层两端通过待测导电插塞与分立的两块第一金属层分别连接。
可选地，所述顶层导电插塞的数量为2～4。
可选地，所述分立的两块第一金属层分别通过顶层导电插塞与对应的焊盘金属层连接。
可选地，所述焊盘金属层内或表面具有总测试焊盘和总加载焊盘。
可选地，所述焊盘金属层与待测金属层通过介质层隔离。
可选地，所述同层的测试焊盘和加载焊盘通过介质层隔离。
可选地，所述第一金属层与顶层测试焊盘、顶层加载焊盘位于同一层，并通过介质层隔离。
可选地，所述第一金属层与待测金属层之间有顶层介质层分隔。
可选地，所述待测金属层、焊盘金属层、第一金属层、顶层加载焊盘、顶层测试焊盘、各加载焊盘合格测试焊盘的材料为：钨、铜或铝。
可选地，所述测试导电插塞、加载导电插塞、待测导电插塞、顶层导电插塞的材料为：钨、铜。
本发明还提供一种电迁移失效检测结构的形成方法，包括：
提供基底，所述基底形成有核心器件区和外围器件区，在核心器件区的基底上形成有第一金属层；
在外围器件区的基底上依次形成若干测试焊盘和加载焊盘，所述各测试焊盘和加载焊盘分别重叠排布，且各测试焊盘间、各加载焊盘间形成有介质层进行隔离且通过测试导电插塞和加载导电插塞连通，所述顶层测试焊盘、顶层加载焊盘与第一金属层形成于同一层；
在第一金属层、顶层测试焊盘、顶层加载焊盘上形成顶层介质层；在顶层介质层内形成贯穿其厚度的测试导电插塞、加载导电插塞、待测导电插塞和顶层导电插塞；
在顶层介质层上形成焊盘金属层、待测金属层，所述焊盘金属层通过测试导电插塞、加载导电插塞分别与顶层测试焊盘、顶层加载焊盘连接，所述焊盘金属层通过至少两个顶层导电插塞与第一金属层连接，所述待测金属层两端分别通过待测导电插塞与分立的第一金属层分别连接。
可选地，所述顶层导电插塞的数量为2～4。
可选地，所述分立的两个第一金属层分别通过顶层导电插塞与对应的焊盘金属层连接。
可选地，所述焊盘金属层内或表面形成有总测试焊盘和总加载焊盘。
可选地，所述焊盘金属层与待测金属层间形成有介质层进行隔离。
可选地，所述同一层的测试焊盘和加载焊盘间形成有介质层进行隔离。
可选地，所述第一金属层与顶层测试焊盘、顶层加载焊盘间形成有介质层进行隔离。
可选地，所述待测金属层、焊盘金属层、第一金属层、顶层加载焊盘、顶层测试焊盘、各加载焊盘合格测试焊盘的材料为：钨、铜或铝。
可选地，所述测试导电插塞、加载导电插塞、待测导电插塞、顶层导电插塞的材料为：钨、铜。
本发明还提供一种半导体失效检测结构的检测待测金属层和待测导电插塞的电迁移失效时间的方法，包括：
提供环境温度，在外围器件区的一侧焊盘金属层与加载焊盘对应的位置加载偏载电流，核心器件区另一侧外围器件区的焊盘金属层与加载焊盘对应的位置接地，使焊盘金属层、顶层导电插塞、第一金属层、待测导电插塞和待测金属层之间形成通路；
在焊盘金属层与测试焊盘对应位置监测并记录待测导电插塞和待测金属层之间的电压值随时间的推移而变化的情况，当电压值高于参考电压值时，对应的时间为待测金属层和待测导电插塞的电迁移失效时间。
可选地，所述环境温度为250～400℃。
可选地，所述偏载电流为6～12mA。
可选地，所述参考电压值初始电压值的110％～120％。
与现有技术相比，本发明技术方案具有以下优点：
采用焊盘金属层分别和测试焊盘和加载焊盘连接，并通过至少两个顶层导电插塞与第一金属层连接的结构，有效地避免了因测试焊盘和加载焊盘的连通导致的基底上核心区内的各层金属层并联的情况，从而解决了因测试焊盘和加载焊盘之间因产生并联电阻导致测得的电阻变小问题，使测试结果的准确性降低的问题；同时，在外围器件区形成焊盘金属层，可以在不破坏标准化的焊盘结构的情况下，避免是核心器件区的设计面积扩大，设计复杂化的问题，能够在一般的半导体工艺中推广。
进一步的，所述焊盘金属层通过至少两个顶层导电插塞与第一金属层连接，使得电流在所述顶层导电插塞中被分流，电迁移影响减小，使顶层导电插塞不影响到待测导电插塞和待测金属层的电迁移测试。
附图说明
图1是现有技术中电迁移失效检测结构示意图；
图2至图3是现有技术解决现有电迁移失效检测结构准确性低的两种方法的结构示意图；
图4是本发明电迁移失效检测结构示意图；
图5是本发明电迁移失效检测结构的工艺流程图；
图6至图10是本发明电迁移失效检测结构工艺流程的结构示意图；
图11是本发明电迁移失效检测结构进行失效检测的方法流程；
图12是本发明电迁移失效检测结构进行失效检测的剖面示意图。
具体实施方式
发明人发现，在现有的电迁移失效检测结构中，由于加载点和测试点的标准化焊盘结构并联了半导体器件中的各金属层，导致了测试结果的准确性降低。
具体地，如图1所示，所述测试焊盘102和测试插塞112组成测试焊盘结构，所述加载焊盘101和加载插塞111构成加载焊盘结构。所述焊盘结构为一种标准化结构，用于在半导体器件的制造过程中对于各金属层分别进行各种性能检测，在一般的工艺过程中不能被移除或破坏。
发明人进一步研究发现，现有两种对于这种电迁移失效检测结构的改进能够提高电迁移测试结构的准确性。
具体地，第一种改进方式以图2所示为例，将原图1结构中的测试导电插塞112和加载导电插塞111去除，可以使通过标准化的焊盘结构并联的所述第一金属层11和第二金属层12断开连接，解决在测试焊盘和加载焊盘间测得的电阻因并联变小，从而影响电迁移测试结果准确性的问题。然而，这种方法破坏了标准化焊盘结构，使所述的标准化焊盘结构无法在其他工艺或者测试中使用，无法在一般半导体工艺中使用。
具体地，第二种改进方式以图3所示为例，使图1中的第一金属层11通过第一待测插塞113a与第一待测金属层140a连接，第二金属层12通过第二待测导电插塞113b和第二待测金属层140b连接，在第一金属层11中设置加载焊盘101a和测试焊盘102a形成第一金属层11中的标准焊盘结构，且所述标准焊盘结构不与其他金属层相连接，在第二金属层12中设置加载焊盘101b和测试焊盘102b形成第二金属层12中的标准焊盘结构，且所述标准焊盘结构不与其他金属层相连，使每一层金属中形成有能够单独测试的标准焊盘结构。然而，这种方法虽然不破坏标准化的焊盘结构，且使各金属层中的焊盘结构能够在其他的半导体制造与检测工艺中使用，却扩大了核心器件区的设计面积，对于半导体制造工艺不利。
为了解决上述问题，本发明提供了一种电迁移失效检测结构，能够在提高失效检测结构准确性的同时，不破坏标准化的焊盘结构并且不增加额外的设计区域，包括：
基底，所述基底具有核心器件区和外围器件区，所述核心器件区的基底上具有分立的第一金属层；所述核心器件区具有待测金属层，通过待测导电插塞与第一金属层进行连接；
所述外围器件区的基底上具有若干测试焊盘和若干加载焊盘，所述各测试焊盘重叠排布，且各测试焊盘间由介质层隔离，并通过介质层内的测试导电插塞进行相互间的连接；在各测试焊盘的同一层还具有相应的加载焊盘，各加载焊盘通过介质层内的加载导电插塞进行相互间的连接；
在待测金属层的同一层具有焊盘金属层，所述焊盘金属层通过测试导电插塞和加载导电插塞分别与测试焊盘、加载焊盘连接，所述焊盘金属层通过至少两个顶层导电插塞与第一金属层连接。
本发明的发明人采用焊盘金属层分别和测试焊盘和加载焊盘连接，并通过至少两个顶层导电插塞与第一金属层连接的结构，有效地避免了因测试焊盘和加载焊盘的连通导致的基底上核心区内的各层金属层并联的情况，从而解决了因测试焊盘和加载焊盘之间因产生并联电阻导致测得的电阻变小，使测试结果的准确性降低的问题；进一步的，所述焊盘金属层通过至少两个顶层导电插塞与第一金属层连接，使得电流在所述顶层导电插塞中被分流，电迁移影响减小，使顶层导电插塞不影响到待测导电插塞和待测金属层的电迁移测试；所述结构能够提高电迁移测试结构的准确性，同时，不破坏标准化的焊盘结构，而且不用增加设计区域的面积，能够在一般的半导体工艺中使用。
下面结合具体实施例对本发明的失效检测结构做具体描述。
请参考图4，所述半导体失效检测结构包括：基底200，所述基底200包括核心器件区21和外围器件区22，所述外围器件区22包围核心器件区21；在外围器件区22的基底200上依次形成有若干层焊盘层，所述每层焊盘层均包括测试焊盘201b和加载焊盘202b，所述测试焊盘201b与加载焊盘202b通过绝缘层隔离；在各焊盘层之间具有介质层210；介质层210内形成有贯穿其厚度的测试导电插塞221和加载导电插塞222，所述测试导电插塞221连接测试焊盘201b，所述加载导电插塞222连接加载焊盘202b。
此实施例中，将最上层的测试焊盘和加载焊盘分别定义为顶层测试焊盘201a和顶层加载焊盘202a；在与顶层测试焊盘201a和顶层加载焊盘202a同一层的核心器件区21分布有分立的第一金属层230，所述顶层测试焊盘201a和顶层加载焊盘202a及同层第一金属层230之间由绝缘层隔离。
顶层测试焊盘层201a、顶层加载焊盘层202a、第一金属层230及绝缘层上形成有顶层介质层206；位于顶层介质层206内且贯穿其厚度的顶层测试导电插塞223、顶层加载导电插塞224、顶层导电插塞225、待测导电插塞226，所述顶层测试导电插塞223与顶层测试焊盘201a连接，所述顶层加载导电插塞224与顶层加载焊盘202a连接，所述待测导电插塞226分别连接相应的第一金属层230的一端，所述顶层导电插塞224连接相应第一金属层230的另一端，各第一金属层230的一端连接有至少两个顶层导电插塞225。
位于顶层介质层206上的待测金属层240、焊盘金属层250，所述待测金属层240和焊盘金属层250之间通过绝缘层进行绝缘隔离；待测金属层240的两端分别通过待测导电插塞226与分立的第一金属层230对应连接；焊盘金属层250的一端通过至少两个顶层导电插塞225与相应的第一金属层230连接；焊盘金属层250内或表面具有总测试焊盘层201和总加载焊盘层201a；总测试焊盘层201通过顶层测试导电插塞223与顶层测试焊盘201a连接，总加载焊盘层202通过顶层加载焊导电插塞224与顶层导电焊盘202a连接。
本实施例中，在核心器件区21的基底200上还形成有诸如晶体管、电容器等半导体器件；所述核心器件区21的基底200上具有多层金属层，每层金属层均分立排布，且由绝缘层进行相互间的隔离；各层金属层之间由介质层210进行分隔；在各层金属层的同一层均有对应的焊盘层。
本实施例在外围器件区22设置焊盘金属层250，并形成标准化的焊盘结构，有效地解决了因测试焊盘结构和加载焊盘结构在各金属层上的连通导致的基底上核心区内的各层金属层并联的情况，并且导致的测得的电阻变小的问题，同时不破坏标准焊盘结构，且不需要增加额外的核心器件区21的设计面积；进一步的，所述焊盘金属层250通过至少两个顶层导电插塞225与第一金属层230连接，使得电流在所述顶层导电插塞225处被分流，使电迁移在此处的影响减小，使顶层导电插塞225不影响到待测导电插塞211和待测金属层204的电迁移测试的结果。
此外，本发明的发明人还提供一种失效检测结构的形成方式，请参考图5，包括如下步骤：
步骤S101：提供基底，所述基底形成有核心器件区和外围器件区，在核心器件区的基底上形成有分立的底层金属层，在外围器件区的基地上形成底层测试焊盘和底层加载焊盘，所述层金属层、底层测试焊盘和底层加载焊盘间形成有绝缘层进行隔离。
步骤S102：在底层金属层、底层测试焊盘、底层加载焊盘和绝缘层表面形成第一介质层，所述第一介质层内形成有贯穿其厚度的测试导电插塞和加载导电插塞，分别与底层测试焊盘和底层加载焊盘连接。
步骤S103：在核心器件区的第一介质层上依次形成若干层金属层、以及外围器件区相应的测试焊盘和加载焊盘，各层间以介质层间隔，所述介质层内形成有贯穿其厚度的测试导电插塞连接测试焊盘以及加载导电插塞连接加载焊盘，所述金属层的最上层定义为第一金属层，所述最上层的测试焊盘和加载焊盘定义为顶层测试焊盘和顶层加载焊盘。
步骤S104：在第一金属层、顶层测试焊盘和顶层加载焊盘上形成顶层介质层，所述顶层介质层内形成有贯穿其厚度的待测导电插塞、顶层导电插塞、顶层测试导电插塞以及顶层加载导电插塞。
步骤S105：在核心器件区的顶层介质层上形成待测金属层并与待测导电插塞连接，并在外围器件区的顶层介质层上形成相应的焊盘金属层并与顶层导电插塞连接，所述焊盘金属层内部或表面形成有总测试焊盘和总加载焊盘分别与顶层测试导电插塞以及顶层加载导电插塞连接。
图6到图10为本发明实施例的失效检测结构的形成方法的剖面结构示意图。
请参考图6，提供基底300，所述基底形成有核心器件区31和外围器件区32，在核心器件区31的基底上形成有分立的底层金属层301，在外围器件区的基地上形成底层测试焊盘311a和底层加载焊盘312a，所述底层金属层301、底层测试焊盘311a和底层加载焊盘312a间形成有绝缘层302a进行隔离。
所述基底300作用是为后续形成半导体器件提供工作平台，所述基底300材料为n型硅衬底、p型硅衬底、绝缘层上的硅(SOI)衬底、氮化硅衬底以及砷化镓等III-V族化合物等。
所述底层金属层301、底层加载焊盘312a和底层测试焊盘311a的材料为铜、钨或铝，且由同一半导体形成工艺形成的。
在一实施例中，当所述底层金属层301、底层加载焊盘312a和底层测试焊盘311a的材料为铝时，其形成工艺为：在基底300的表面以化学气相沉积工艺形成绝缘层302a，在绝缘层302a表面涂覆光刻胶并曝光，对图形化的绝缘层302a进行刻蚀形成底层金属层301、加载焊盘312a和测试焊盘311a的开口，在所述开口内填充铝并进行化学机械抛光(CMP)，形成分离两块的底层金属层301、加载焊盘312a、测试焊盘311a以及绝缘层302a。
在另一实施例中，当所述底层金属层301、加载焊盘312a和测试焊盘311a的材料为铜或钨时，其形成工艺为：基底300的表面以化学气相沉积工艺形成铜或钨的金属层，在金属层表面涂覆光刻胶并曝光，对图形化的金属层进行刻蚀形成绝缘层302a的开口，在所述开口内填充绝缘材料并进行化学机械抛光(CMP)，形成分离两块的底层金属层301、底层加载焊盘312a、底层测试焊盘311a以及绝缘层302a。
请参考图7，在底层金属层301、底层加载焊盘312a、底层测试焊盘311a以及绝缘层302a表面形成第一介质层303a，所述第一介质层303a内形成有贯穿其厚度的测试导电插塞321a和加载导电插塞322a，分别与底层测试焊盘311a和底层加载焊盘312a连接。
所述测试导电插塞321a和加载导电插塞322a的材料为铜或钨，第一介质层303a、测试导电插塞321a和加载导电插塞322a的形成工艺为：在底层金属层301、底层加载焊盘312a、底层测试焊盘311a以及绝缘层302a表面通过沉积工艺形成第一介质层303a，在第一介质层303a涂覆光刻胶并曝光，对图形化的第一介质层303a进行刻蚀，形成测试导电插塞321a和加载导电插塞322a的开口，在所述开口内填充铜或钨金属，形成测试导电插塞321a和加载导电插塞322a。
请参考图8，在核心器件区31的第一介质层303a上依次形成若干层金属层、以及外围器件区相应的测试焊盘311和加载焊盘312，各层间以介质层303间隔，所述介质层303内形成有贯穿其厚度的测试导电插塞321连接测试焊盘311以及加载导电插塞322连接加载焊盘312，所述金属层的最上层定义为第一金属层304，所述最上层的测试焊盘和加载焊盘定义为顶层测试焊盘311b和顶层加载焊盘312b。
所述核心器件区31上的若干层金属层的作用是形成半导体器件诸如晶体管、电容器等。
所述金属层、测试焊盘311和加载焊盘312的形成工艺以及排布方式与底层金属层301、底层加载焊盘312a、底层测试焊盘311a一致。
所述介质层303、测试导电插塞321和加载导电插塞322的形成工艺以及排布方式与第一介质层303a、测试导电插塞321a和加载导电插塞322a一致。
请参考图9，在第一金属层304、顶层测试焊盘311b和顶层加载焊盘312b上形成顶层介质层303b，所述顶层介质层303b内形成有贯穿其厚度的待测导电插塞323、顶层导电插塞324、顶层测试导电插塞321b以及顶层加载导电插塞322b。
所述待测导电插塞323分别与分立的第一金属层304的一端相连，所述顶层导电插塞324分别与分立的第一金属层304的另一端相连，且每一边的顶层导电插塞324数量为2～4个，所述顶层测试导电插塞321b和顶层加载导电插塞322b分别和顶层测试焊盘311b和顶层加载焊盘312b连接。
所述顶层介质层303b以及其内的待测导电插塞323、顶层导电插塞324、顶层测试导电插塞321b以及顶层加载导电插塞322b的形成工艺与各金属层之间的介质层以及所述介质层内的导电插塞的材料以及形成工艺一致。
在本实施例中，采用2～4个顶层导电插塞324的作用为：使得电流在所述顶层导电插塞324处被分流，使电迁移在此处的影响减小，使顶层导电插塞225不影响到待测导电插塞323的电迁移测试的结果，是测试结果更准确。
请参考图10，在核心器件区的顶层介质层303b上形成待测金属层305并与待测导电插塞323连接，并在外围器件区形成相应的焊盘金属层306并与顶层导电插塞324连接，在所述焊盘金属层306内部或表面形成有总测试焊盘311和总加载焊盘312分别与顶层测试导电插塞321b以及顶层加载导电插塞322b连接。
所述待测金属层305两端通过待测导电插塞323分别和分立的第一金属层304连接。
所述焊盘金属层306一端分别通过顶层导电插塞324和分立的第一金属层304分别连接。
所述总测试焊盘311和总加载焊盘312通过顶层测试导电插塞321b和顶层加载导电插塞322b与顶层测试焊盘311b和顶层加载焊盘312b连通。
所述待测金属层305与焊盘金属层306的材料与形成工艺与各层金属层的材料以及形成工艺一致。
在一实施例中，所述总测试焊盘311和总加载焊盘312与焊盘金属层306同时形成，且在形成焊盘金属层306形成的过程中的图形化过程中，同时图形化出总测试焊盘311和总加载焊盘312，并进行刻蚀工艺且填充金属所述，所述金属为铜、钨或铝。
在另一实施例中，所述总测试焊盘311和总加载焊盘312在焊盘金属层306表面形成，形成工艺与各金属层形成工艺一致，材料为铜、钨或铝。
在本实施例中，在外围器件区32上形成焊盘金属层306，并形成标准化的焊盘结构，有效地解决了因测试焊盘结构和加载焊盘结构在各金属层上的连通导致的基底上核心区内的各层金属层并联的情况，并且导致的测得的电阻变小的问题，同时不破坏标准焊盘结构，且不需要增加额外的核心器件区21的设计面积。
以本发明实施例所述工艺形成的电迁移失效检测结构，能够提高电迁移失效检测的准确性，同时不破坏标准焊盘结构并且不增加额外的核心器件区的设计面积，能够在一般的半导体工艺中推广使用。
本发明的发明人还提供一种采用所述半导体失效检测结构的检测待测金属层和待测导电插塞的电迁移失效时间的方法，请参考图11，包括如下步骤：
步骤S201，提供环境温度，在外围器件区的一侧焊盘金属层与加载焊盘对应的位置加载偏载电流，核心器件区另一侧外围器件区的焊盘金属层与加载焊盘对应的位置接地，使焊盘金属层、顶层导电插塞、第一金属层、待测导电插塞和待测金属层之间形成通路；
步骤S202，在焊盘金属层与测试焊盘对应位置监测并记录待测导电插塞和待测金属层之间的电压值随时间的推移而变化的情况，当电压值高于参考电压值时，对应的时间为待测金属层和待测导电插塞的电迁移失效时间。
下面结合具体实施例对本发明的半导体失效检测结构的检测待测金属层和待测导电插塞的电迁移失效时间的方法做具体描述。
请参考图12，提供环境温度T1，在外围器件区32的一侧的焊盘金属层306的总加载焊盘312加入偏载电流I1，在核心器件区31另一侧的外围器件区32的总加载焊盘312接地，使焊盘金属层306、顶层导电插塞324、第一金属层304、待测导电插塞323和待测金属层305之间产生定向电流，形成通路。
所述环境温度T1的范围为250～400℃，高温环境能使够金属原子更活跃，加速迁移，有利于测试的进行。
在焊盘金属层306的总测试焊盘312之间监测并记录待测导电插塞323和待测金属层305之间的电压值随时间的推移而变化情况，当电压值高于参考电压值时，对应的时间为待测金属层305和待测导电插塞323的失效时间t1。
所述参考电压值为原始电压值的110％～120％。
所述电流方向如30所示，所述的偏载电流范围为6～12mA，偏载电流在通路中产生电流应力，推动金属原子进行定向移动，从而使待测导电插塞323和待测金属层305形成空洞和凸起，导致待测导电插塞323和待测金属层305电阻逐渐增大，造成电迁移失效，而2～4个的顶层导电插塞324使电流在此产生分流，电流应力减小，从而顶层导电插塞324的电迁移失效减轻。
进一步地，由本发明的半导体失效检测结构来检测待测金属层305和待测导电插塞323的电迁移失效时间，可继续得到所述待测金属层305和待测导电插塞323的电迁移失效时间与偏载电流和环境温度的关系式。
定义环境温度T1为温度，偏载电流I1为第一偏载电流，失效时间t1为第一失效时间。
在外围器件区32一侧的总加载焊盘312分别加入第二偏载电流I2以及第三偏载电流I3，另一侧总加载焊盘312接地，分别测试得到第二失效时间t2与第三失效时间t3，所述失效时间的测试方法与测试第一失效时间t1的方法相同。
电迁移失效时间公式为：t＝AI-nexp(Eα/kT)，其中t为待测金属305失效时间，I为偏载电流，Eα为金属激活能，k为波尔兹曼常数，n为待测金属电流密度指数，T为温度，A为常数。
由第一温度T1，第一偏载电流I1、第二偏载电流I2和第三偏载电流I3以及相应的第一失效时间t1、第二失效时间t2和第三失效时间t3代入电迁移失效时间公式，可以得到公式中的待测导电插塞323和待测金属层305的金属电流密度指数n和常数A。
当偏载电流为第一偏载电流I1时，分别在第二温度T2和第三温度T3，测试得到第四失效时间t4和第五失效时间t5，所述失效时间的测试方法与测试第一失效时间的方法相同。
由第一偏载电流I1，第一温度T1、第二温度T2和第三温度T3以及相应的第一失效时间t1、第四失效时间t4和第五失效时间t5代入电迁移失效时间公式，可以得到公式中的待测导电插塞323和待测金属层305的金属激活能Eα和常数A。
由测得的金属电流密度指数n和金属激活能Eα以及已知的常数，得到待测导电插塞323和待测金属层305的电迁移失效时间与环境温度以及电流的关系公式：ti＝AIi -nexp(Eα/kTi)。
由本发明的半导体失效检测结构来检测待测金属层305和待测导电插塞323的电迁移失效时间的方法，其结果更为准确，同时不破坏标准焊盘结构，并且不增加额外的核心器件区31的设计面积，能够在一般的半导体工艺中使用。
虽本发明实施例如上所述，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (24)
1.一种半导体失效检测结构，其特征在于，包括：
基底，所述基底具有核心器件区和位于核心器件区两侧的外围器件区，所述核心器件区的基底上具有分立的第一金属层；
所述核心器件区具有待测金属层，通过待测导电插塞与第一金属层进行连接；
所述外围器件区的基底上具有若干测试焊盘和若干加载焊盘，所述各测试焊盘重叠排布，且各测试焊盘间由介质层隔离，并通过介质层内的测试导电插塞进行相互间的连接；
在各测试焊盘的同一层还具有相应的加载焊盘，各加载焊盘通过介质层内的加载导电插塞进行相互间的连接；
在待测金属层的同一层具有焊盘金属层，所述焊盘金属层通过测试导电插塞和加载导电插塞分别与顶层测试焊盘、顶层加载焊盘连接，所述焊盘金属层通过至少两个顶层导电插塞与第一金属层连接。
2.根据权利要求1所述失效检测结构，其特征在于：所述待测金属层两端通过待测导电插塞与分立的两块第一金属层分别连接。
3.根据权利要求1所述失效检测结构，其特征在于：所述顶层导电插塞的数量为2～4。
4.根据权利要求1所述失效检测结构，其特征在于：所述分立的两块第一金属层分别通过顶层导电插塞与对应的焊盘金属层连接。
5.根据权利要求1所述失效检测结构，其特征在于：所述焊盘金属层内或表面具有总测试焊盘和总加载焊盘。
6.根据权利要求1所述失效检测结构，其特征在于：所述焊盘金属层与待测金属层通过介质层隔离。
7.根据权利要求1所述失效检测结构，其特征在于：同一层的测试焊盘和加载焊盘通过介质层隔离。
8.根据权利要求1所述失效检测结构，其特征在于：所述第一金属层与顶层测试焊盘、顶层加载焊盘位于同一层，并通过介质层隔离。
9.根据权利要求1所述失效检测结构，其特征在于：所述第一金属层与待测金属层之间有顶层介质层分隔。
10.根据权利要求1所述失效检测结构，其特征在于：所述待测金属层、焊盘金属层、第一金属层、顶层加载焊盘、顶层测试焊盘、各加载焊盘合格测试焊盘的材料为：钨、铜或铝。
11.根据权利要求1所述失效检测结构，其特征在于：所述测试导电插塞、加载导电插塞、待测导电插塞、顶层导电插塞的材料为：钨或铜。
12.一种半导体失效检测结构的形成方法，其特征在于：
提供基底，所述基底形成有核心器件区和外围器件区，在核心器件区的基底上形成有第一金属层；
在外围器件区的基底上依次形成若干测试焊盘和加载焊盘，所述各测试焊盘和加载焊盘分别重叠排布，且各测试焊盘间、各加载焊盘间形成有介质层进行隔离且通过测试导电插塞和加载导电插塞连通，顶层测试焊盘、顶层加载焊盘与第一金属层形成于同一层；
在第一金属层、顶层测试焊盘、顶层加载焊盘上形成顶层介质层；在顶层介质层内形成贯穿其厚度的测试导电插塞、加载导电插塞、待测导电插塞和顶层导电插塞；
在顶层介质层上形成焊盘金属层、待测金属层，所述焊盘金属层通过测试导电插塞、加载导电插塞分别与顶层测试焊盘、顶层加载焊盘连接，所述焊盘金属层通过至少两个顶层导电插塞与第一金属层连接，所述待测金属层两端分别通过待测导电插塞与分立的第一金属层分别连接。
13.根据权利要求12所述失效检测结构的形成方法，其特征在于：所述顶层导电插塞的数量为2～4。
14.根据权利要求12所述失效检测结构的形成方法，其特征在于：所述分立的两个第一金属层分别通过顶层导电插塞与对应的焊盘金属层连接。
15.根据权利要求12所述失效检测结构的形成方法，其特征在于：所述焊盘金属层内或表面形成有总测试焊盘和总加载焊盘。
16.根据权利要求12所述失效检测结构的形成方法，其特征在于：所述焊盘金属层与待测金属层间形成有介质层进行隔离。
17.根据权利要求12所述失效检测结构的形成方法，其特征在于：所述同一层的测试焊盘和加载焊盘间形成有介质层进行隔离。
18.根据权利要求12所述失效检测结构的形成方法，其特征在于：所述第一金属层与顶层测试焊盘、顶层加载焊盘间形成有介质层进行隔离。
19.根据权利要求12所述失效检测结构的形成方法，其特征在于：所述待测金属层、焊盘金属层、第一金属层、顶层加载焊盘、顶层测试焊盘、各加载焊盘合格测试焊盘的材料为：钨、铜或铝。
20.根据权利要求12所述失效检测结构的形成方法，其特征在于：所述测试导电插塞、加载导电插塞、待测导电插塞、顶层导电插塞的材料为：钨或铜。
21.一种采用权利要求1的所述半导体失效检测结构的检测待测金属层和待测导电插塞的电迁移失效时间的方法，其特征在于，包括：
提供环境温度，在外围器件区的一侧焊盘金属层与加载焊盘对应的位置加载偏载电流，核心器件区另一侧外围器件区的焊盘金属层与加载焊盘对应的位置接地，使焊盘金属层、顶层导电插塞、第一金属层、待测导电插塞和待测金属层之间形成通路；
在焊盘金属层与测试焊盘对应位置监测并记录待测导电插塞和待测金属层之间的电压值随时间的推移而变化的情况，当电压值高于参考电压值时，对应的时间为待测金属层和待测导电插塞的电迁移失效时间。
22.根据权利要求21所述的检测电迁移失效时间的方法，其特征在于：所述环境温度为250～400℃。
23.根据权利要求21所述的检测电迁移失效时间的方法，其特征在于：所述偏载电流为6～12mA。
24.根据权利要求21所述的检测电迁移失效时间的方法，其特征在于：所述参考电压值为原始电压值的110％～120％。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110397650.0A CN103137607B (zh) | 2011-12-02 | 2011-12-02 | 半导体失效检测结构及形成方法、检测失效时间的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110397650.0A CN103137607B (zh) | 2011-12-02 | 2011-12-02 | 半导体失效检测结构及形成方法、检测失效时间的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103137607A CN103137607A (zh) | 2013-06-05 |
| CN103137607B true CN103137607B (zh) | 2015-11-25 |
Family
ID=48497214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110397650.0A Active CN103137607B (zh) | 2011-12-02 | 2011-12-02 | 半导体失效检测结构及形成方法、检测失效时间的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103137607B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104752405B (zh) * | 2013-12-27 | 2017-12-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的测试结构及其形成方法 |
| CN105470239B (zh) * | 2014-09-05 | 2020-06-09 | 中芯国际集成电路制造(上海)有限公司 | 一种用于测试晶圆叠层结构的金属连接性的测试结构 |
| CN109068479A (zh) * | 2018-08-24 | 2018-12-21 | 武汉佰起科技有限公司 | 一种柔性软板及其装配夹具 |
| CN112117260A (zh) * | 2020-09-25 | 2020-12-22 | 上海华力微电子有限公司 | 金属电迁移测试电路结构 |
| CN115274594B (zh) * | 2022-09-19 | 2022-12-16 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制作方法 |
| CN116298603B (zh) * | 2023-02-02 | 2024-03-26 | 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） | 电迁移测试参数获取方法、系统、计算机设备和存储介质 |
| CN116487368A (zh) * | 2023-06-25 | 2023-07-25 | 粤芯半导体技术股份有限公司 | 半导体结构及其测试结构 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1996590A (zh) * | 2005-12-31 | 2007-07-11 | 上海集成电路研发中心有限公司 | 一种硅片级电迁移测试加热器结构 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2972662B2 (ja) * | 1997-07-11 | 1999-11-08 | 松下電子工業株式会社 | 半導体装置 |
| KR20020093391A (ko) * | 2001-06-08 | 2002-12-16 | 주식회사 하이닉스반도체 | 인터커넥션 페일 분석용 테스트 패턴 |
| JP4252056B2 (ja) * | 2005-09-27 | 2009-04-08 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置のコンタクト不良検査方法及びその検査方法が適用される半導体装置 |
-
2011
- 2011-12-02 CN CN201110397650.0A patent/CN103137607B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1996590A (zh) * | 2005-12-31 | 2007-07-11 | 上海集成电路研发中心有限公司 | 一种硅片级电迁移测试加热器结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103137607A (zh) | 2013-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103137607B (zh) | 半导体失效检测结构及形成方法、检测失效时间的方法 | |
| CN106206337B (zh) | 半导体装置及半导体装置的制造方法 | |
| Frank et al. | Reliability of TSV interconnects: Electromigration, thermal cycling, and impact on above metal level dielectric | |
| Stucchi et al. | Test structures for characterization of through-silicon vias | |
| US7880494B2 (en) | Accurate capacitance measurement for ultra large scale integrated circuits | |
| CN102315183B (zh) | 具有应力松弛机制的包括通孔的半导体器件 | |
| Hou et al. | Integrated deep trench capacitor in Si interposer for CoWoS heterogeneous integration | |
| US9377502B2 (en) | Testing of semiconductor devices and devices, and designs thereof | |
| Jourdain et al. | Buried power rails and nano-scale TSV: technology boosters for backside power delivery network and 3D heterogeneous integration | |
| US20110074459A1 (en) | Structure and method for semiconductor testing | |
| CN103187403B (zh) | 半导体失效分析结构及形成方法、检测失效时间的方法 | |
| US10727294B2 (en) | Semiconductor devices, methods of manufacture thereof, and capacitors | |
| CN205069638U (zh) | 集成电路 | |
| US10262934B2 (en) | Three plate MIM capacitor via integrity verification | |
| KR101975541B1 (ko) | 반도체 메모리 소자의 ｔｓｖ 구조 및 그 테스트 방법 | |
| Murdoch et al. | Semidamascene Interconnects for 2nm node and Beyond | |
| WO2009145907A1 (en) | Semiconductor device comprising a chip internal electrical test structure allowing electrical measurements during the fabrication process | |
| US20140145194A1 (en) | Semiconductor Device Components and Methods | |
| CN111933546B (zh) | 电容的测量结构及测量方法 | |
| TWI574349B (zh) | 加厚之應力緩衝及功率分配層 | |
| US8470667B2 (en) | Semiconductor device including reservoir capacitor and method of manufacturing the same | |
| CN102054809A (zh) | 一种重布线机构 | |
| Zhang et al. | Scaling Cu/SiCN Wafer-to-Wafer Hybrid Bonding down to 400 nm interconnect pitch | |
| CN211350640U (zh) | 一种用于监控接触结构间差异性的测试结构 | |
| Zhao et al. | The Integration of Grounding Plane into TSV Integrated Ion Trap for Efficient Thermal Management in Large Scale Quantum Computing Device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |