CN113594133A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中，形成方法包括：提供基底，所述基底内形成有底层金属层；在所述基底上依次形成第一层间介质层和第二层间介质层；在所述第一层间介质层和所述第二层间介质层内形成第一通孔，所述第一通孔底部暴露出所述底层金属层的表面；在所述第二层间介质层内形成第一沟槽，所述第一沟槽底部与所述第一通孔顶部相连通；在所述第一通孔内形成第一导电层；在所述第一沟槽内形成第一金属互连层，所述第一金属互连层还位于所述第一导电层上。本发明实施例提供的形成方法，有利于降低形成的互连结构的电阻，提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。通孔是一种介于诸布线结构之间的电连接，随着元器件的关键尺寸不断变小，通孔的节距也一直在缩小，通孔的电阻急剧增大，对后段(Back End OfLine，BEOL)电路的性能影响很大，严重时会影响半导体器件的正常工作。
目前互连结构的形成工艺容易导致半导体结构的电学性能下降。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，可以减小互连结构的电阻，有利于提高半导体结构的电学性能。
为解决上述技术问题，本发明实施例提供一种半导体结构，包括：基底，所述基底内形成有底层金属层；第一层间介质层，位于所述基底上；第二层间介质层，位于所述第一层间介质层上；第一通孔，位于所述第一层间介质层内和所述第二层间介质层内；第一沟槽，位于所述第二层间介质层内，且所述第一沟槽底部与所述第一通孔顶部相连通；第一导电层，位于所述第一通孔内；第一金属互连层，位于所述第一沟槽内，所述第一金属互连层还位于所述第一导电层上。
可选的，所述第一导电层的顶部表面与所述第一通孔的顶部齐平或低于所述第一通孔顶部。
可选的，当所述第一导电层的顶部表面低于所述第一通孔顶部时，部分所述第一金属互连层位于所述第一通孔内。
可选的，还包括：阻挡层，所述阻挡层位于所述第一通孔的底部和侧壁表面、以及所述第一沟槽的底部和侧壁表面。
可选的，所述阻挡层的材料包括TiN、Ti、TaN、Ta、WC、Co或Ru。
可选的，所述第一导电层的材料包括Co或Ru。
可选的，所述第一金属互连层的材料包括Cu或Ag或Au或Al。
相应的，本发明实施例还提供了上述半导体结构的形成方法，包括：提供基底，所述基底内形成有底层金属层；在所述基底上形成第一层间介质层；在所述第一层间介质层上形成第二层间介质层；在所述第一层间介质层和所述第二层间介质层内形成第一通孔，所述第一通孔底部暴露出所述底层金属层的表面；在所述第二层间介质层内形成第一沟槽，所述第一沟槽底部与所述第一通孔顶部相连通；在所述第一通孔内形成第一导电层；在所述第一沟槽内形成第一金属互连层，所述第一金属互连层还位于所述第一导电层上。
可选的，所述第一导电层的顶部表面与所述第一通孔的顶部齐平或低于所述第一通孔顶部。
可选的，当所述第一导电层的顶部表面低于所述第一通孔顶部时，还包括：在部分所述第一通孔内形成第一金属互连层。
可选的，形成第一导电层的步骤包括：在所述第一通孔和所述第一沟槽内填充第一导电材料层，所述第一导电材料层还覆盖所述第二层间介质层的顶部表面；对所述第一导电材料层进行平坦化处理，使所述第一导电材料层的顶部表面与所述第二层间介质层顶部表面齐平；回刻蚀所述第一导电材料层，至所述第一导电材料层的顶部表面与所述第一通孔顶部齐平或低于所述第一通孔顶部，形成第一导电层。
可选的，形成所述第一金属互连层的步骤包括：在所述第一沟槽内填充第一金属材料层，所述第一金属材料层位于所述第一导电层上，所述第一金属材料层还覆盖所述第二层间介质层的顶部表面；对所述第一金属材料层进行平坦化处理，至所述第一金属材料层的顶部表面与所述第二层间介质层的顶部表面齐平，形成第一金属互连层。
可选的，形成所述第一通孔和第一沟槽的步骤包括：在所述第二层间介质层上形成具有第一沟槽图案的第一掩膜层；在所述第一掩膜层上形成具有第一通孔图案的第二掩膜层；以所述第二掩膜层为掩膜，刻蚀所述第二层间介质层和部分所述第一层间介质层，形成部分第一通孔；去除所述第二掩膜层；以所述第一掩膜层为掩膜，刻蚀所述第二层间介质层和所述第一层间介质层，形成第一沟槽和第一通孔。
可选的，在填充第一导电材料层之前，还包括：在所述第一通孔的底部和侧壁表面、以及所述第一沟槽的底部和侧壁表面形成阻挡层。
可选的，所述阻挡层的材料包括TiN、Ti、TaN、Ta、WC、Co或Ru。
可选的，在所述第一沟槽内填充第一金属材料层之前，还包括：在所述第一沟槽的底部和侧壁表面、以及所述第一导电层表面形成种子层。
可选的，所述第一导电层的材料包括Co或Ru。
可选的，所述第一金属互连层的材料包括Cu或Ag或Au或Al。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
首先，形成穿过第一层间介质层和第二层间介质层的第一通孔，直接连接第一金属互连层和底层金属层，可以减小互连结构的电阻；其次，先在第一通孔中形成第一导电层，利用填充性能好的导电材料填充具有高深宽比的第一通孔，避免产生空洞；然后在第一导电层的基础上，利用电阻率低、抗迁移率好的材料，在第一沟槽中形成第一金属互连层，进一步减小互连结构的电阻，有利于提高半导体结构的电学性能。
本发明提供一种半导体结构，第一通孔穿过第一层间介质层和第二层间介质层，位于第一通孔内的第一导电层直接连接位于底层介质层内的底层金属层，以及位于第二层间介质层内的第一金属互连层，降低了互连结构的电阻，提高了半导体结构的电学性能；并且，第一导电层位于第一通孔内，第一金属互连层位于第一沟槽内，填充性能好的第一导电层来填充高深宽比的第一通孔，电阻更小的第一金属互连层来填充第一沟槽，在降低互连结构电阻的同时，又避免出现填充空洞等缺陷，有利于半导体结构的性能。
附图说明
图1是一实施例中半导体结构的结构示意图；
图2至图12是本发明一实施例中半导体结构形成过程各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有技术互连结构的形成工艺容易导致半导体结构的性能下降。现结合一种半导体结构分析其性能下降的原因。
参考图1，示出了一种半导体结构的结构示意图，所述半导体结构包括：
第一互连层级(Mx)11，所述第一互连层级(Mx)11包括：基底(图未示)、位于所述基底上的第一介质层21、位于所述第一介质层21内的第一金属层31以及位于所述第一介质层21上的第一覆盖层41；
第二互连层级(Mx+1)12，位于所述第一互连层级(Mx)11上，所述第二互连层级包括第二介质层22、位于第二介质层22内的第二互连结构32以及位于所述第二介质层22上的第二覆盖层42；
第三互连层级(Mx+2)13，位于第二互连层级(Mx+1)12上，所述第三互连层级包括第三介质层23、位于第三介质层23内的第三互连结构33。
上述半导体结构中，所述第二互连结构32包括第二金属层51以及连接第二金属层51与第一金属层31的第一导电插塞61，所述第三互连结构33包括第三金属层52以及连接第三金属层52和第二金属层51的第二导电插塞62。
随着元器件的关键尺寸不断变小，通孔的节距也一直在缩小，通孔的电阻增大，对半导体器件的电学性能产生不利影响，因此，在通孔工艺中，出现了可以穿过多层介质层的超通孔(super via)，例如，超通孔穿过第二介质层22和第三介质层23，直接连接第三互连层级(Mx+2)13中的第三金属层52和第一互连层级(Mx)11中的第一金属层31，可以减小互连结构的电阻。
铜由于具有低电阻率和良好的抗迁移率，通常用作形成互连结构，然而超通孔穿过多层介质层，具有高深宽比，在通孔中沉积铜以形成导电插塞时，受铜的填充性能的影响，容易在通孔中产生空洞，对形成的互连结构的电阻产生不利影响，进而影响半导体结构的性能。
为了解决上述问题，本发明提供了一种半导体结构的形成方法，包括：在第一层间介质层和第二层间介质层内形成第一通孔；在第二层间介质内形成与第一通孔相连通的第一沟槽；在第一通孔内形成第一导电层，第一导电层的顶部表面与所述第一通孔顶部齐平或者低于所述第一通孔顶部；在第一沟槽内形成第一金属互连层，第一金属互连层还位于第一导电层上。首先，第一通孔穿过第一层间介质层和第二层间介质层，直接连接第一金属互连层和底层金属层，可以减小互连结构的电阻；其次，先在第一通孔中形成第一导电层，第一导电层采用具有良好填充性能的钴、钌等材料，不会在形成第一导电层的过程中形成空洞，以免对半导体结构的性能产生不利影响；然后在第一导电层的基础上，在第一沟槽中填充第一金属互连层，由于高深宽比的第一通孔已填充完成，第一金属互连层选择铜等电阻小、抗迁移率好的材料，进一步减小互连结构的电阻，避免选择铜填充高深宽比第一通孔时产生空洞等问题。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12是本发明一实施例中半导体结构形成过程各步骤对应的结构示意图。
参考图2，提供基底100，所述基底100内形成有底层金属层101。
所述基底100为后续工艺提供工艺操作基础。
根据实际工艺情况，所述基底100中可以形成有功能结构，例如：所述基底100内可以形成有MOS场效应晶体管等半导体器件，还可以形成有底层互连机构或电阻结构等。
本实施例中，所述基底100中形成有底层介质层110，所述底层金属层101位于所述底层介质层110内。
所述底层介质层110用于是所述底层金属层101之间相互绝缘。本实施例中，所述底层介质层110为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低所述底层铜互连120之间的寄生电容，进而减小后段RC延迟。在其他实施例中，所述底层介电层的材料还可以是氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、氮化铝或氧化铝等材料。
所述底层介电层110的材料可以是SiOH、SiOCH、或SiOC。本实施例中，所述底层介电层110的材料为超低k介质材料，所述超低k介质材料为含有孔洞的SiOCH。
所述底层金属层101用于与待形成的互连结构实现电连接，也可以用于与外部电路实现电连接。所述底层金属层101的材料为Cu、Al或W等导电材料。
本实施例中，所述底层金属层101的顶部表面与所述基底100的顶部表面齐平；在其它实施例中，所述底层金属层101的顶部表面还可以高于所述基底100的顶部表面。
在一个实施中，所述基底100内形成有一个底层金属层101。在另一实施例中，所述基底100内形成有若干个底层金属层101。本实施例中，以形成两个底层金属层101为例进行说明，但不限于两个。
本实施例中，还在所述底层介质层110和底层金属层101表面形成第一覆盖层120，后续形成的通孔还贯穿所述第一覆盖层120。所述第一覆盖层120在后续起到刻蚀阻挡作用，后续刻蚀介质层的刻蚀工艺对第一覆盖层120的刻蚀速率较小，从而起到刻蚀停止作用，防止对基底100或底层金属层101造成过刻蚀。并且，后续刻蚀所述第一覆盖层120的刻蚀工艺对底层金属层101的刻蚀速率小，从而进一步避免对底层金属层101造成刻蚀损伤。
所述第一覆盖层120的与所述底层介质层110的材料不同。所述第一覆盖层120的材料包括氮化硅、氮氧化硅或碳氮化硅。本实施例中，所述第一覆盖层120的材料为碳氮化硅。
本实施例中，形成所述第一覆盖层120的方法为原子层沉积法；在其它实施例中，还可以采用化学气相沉积法或物理气相沉积法形成所述第一覆盖层120。
继续参考图2，在所述基底100上形成第一层间介质层200，具体的，在所述底层介质层110上形成所述第一层间介质层200。
所述第一层间介质层200用于使后续所述形成的互连结构之间相互绝缘。
本实施例中，所述第一层间介质层200的材料为超低k介质材料，所述超低k介质材料为含有孔洞的SiOCH。对所述第一层间介质层200材料的描述可参考前述对所述底层介质层110的相应描述，本实施例在此不再赘述。
本实施例中，还在所述第一层间介质层200内形成第二金属互连层210，以及连接所述第二金属互连层210和底层金属层101的第二导电层220。
在其它实施例中，也可以不在第一层间介质层200内形成第二金属互连层，具体可根据实际设计需要决定，在本发明中不作限制。
本实施例中，形成所述第二金属互连层210和所述第二导电层220的步骤包括：
通过双大马士革工艺刻蚀所述第一层间介质层200和第一覆盖层120，形成第二开口(未标示)，所述第二开口包括相贯通的第二沟槽(未标示)和第二通孔(未标示)，所述第二沟槽底部和所述第二通孔顶部相连通，且所述第二沟槽底部的宽度尺寸大于所述第二通孔顶部的宽度尺寸；
在所述第二开口底部和侧壁表面形成阻挡层201；
向所述第二开口中填充满导电材料，导电材料还覆盖所述第一层间介质层200的顶部表面；
对所述导电材料进行化学机械研磨，使所述导电材料顶部表面与所述第一层间介质层200顶部表面齐平，在所述第二通孔内形成第二导电层220，在所述第二沟槽内形成第二金属互连层210。
本实施例中，第二金属互连层210和第二导电层220同时形成，且材料相同。
本实施例中，形成第二金属互连层210和第二导电层220后，还在所述第一层间介质层200和第二金属互连层210上形成第二覆盖层230。
本实施例中，所述第二覆盖层230的材料为碳氮化硅，所述第二覆盖层230的材料、作用与形成方法可参考在底层介质层110上形成的第一覆盖层120，在此不再赘述。
参考图3，在所述第一层间介质层200上形成第二层间介质层300。
本实施例中，所述第二层间介质层300形成于所述第二覆盖层230表面。
本实施例中，所述第二层间介质层300的材料为超低k介质材料，所述超低k介质材料为含有孔洞的SiOCH。对所述第二层间介质层300材料的描述可参考前述对所述底层介质层110的相应描述，本实施例在此不再赘述。
参考图8，在所述第一层间介质层200和所述第二层间介质层300内形成第一通孔410和第一沟槽420，所述第一通孔410暴露出底层金属层101的表面。
本实施例中，所述第一通孔410穿过所述第二层间介质层300和所述第一层间介质层200，露出所述底层金属层101的顶部表面，所述第一沟槽位于所述第二层间介质层300内，所述第二沟槽420底部与所述第一通孔410顶部相连通，且所述第二沟槽420底部的宽度尺寸大于所述第一通孔410顶部的宽度尺寸。
本实施例中，形成穿过两层介质层的第一通孔410；在其它实施例中，还可以形成穿过多于两层介质层的通孔，本发明对此不作限制。
本实施例中，第一通孔410穿过第一层间介质层200和第二层间介质层300，后续形成导电层后，可以直接连通位于第二层间介质层的金属层和位于底层介质层内的底层金属层，有利于减小互连结构的电阻，提高半导体结构的性能。
本实施例中，还在所述第二层间介质层300内形成第三开口310，所述第三开口310暴露出所述第二金属互连层210的表面。
本实施例中，所述第三开口310包括第三沟槽311和第三通孔312，所述第三沟槽311用于后续形成第三金属互连层，所述第三通孔312用于后续形成第三导电层。
本实施例中，形成第一通孔410、第一沟槽420和第三开口310的方法为第一次刻蚀形成部分第一通孔，第二次刻蚀加深部分第一通孔的深度以及形成部分第二通孔，第三次刻蚀形成第一沟槽、第一通孔、第三沟槽以及第三通孔，具体步骤包括：
参考图4，在所述第二层间介质层300上形成具有第一沟槽图案的第一掩膜层。
本实施例中，所述第一掩膜层上还具有第三沟槽图案。具体的，在所述第二层间介质层300上依次形成第一硬掩膜层301、金属硬掩膜层302、第一抗反射层(图未示)、图形化的第一光刻胶层(图未示)；以所述图形化的第一光刻胶层为掩膜，刻蚀所述第一抗反射层、金属硬掩膜层302，形成开口，所述开口定义待形成的第一沟槽和第三沟槽的形状和位置；去除所述图形化的第一光刻胶层和所述第一抗反射层。
本实施例中，所述第一硬掩膜层301的材料为碳化硅；在其它实施例中，所述第一硬掩膜层301的材料还可以是氮化硅等材料。
本实施例中，形成所述第一硬掩膜层301的方法为化学气相沉积法；在其它实施例中，还可以采用物理气相沉积法或原子层沉积法形成所述第一硬掩膜层。
本实施例中，所述金属硬掩膜层302的材料为氮化钛；在其它实施例中，所述金属硬掩膜层的材料还可以是氮化钽、钛和钽中的一种或多种组合。
本实施例中，形成所述金属硬掩膜层302的方法为化学气相沉积法；在其它实施例中，还可以采用物理气相沉积法或原子层沉积法形成所述金属硬掩膜层。
参考图5，在所述第一掩膜层上形成具有第一通孔图案的第二掩膜层。
具体的，在暴露出的所述第一硬掩膜层301以及金属硬掩膜层302上依次沉积第二抗反射层303、第二硬掩膜层304、以及第二光刻胶层(图未示)；图形化所述第二光刻胶层，形成图形化的第二光刻胶层305，定义出第一通孔的图案，所述第一通孔的图案位于所述第一沟槽的图案中。
参考图6，以所述图形化的第二光刻胶层305为掩膜，刻蚀所述第二硬掩膜层304、第二抗反射层303、第一硬掩膜层301、第二层间介质层300以及第二覆盖层230，在第二层间介质层300内形成一定深度的部分第一通孔。
需要说明的是，由于最终形成的第一通孔贯穿所述第一层间介质层200和第二层间介质层300，在第一次刻蚀形成部分第一通孔时，剩余待刻蚀的介质层的厚度与待形成的第三通孔的深度相等，由于本实施例中所述第二层间介质层300的厚度和第一层间介质层200的厚度相等，因此第一次刻蚀时形成的部分第一通孔的底部刚好露出第一层间介质层200的表面。
参考图7，形成部分第一通孔后，在所述图形化的第二光刻胶层305上形成开口(图未示)，所述开口定义出待形成的第三通孔的图案，所述第三通孔的图案位于所述第三沟槽的图案中。
继续参考图7，以所述图形化的第二光刻胶层305为掩膜进行第二次刻蚀，加深部分第一通孔的深度，并且在第二层间介质层300内形成部分第三通孔，剩余待刻蚀的介质层的厚度与待形成的第一沟槽和第三沟槽的深度相等。
本实施例中，具体表现为沿部分第一通孔继续刻蚀第一层间介质层200，加深部分第一通孔的深度，同时沿开口刻蚀所述第二硬掩膜层304、第二抗反射层303、第一硬掩膜层301以及第二层间介质层300，在第二层间介质层300内形成部分第三通孔，剩余待刻蚀的第一层间介质层200的厚度与剩余待刻蚀的第二层间介质层300的厚度相等，且与待形成的第一沟槽和第三沟槽的深度相等。
参考图8，去除所述第二掩膜层。本实施例中，具体为去除所述图形化的第二光刻胶层305、第二硬掩膜层304以及第二抗反射层303。
继续参考图8，以所述第一掩膜层为掩膜刻蚀所述第二层间介质层300和所述第一层间介质层200，以形成第一沟槽420和第一通孔410。
本实施例中，具体为以所述金属硬掩膜层302为掩膜，刻蚀所述第一硬掩膜层301、第二层间介质层300以及第一层间介质层200，并使用等离子体刻蚀工艺刻蚀所述第一覆盖层120和第二覆盖层230，直至待形成第一通孔的位置露出所述底层金属层101的顶部表面以及待形成第三通孔的位置露出第二金属互连层210的表面，在所述第二层间介质层300和所述第一层间介质层200内形成第一通孔410，在所述第二层间介质层300内形成第一沟槽420，以及在所述第二层间介质层300内形成第三通孔312和第三沟槽311。
参考图9，去除所述金属硬掩膜层302和所述第一硬掩膜层301。
形成所述第一通孔410和所述第一沟槽420之后，在所述第一通孔410中形成第一导电层，所述第一导电层的顶部表面与所述第一通孔410顶部齐平或低于所述第一通孔410顶部。
具体形成所述第一导电层的步骤包括：
继续参考图9，在所述第一通孔410和所述第一沟槽420中填充第一导电材料层500，所述第一导电材料层500还覆盖所述第二层间介质层300的表面。
本实施例中，所述第一导电材料层500也填充满所述第三沟槽311和所述第三通孔312。
本实施例中，所述第一导电材料层500的材料为钴，因为钴具有良好的填充性能，可以在高深宽比的通孔中填充，避免形成空洞，保证了形成的第一导电层的质量，有利于半导体结构的性能。
在其它实施例中，所述第一导电层500的材料还可以是钌。
本实施例中，形成所述第一导电材料层500的方法为物理气相沉积法；在其它实施例中，还可以采用电化学镀膜法、化学气相沉积法形成所述第一导电材料层。
本实施例中，在填充所述第一导电层500之前，还包括：在所述第一通孔410底部和侧壁表面、所述第一沟槽420底部和侧壁表面、第三通孔312底部和侧壁表面以及所述第三沟槽311底部和侧壁表面形成阻挡层201。
所述阻挡层201可以防止导电材料扩散到邻近的介质层中，所述阻挡层201的材料包括TiN、Ti、TaN、Ta、WC、Co或Ru；本实施例中，所述阻挡层201的材料为氮化钛。
形成所述阻挡层201的方法包括化学气相沉积法、物理气相沉积法或原子层沉积法；本实施例中，形成所述阻挡层201的方法为原子层沉积法。
参考图10，对所述第一导电材料层500进行平坦化处理，使所述第一导电材料层的顶部表面与所述第二层间介质层300的顶部表面齐平。
本实施例中，采用化学机械研磨工艺对所述第一导电材料层500进行平坦化处理。
参考图11，回刻蚀所述第一导电材料层500，至所述第一导电材料层500的顶部表面与所述第一通孔410顶部齐平或低于所述第一通孔410顶部，形成第一导电层510。
本实施例中，回刻蚀所述第一导电材料层500，在所述第一通孔410中形成第一导电层510，在所述第三通孔312中形成第三导电层520，所述第一导电层510连接所述底层金属层101和后续在第一沟槽420中形成的第一金属互连层，所述第三导电层520连接所述第二金属互连层210和后续在第三沟槽311中形成第三金属互连层。
本实施例中，所述第一导电层510的顶部表面与所述第一通孔410的顶部表面齐平，所述第三导电层520的顶部表面与所述第三通孔312的顶部表面齐平。
本实施例中，由于存在所述阻挡层201，第一通孔和第三通孔的深度包括了所述阻挡层201的厚度。
形成所述第一导电层510后，在所述第一沟槽420中形成第一金属互连层，所述第一金属互连层还位于所述第一导电层510上。
本实施例中，在形成第一金属互连层时，还包括：在所述第三沟槽311中形成第三金属互连层，所述第三金属互连层还位于所述第三导电层520上。
具体的，继续参考图11，在所述第一沟槽420和所述第二沟槽311中填充第一金属材料层600，所述第一金属材料层600还覆盖所述第二层间介质层300的顶部表面。
本实施例中，所述第二金属材料层600的材料为铜，由于铜具有低电阻率、良好的抗迁移率等优点，用于形成布线结构，可以降低半导体结构的电阻，提高半导体结构的性能；并且，在铜填充之前，先在第一通孔410中填充了钴，避免发生铜填充高深宽比的第一通孔410时产生空洞的现象，利用钴良好的填充性能来填充高深宽比的第一通孔，利用铜的低电阻特性来形成金属互连层，在降低半导体结构的电阻的同时，还避免了填充过程中出现的空洞问题，有利于提高半导体结构的性能。
本实施例中，形成所述第一金属材料层600的方法为物理气相沉积法；在其它实施例中，还可以采用电化学镀膜法、化学气相沉积法形成所述第一金属材料层。
本实施例中，在形成所述第一金属材料层600之前，还在所述第一沟槽420底部和侧壁表面、所述第三沟槽311底部和侧壁表面形成种子层601。
所述种子层601的材料与所述第一金属材料层600的材料相同，本实施例中，所述种子层601的材料为铜。
本实施例中，形成所述种子层601的方法为物理气相沉积法。
参考图12，对所述第一金属材料层600进行平坦化处理，至所述第一金属材料层600的顶部表面与所述第二层间介质层300的顶部表面齐平，在所述第一沟槽420中形成第一金属互连层610，所述第一金属互连层610还位于所述第一导电层510上，在所述第三沟槽311中形成第三金属互连层620，所述第三金属互连层620还位于所述第三导电层520上。
在另一实施例中，当所述第一导电层510顶部低于所述第一通孔410顶部时，部分所述第一金属互连层610还位于所述第一通孔410内。
相应的，本发明实施例还提供了采用上述形成方法形成的半导体结构。
参考图12，所述半导体结构包括：基底100，所述基底100内形成有底层金属层101；第一层间介质层200，位于所述基底100上；第二层间介质层300，位于所述第一层间介质层200上；第一通孔410，位于所述第一层间介质层200内和所述第二层间介质层300内；第一沟槽420，位于所述第二层间介质层300内，且所述第一沟槽420底部与所述第一通孔410顶部相连通；第一导电层510，位于所述第一通孔410内，所述第一导电层510的顶部表面与所述第一通孔410的顶部齐平或低于所述第一通孔410顶部；第一金属互连层610，位于所述第一沟槽420内，所述第一金属互连层610还位于所述第一导电层510上。
本实施例中，所述基底100中形成有底层介质层110，所述底层金属层101位于所述底层介质层110内。
本实施例中，所述底层介电层110的材料为超低k介质材料，所述超低k介质材料为含有孔洞的SiOCH。在其它实施例中，所述底层介质层110的材料还可以是SiOH、SiOC、氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、氮化铝或氧化铝等材料。
所述底层金属层101的材料为Cu、Al或W等导电材料。
本实施例中，所述底层金属层101的顶部表面与所述基底100的顶部表面齐平；在其它实施例中，所述底层金属层101的顶部表面还可以高于所述基底100的顶部表面。
本实施例中，所述第一层间介质层200的材料为超低k介质材料，所述超低k介质材料为含有孔洞的SiOCH。
本实施例中，所述第二层间介质层300的材料为超低k介质材料，所述超低k介质材料为含有孔洞的SiOCH。
本实施例中，所述第一层间介质层200内还包括：第二金属互连层210和第二导电层220，所述第二导电层220连接所述第二金属互连层220和所述底层金属层101。
本实施例中，所述第二金属互连层210和所述第二导电层220的材料相同，为铜。
本实施例中，所述第一导电层510的顶部表面与所述第一通孔410的顶部齐平。
在其它实施例中，所述第一导电层510的顶部表面可以低于所述第一通孔410的顶部，此状态下，部分所述第一金属互连层610还位于所述通孔410内。
本实施例中，所述第一导电层510的材料为钴；在其它实施例中，所述第一导电层510的材料还可以为钌。
本实施例中，所述第一金属互连层610的材料为铜。
本实施例中，所述第二层间介质层300内还包括第三导电层520和第三金属互连层620，所述第三导电层520连接所述第三金属互连层620与所述第二金属互连层210。
所述第三导电层520的材料与所述第一导电层510的材料相同。本实施例中，所述第三导电层520的材料为钴；在其它实施例中，所述第三导电层520的材料还可以为钌。
所述第三金属互连层620与所述第一金属互连层610的材料相同。本实施例中，所述第三金属互连层620的材料为铜。
参考图12，所述半导体结构还包括：位于所述底层介质层110和所述第一层间介质层200之间的第一覆盖层120，位于所述第一层间介质层200和所述第二层间介质层300之间的第二覆盖层230。
所述第一覆盖层120的与所述底层介质层110的材料不同。所述第一覆盖层120的材料包括氮化硅、氮氧化硅或碳氮化硅。本实施例中，所述第一覆盖层120的材料为碳氮化硅。
所述第二覆盖层230的与所述第一层间介质层200的材料不同。所述第二覆盖层230的材料包括氮化硅、氮氧化硅或碳氮化硅。本实施例中，所述第二覆盖层230的材料为碳氮化硅。
参考图12，所述半导体结构还包括：位于所述第一通孔410、第一沟槽420、第二通孔、第二沟槽、第三通孔312以及第三沟槽311底部和侧壁表面的阻挡层201。
所述阻挡层201可以防止导电材料扩散到邻近的介质层中，所述阻挡层201的材料包括TiN、Ti、TaN、Ta、WC、Co或Ru；本实施例中，所述阻挡层201的材料为氮化钛。
本实施例中，所述半导体结构还包括：位于所述第一沟槽420、所述第三沟槽311底部和侧壁表面的种子层601。
所述种子层601的材料与所述第一金属互连层610的材料相同。本实施例中，所述种子层601的材料为铜。
本发明实施例提供的半导体结构，第一通孔410穿过第一层间介质层200和第二层间介质层300，位于第一通孔410内的第一导电层410直接连接位于底层介质层110内的底层金属层101，以及位于第二层间介质层300内的第一金属互连层610，降低了互连结构的电阻，提高了半导体结构的电学性能；并且，第一导电层510位于第一通孔410内，第一金属互连层610位于第一沟槽420内，填充性能好的第一导电层510来填充高深宽比的第一通孔410，电阻更小的第一金属互连层610来填充第一沟槽420，在降低互连结构电阻的同时，又避免出现填充空洞等缺陷，有利于半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构，其特征在于，包括：
基底，所述基底内形成有底层金属层；
第一层间介质层，位于所述基底上；
第二层间介质层，位于所述第一层间介质层上；
第一通孔，位于所述第一层间介质层内和所述第二层间介质层内；
第一沟槽，位于所述第二层间介质层内，且所述第一沟槽底部与所述第一通孔顶部相连通；
第一导电层，位于所述第一通孔内；
第一金属互连层，位于所述第一沟槽内，所述第一金属互连层还位于所述第一导电层上。
2.如权利要求1所述的半导体结构，其特征在于，所述第一导电层的顶部表面与所述第一通孔的顶部齐平或低于所述第一通孔顶部。
3.如权利要求2所述的半导体结构，其特征在于，当所述第一导电层的顶部表面低于所述第一通孔顶部时，部分所述第一金属互连层位于所述第一通孔内。
4.如权利要求1所述的半导体结构，其特征在于，还包括：阻挡层，所述阻挡层位于所述第一通孔的底部和侧壁表面、以及所述第一沟槽的底部和侧壁表面。
5.如权利要求4所述的半导体结构，其特征在于，所述阻挡层的材料包括TiN、Ti、TaN、Ta、WC、Co或Ru。
6.如权利要求1所述的半导体结构，其特征在于，所述第一导电层的材料包括Co或Ru。
7.如权利要求1所述的半导体结构，所述第一金属互连层的材料包括Cu或Ag或Au或Al。
8.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底内形成有底层金属层；
在所述基底上形成第一层间介质层；
在所述第一层间介质层上形成第二层间介质层；
在所述第一层间介质层和所述第二层间介质层内形成第一通孔，所述第一通孔底部暴露出所述底层金属层的表面；
在所述第二层间介质层内形成第一沟槽，所述第一沟槽底部与所述第一通孔顶部相连通；
在所述第一通孔内形成第一导电层；
在所述第一沟槽内形成第一金属互连层，所述第一金属互连层还位于所述第一导电层上。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一导电层的顶部表面与所述第一通孔顶部齐平或低于所述第一通孔顶部。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，当所述第一导电层的顶部表面低于所述第一通孔顶部时，还包括：在部分所述第一通孔内形成第一金属互连层。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，形成第一导电层的步骤包括：
在所述第一通孔和所述第一沟槽内填充第一导电材料层，所述第一导电材料层还覆盖所述第二层间介质层的顶部表面；
对所述第一导电材料层进行平坦化处理，使所述第一导电材料层的顶部表面与所述第二层间介质层顶部表面齐平；
回刻蚀所述第一导电材料层，至所述第一导电材料层的顶部表面与所述第一通孔顶部齐平或低于所述第一通孔顶部，形成第一导电层。
12.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述第一金属互连层的步骤包括：
在所述第一沟槽内填充第一金属材料层，所述第一金属材料层位于所述第一导电层上，所述第一金属材料层还覆盖所述第二层间介质层的顶部表面；
对所述第一金属材料层进行平坦化处理，至所述第一金属材料层的顶部表面与所述第二层间介质层的顶部表面齐平，形成第一金属互连层。
13.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述第一通孔和第一沟槽的步骤包括：
在所述第二层间介质层上形成具有第一沟槽图案的第一掩膜层；
在所述第一掩膜层上形成具有第一通孔图案的第二掩膜层；
以所述第二掩膜层为掩膜，刻蚀所述第二层间介质层和部分所述第一层间介质层，形成部分第一通孔；
去除所述第二掩膜层；
以所述第一掩膜层为掩膜，刻蚀所述第二层间介质层和所述第一层间介质层，形成第一沟槽和第一通孔。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，在填充第一导电材料层之前，还包括：在所述第一通孔的底部和侧壁表面、以及所述第一沟槽的底部和侧壁表面形成阻挡层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料包括TiN、Ti、TaN、Ta、WC、Co或Ru。
16.如权利要求12所述的半导体结构的形成方法，其特征在于，在所述第一沟槽内填充第一金属材料层之前，还包括：在所述第一沟槽的底部和侧壁表面、以及所述第一导电层表面形成种子层。
17.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一导电层的材料包括Co或Ru。
18.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一金属互连层的材料包括Cu或Ag或Au或Al。
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