CN113764332A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN113764332A
CN113764332A CN202010509211.3A CN202010509211A CN113764332A CN 113764332 A CN113764332 A CN 113764332A CN 202010509211 A CN202010509211 A CN 202010509211A CN 113764332 A CN113764332 A CN 113764332A
Authority
CN
China
Prior art keywords
layer
dielectric layer
forming
blocking structure
blocking
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010509211.3A
Other languages
English (en)
Other versions
CN113764332B (zh
Inventor
金吉松
亚伯拉罕·庾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010509211.3A priority Critical patent/CN113764332B/zh
Priority to US17/223,253 priority patent/US12080596B2/en
Publication of CN113764332A publication Critical patent/CN113764332A/zh
Application granted granted Critical
Publication of CN113764332B publication Critical patent/CN113764332B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成多个沿第一方向延伸且沿第二方向依次排列的导电功能层、位于导电功能层之间基底上的底部介质层、以及位于导电功能层中的阻断结构，阻断结构分割沿第一方向位于阻断结构两侧的导电功能层；形成覆盖底部介质层、导电功能层和阻断结构的顶部介质层；刻蚀位于阻断结构和导电功能层交界位置处上方的顶部介质层、以及位于导电功能层侧壁的部分阻断结构，形成贯穿顶部介质层且露出导电功能层的部分顶部和部分侧壁的通孔；在通孔中填充通孔互连结构，通孔互连结构与导电功能层的部分顶部和部分侧壁相接触。本发明实施例进而有利于提升半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路的制造向超大规模集成电路(ULSI)发展，其内部的电路密度越来越大，所含元件数量不断增加，使得晶片的表面无法提供足够的面积来制造所需的互连线。为了配合元件缩小后所增加的互连线需求，利用互连沟槽及通孔实现的两层以上的多层金属互连结构的设计，成为超大规模集成电路技术所必须采用的方法。
在半导体器件的后段制作过程中，通常需要进行金属互连结构形成工艺。所述金属互连结构形成工艺通常在半导体衬底上进行，所述半导体衬底上通常具有有源区，所述有源区上形成有诸如晶体管和电容器等半导体器件。金属互连结构中，通常可有多层导电插塞和金属互连线，多层金属互连线之间可以通过导电插塞电连接。在前一层导电插塞上形成后一层金属互连线、或在前一层金属互连线上形成后一层导电插塞时，通常先在前一层金属插塞或金属互连线上形成层间介质层，之后在层间介质层中形成通孔(Via)和互连沟槽(Trench)，最后采用金属填充通孔和互连沟槽，形成后一层导电插塞或金属互连线。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于提升半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成多个沿第一方向延伸且沿第二方向依次排列的导电功能层、位于所述导电功能层之间基底上的底部介质层、以及位于所述导电功能层中的阻断结构，所述阻断结构分割沿所述第一方向位于所述阻断结构两侧的导电功能层；形成覆盖所述底部介质层、导电功能层和阻断结构的顶部介质层；刻蚀位于所述阻断结构和导电功能层交界位置处上方的顶部介质层、以及位于所述导电功能层侧壁的部分所述阻断结构，形成贯穿所述顶部介质层且露出所述导电功能层的部分顶部和部分侧壁的通孔；在所述通孔中填充通孔互连结构，所述通孔互连结构与所述导电功能层的部分顶部和部分侧壁相接触。
相应的，本发明实施例还提供一种半导体结构，包括：基底；多个位于所述基底上、沿第一方向延伸且沿第二方向依次排列的导电功能层；底部介质层，位于所述导电功能层之间的基底上；位于所述导电功能层中的阻断结构，所述阻断结构分割沿所述第一方向位于所述阻断结构两侧的导电功能层；顶部介质层，覆盖于所述底部介质层、导电功能层和阻断结构上；通孔互连结构，包括第一部分，位于所述导电功能层侧壁的部分宽度阻断结构中且与导电功能层的部分侧壁相接触，以及与所述第一部分相连、位于所述第一部分上的第二部分，贯穿所述阻断结构和导电功能层交界位置处上方的顶部介质层且与所述导电功能层的部分顶部相接触。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，所述通孔互连结构与所述导电功能层的部分顶部相接触，通孔互连结构能够部分的位于所述导电功能层靠近所述阻断结构的端部上，这有利于提高通孔互连结构布局设计的自由度；而且，本实施例中在形成所述通孔的步骤中，刻蚀位于所述阻断结构和导电功能层交界位置处上方的顶部介质层、以及所述导电功能层侧壁的部分所述阻断结构，从而使所述通孔还露出所述导电功能层的部分侧壁，相应地，在形成所述通孔互连结构的过程中，所述通孔互连结构不仅与所述导电功能层的部分顶部相接触，而且还与所述导电功能层的部分侧壁相接触，也就是说，所述通孔互连结构覆盖所述导电功能层与所述阻断结构相邻的顶部拐角处，这有利于增大所述通孔互连结构与所述导电功能层的接触面积，从而有利于减小所述通孔互连结构与所述导电功能层的接触电阻，进而有利于提升半导体结构的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图20至图23是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件的互连性能不佳。现结合一种半导体结构分析器件的互连性能不佳的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：基底1；底部介质层2，位于所述基底1上；多个沿第一方向延伸且沿第二方向依次排列的互连线3，位于所述底部介质层2中；位于所述互连线3中的阻断结构4，所述阻断结构4分割沿所述第一方向位于所述阻断结构4两侧的互连线3；顶部介质层5，覆盖所述互连线3、阻断结构4以及底部介质层2；通孔互连结构6，贯穿所述阻断结构4和互连线3交界位置处上方的顶部介质层5，且与所述互连线3部分顶部相接触。
上述半导体结构中，利用了通孔互连结构6与互连线3部分接触(Partial vialanding)工艺，通孔互连结构6位于所述顶部介质层5中且覆盖所述阻断结构4与互连线3的交界处，也就是说，通孔互连结构6只有部分底部与互连线3相接触，通孔互连结构6能够直接落在互连线3靠近阻断结构4的端部，有利于提高通孔互连结构6布局设计的自由度，相应提高了对后段绕线的友好度。
但是，上述半导体结构中，通孔互连结构6只有部分底部与互连线3相接触，通孔互连结构6与互连线3的接触面积较小，这容易导致所述通孔互连结构6与互连线3之间的接触电阻较大，进而导致器件的互连性能不佳。
为了解决所述技术问题，本发明实施例提供的半导体结构的形成方法中，所述通孔互连结构与所述导电功能层的部分顶部相接触，通孔互连结构能够部分的位于所述导电功能层靠近所述阻断结构的端部上，这有利于提高通孔互连结构布局设计的自由度；而且，本实施例中在形成所述通孔的步骤中，刻蚀位于所述阻断结构和导电功能层交界位置处上方的顶部介质层、以及所述导电功能层侧壁的部分所述阻断结构，从而使所述通孔还露出所述导电功能层的部分侧壁，相应地，在形成所述通孔互连结构的过程中，所述通孔互连结构不仅与所述导电功能层的部分顶部相接触，而且还与所述导电功能层的部分侧壁相接触，也就是说，所述通孔互连结构覆盖所述导电功能层与所述阻断结构相邻的顶部拐角处，这有利于增大所述通孔互连结构与所述导电功能层的接触面积，从而有利于减小所述通孔互连结构与所述导电功能层的接触电阻，进而有利于提升半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2，提供基底100。基底100用于为后续制程提供工艺平台。
本实施例中，基底100中可以形成有晶体管、电容器等半导体器件，基底100中还可以形成有电阻结构、导电结构等功能结构。
结合参考图2至图16，在基底100上形成多个位于底部介质层101中沿第一方向(如图2中x方向所示)延伸且沿第二方向(如图2中y方向所示)依次排列的导电功能层110(如图14所示)、位于导电功能层110之间基底100上的底部介质层101(如图14所示)、以及位于导电功能层110中的阻断结构120(如图11所示)，阻断结构120分割沿第一方向位于阻断结构120两侧的导电功能层110。本实施例中，第二方向垂直于第一方向。
底部介质层101用于实现导电功能层110之间的电隔离。
本实施例中，底部介质层101为金属层间介质(Inter Metal Dielectric，IMD)层，底部介质层101用于实现后段(Back end of line，BEOL)制程中相邻互连结构之间的电隔离。为此，底部介质层101的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。
底部介质层101为单层结构或多层结构。作为一种示例，底部介质层101为单层结构，底部介质层101的材料为超低k介质材料，从而降低后段互连结构之间的寄生电容，进而减小后段RC延迟。具体地，超低k介质材料可以为SiOCH。
本实施例中，底部介质层101还形成在导电功能层110与基底100之间、以及阻断结构120与基底100之间。
本实施例中，底部介质层101露出导电功能层110和阻断结构120的顶面。底部介质层101露出导电功能层110的顶面，以便后续形成与导电功能层110电连接的其他互连结构。
相应地，本实施例中，导电功能层110为互连线110，底部介质层101用于实现相邻互连线110之间的电隔离。
互连线110用于实现基底100与外部电路或其他互连结构之间的电连接。作为一种示例，互连线110为单层结构，互连线110的材料为铜。铜的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低互连线的电阻，相应降低了功耗。在其他实施例中，互连线的材料还可以为钴、钨、铝等导电材料，互连线还可以为多层结构。
本实施例中，以在基底100上形成底部介质层101和互连线110作为一种示例。在实际工艺中，底部介质层101与基底100之间还能够形成有一层或多层的介质层，且每一层介质层中都能够形成有互连线或导电插塞。
阻断结构120用于沿第一方向分割导电功能层110，从而将导电功能层110在不需要互连的位置处断开，使导电功能层110的图形满足设计要求。
而且，后续步骤还包括：形成覆盖阻断结构120、导电功能层110和底部介质层101的顶部介质层；刻蚀位于阻断结构120和导电功能层110交界位置处上方的顶部介质层、以及位于导电功能层110侧壁的部分阻断结构120，形成贯穿顶部介质层且露出导电功能层110的部分顶部和部分侧壁的通孔；在通孔中填充通孔互连结构，通孔互连结构与导电功能层110的部分顶部和部分侧壁相接触。
本实施例中，阻断结构120包括刻蚀停止层122、以及位于刻蚀停止层122与导电功能层110侧壁之间的衬垫层121，衬垫层121还形成于刻蚀停止层122的底部。
通过使阻断结构120包括刻蚀停止层122和衬垫层121，从而在后续形成通孔的过程中，能够刻蚀位于导电功能层110侧壁的衬垫层121，其中，刻蚀停止层122能够在形成通孔的过程中，定义刻蚀的停止位置，刻蚀顶部介质层的工艺对顶部介质层和刻蚀停止层122的刻蚀选择比较高、刻蚀衬垫层121的工艺对衬垫层121和刻蚀停止层122的刻蚀选择比较高，刻蚀顶部介质层和衬垫层121的工艺对刻蚀停止层122造成误刻蚀的概率低，这有利于降低位于阻断结构120一侧的通孔暴露出位于阻断结构120另一侧的导电功能层110的概率，相应地，通孔互连结构与相邻的导电功能层110发生短接问题的概率较低，使得后续通孔互连结构能够部分的落在导电功能层110靠近阻断结构120的端部上，进而有利于提高形成通孔互连结构的布局设计自由度，且有利于增大形成通孔互连结构的工艺窗口。
衬垫层121的材料包括氧化硅、氮化硅、氧化铝、氧化钛、掺氮碳化硅、掺碳氧化硅和碳化硅中的一种或多种。衬垫层121的材料为介电材料，有利于减小对半导体结构的性能的影响，同时保证阻断结构120能够电隔离沿第一方向位于阻断结构120两侧的导电功能层110。
本实施例中，衬垫层121的材料为氧化硅。氧化硅为半导体工艺中容易获得且常用的介电材料，有利于提高工艺兼容性、降低工艺成本，且氧化硅的介电常数较低，有利于减小导电功能层110之间的寄生电容，相应有利于改善TDDB特性。
刻蚀停止层122的材料包括氧化硅、氮化硅、氧化铝、氧化钛、掺氮碳化硅、掺碳氧化硅和碳化硅中的一种或多种。刻蚀停止层122和衬垫层121的材料不同。本实施例中，刻蚀停止层122的为氧化铝。后续形成通孔的刻蚀工艺中，刻蚀工艺对顶部介质层的材料与氧化铝、以及对氧化硅和氧化铝均具有较大的刻蚀选择比，从而保证刻蚀停止层122能够起到定义刻蚀停止位置的作用。
本实施例中，以阻断结构120包括刻蚀停止层122、以及位于刻蚀停止层122与导电功能层110侧壁之间的衬垫层121，且衬垫层121还形成于刻蚀停止层122的底部作为一种示例。
在其他实施例中，阻断结构还能够包括刻蚀停止层以及位于刻蚀停止层与导电功能层侧壁之间的衬垫层。在该实施例中，衬垫层仅位于刻蚀停止层与导电功能层的侧壁之间，也就是说，刻蚀停止层的厚度更大，这有利于提高刻蚀停止层用于定义形成通孔的刻蚀工艺的刻蚀停止位置的作用，相应有利于进一步增大形成通孔互连结构的工艺窗口。
本实施例以阻断结构120为多层结构作为一种示例。在其他实施例中，阻断结构还可以为单层结构。
以下结合附图，对本实施例形成互连线110、底部介质层101以及阻断结构120的步骤进行详细说明。
参考图2和图3，图2为俯视图，图3为图2中沿a-a割线的剖面图，在基底100上形成底部介质层101。本实施例中，采用沉积工艺，形成底部介质层101。具体地，沉积工艺包括化学气相沉积工艺、等离子体增强沉积工艺等。
继续参考图2和图3，在底部介质层101上形成多个沿第一方向延伸且沿第二方向依次排列的硬掩膜层105。
硬掩膜层105用于作为后续刻蚀底部介质层101以形成互连沟槽的掩膜。其中，互连沟槽用于为形成互连线提供空间位置。本实施例中，底部介质层101为金属层间介质层，硬掩膜层相应为金属硬掩膜层。
本实施例中，硬掩膜层105的材料为氮化硅。在其他实施例中，硬掩膜层的材料还可以为氧化硅、氮氧化硅、碳化硅、钛、氧化钛、氮化钛、钽、氧化钽、氮化钽、氮化硼、氮化铜、氮化铝或氮化钨等材料。
硬掩膜层105能够通过自对准双重图形化工艺(SADP)、自对准四重图形化工艺(SAQP)等图形化工艺形成。
参考图4至图8，沿第二方向刻蚀部分的相邻硬掩膜层105之间的底部介质层101，形成由硬掩膜层105与底部介质层101围成的阻断槽10(如图8所示)。阻断槽10用于为形成阻断结构提供空间。
本实施例中，形成阻断槽10的步骤包括：如图4至图7所示，图4和图6为俯视图，图5和图7分别对应为图4和图6中沿a-a割线的剖面图，在底部介质层101上形成覆盖硬掩膜层105的图形层130，图形层130中形成有沿第二方向露出部分相邻硬掩膜层105之间的底部介质层101顶面和硬掩膜层105侧壁的掩膜开口20；如图8所示，以图形层130为掩膜，刻蚀掩膜开口20露出的部分厚度底部介质层101，形成阻断槽10。
图形层130用于作为刻蚀底部介质层101以形成阻断槽10的掩膜。因此，图形层130的图形和位置定义了阻断槽10的图形和位置。本实施例中，图形层130的材料包括旋涂碳(Spin-On Carbon，SOC)。旋涂碳的填充性能较好，且旋涂碳可以通过旋涂工艺形成，有利于降低形成图形层130的难度和工艺成本。其他实施例中，图形层的材料还可以为其他合适的材料。
本实施例中，形成图形层130的步骤包括：如图4和图5所示，在底部介质层101上形成覆盖硬掩膜层105的填充层111；在填充层111上形成抗反射涂层112；在抗反射涂层112上形成光刻胶层113；如图6和图7所示，以光刻胶层113为掩膜，依次刻蚀抗反射涂层112以及填充层111，形成掩膜开口20，剩余的填充层111用于作为图形层130。
填充层111用于形成图形层130，填充层111还用于为形成抗反射涂层112和光刻胶层113提供平坦的表面。
本实施例中，抗反射涂层112用于减小曝光时的反射效应，从而提高图形的转移精度。本实施例中，抗反射涂层112为Si-ARC层，Si-ARC层有利于增加光刻工艺过程中的曝光景深(DOF)，有利于提高曝光均匀性，而且，Si-ARC层中富含硅，因此还有利于提高抗反射涂层112的硬度，从而有利于进一步提高图形的转移精度。在其他实施例中，抗反射涂层还可以为其他合适的抗反射材料，例如：BARC(Bottom Anti-reflective coating，底部抗反射涂层)。
光刻胶层113用于作为刻蚀填充层111以形成掩膜开口20的掩膜。光刻胶层113的材料为光刻胶。光刻胶层113能够通过光刻胶涂覆、曝光、显影等光刻工艺形成。本实施例中，采用各向异性的干法刻蚀工艺，以光刻胶层113为掩膜，依次刻蚀抗反射涂层112以及填充层111。
本实施例中，采用各向异性的干法刻蚀工艺，以图形层130为掩膜，刻蚀掩膜开口20露出的部分厚度底部介质层101，形成阻断槽10。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高图形转移的精度，使阻断槽10的图形满足设计的要求。
本实施例中，在以图形层130为掩膜，刻蚀掩膜开口20露出的部分厚度底部介质层101的步骤中，光刻胶层113逐渐被消耗，因此，在形成阻断槽10后，光刻胶层113已经被去除。
参考图9至图11，形成填充于阻断槽10的阻断结构120。
阻断结构120用于与硬掩膜层105共同作为后续刻蚀底部介质层101以形成互连沟槽的掩膜。其中，位于底部介质层101中的阻断结构120还用于在沿第一方向分割位于阻断结构120两侧的互连线。
本实施例中，形成阻断结构120的步骤包括：如图9和图10所示，形成填充阻断槽10的阻断膜123，阻断膜123还形成在掩膜开口20的侧壁以及图形层130的顶部；如图11所示，去除高于硬掩膜层105的阻断膜123和图形层130，位于阻断槽10中的剩余阻断膜123作为阻断结构120。
本实施例中，阻断结构120包括刻蚀停止层122、以及位于刻蚀停止层122与导电功能层侧壁之间的衬垫层121。因此，在形成阻断结构120的步骤中，阻断结构120包括位于阻断槽10侧壁的衬垫层121、以及位于衬垫层121上且填充阻断槽10的刻蚀停止层122。
本实施例中，以阻断结构120包括刻蚀停止层122和衬垫层121作为一种示例，形成阻断结构120的步骤包括：如图9所示，在阻断槽10的底部和侧壁、掩膜开口20的侧壁以及图形层130的顶面上形成衬垫膜1211；如图10所示，形成位于衬垫膜1211上且填充于阻断槽10的刻蚀停止膜1221，刻蚀停止膜1221和衬垫膜1211用于构成阻断膜123；如图11所示，去除高于硬掩膜层105的刻蚀停止膜1221、衬垫膜1211和图形层130，位于阻断槽10中的剩余刻蚀停止膜1221作为刻蚀停止层122，位于阻断槽10中的剩余衬垫膜1211作为衬垫层121。
衬垫膜1211用于形成衬垫层121。本实施例中，形成衬垫膜1211的工艺包括原子层沉积工艺。原子层沉积工艺具有较高的阶梯覆盖能力，有利于保证衬垫膜1211能够形成在阻断槽10的底部和侧壁、掩膜开口20的侧壁以及图形层130的顶面上，且有利于提高衬垫膜1211的厚度均一性和薄膜沉积质量。
本实施例中，衬垫膜1211形成在位于图形层130上的抗反射涂层112上。
形成刻蚀停止膜1221的工艺包括原子层沉积工艺和旋涂工艺中的一种或两种。本实施例中，采用原子层沉积工艺形成刻蚀停止膜1221。原子层沉积工艺的间隙填充性能和阶梯覆盖能力较好，从而提高刻蚀停止膜1221在阻断槽10底部和侧壁的覆盖能力，而且，原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的膜层，有利于提高刻蚀停止膜1221的厚度均一性和致密度，从而使刻蚀停止膜1221的厚度能够得到精确控制，同时还提高了刻蚀停止膜1221用于定义刻蚀停止位置的效果。其中，在形成刻蚀停止膜1221的过程中，随着沉积材料的厚度逐渐增加，位于阻断槽10侧壁的衬垫膜1211上的刻蚀停止膜1221逐渐接触，从而使刻蚀停止膜1221填充于阻断槽10内。
其他实施例中，根据实际的工艺，形成刻蚀停止膜的工艺还包括旋涂工艺。旋涂工艺操作简单，且有利于提高刻蚀停止膜在阻断槽中的填充能力。
本实施例中，以在形成衬垫膜1211后，接着形成刻蚀停止膜1221作为一种示例。在其他实施例中，形成阻断结构的步骤还包括：在形成衬垫膜后，且在形成刻蚀停止膜之前，去除位于阻断槽的底部以及图形层的顶面的刻蚀停止膜。通过去除位于阻断槽的底部以及图形层的顶面的刻蚀停止膜，从而在形成刻蚀停止膜的过程中，刻蚀停止膜能够与阻断槽的底部相接触，这有利于增大刻蚀停止层的形成深度，相应有利于提高刻蚀停止层在后续形成通孔的刻蚀工艺中定义刻蚀停止位置的效果。
本实施例中，以硬掩膜层105的顶面为停止位置，刻蚀所述刻蚀停止膜1221、衬垫膜1211和图形层130，有利于降低形成阻断结构120的工艺难度。
本实施例中，采用干法刻蚀工艺去除高于硬掩膜层105的刻蚀停止膜1221、衬垫膜1211和图形层130。具体地，干法刻蚀工艺为各向异性的干法刻蚀工艺。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高刻蚀精度。
结合参考图12，本实施例中，形成阻断结构120后，且在形成互连沟槽之前，半导体结构的形成方法还包括：去除图形层130，暴露出硬掩膜层105之间的底部介质层101。
暴露出硬掩膜层105之间的底部介质层101，为后续以硬掩膜层105和阻断结构120为掩膜，刻蚀底部介质层101做准备。本实施例中，采用灰化工艺和湿法去胶工艺中的一种或两种去除图形层130。
参考图13，以硬掩膜层105和阻断结构120为掩膜，刻蚀部分厚度的底部介质层105，在底部介质层101中形成互连沟槽30。
互连沟槽30用于为形成互连线提供空间。
本实施例中，先形成阻断结构120，再以硬掩膜层105和阻断结构120为掩膜，刻蚀部分厚度的底部介质层105形成互连沟槽30，相应地，在形成互连沟槽30的过程中，相应使阻断结构120分割沿第一方向位于阻断结构两侧的互连沟槽30，从而使阻断结构120自对准于互连沟槽30；而且，后续在互连沟槽30中形成互连线110后，沿第一方向位于阻断结构120两侧的互连线110由阻断结构120分割，从而不需进行刻蚀互连线110的步骤，互连线110的材料通常为金属材料，金属材料的刻蚀工艺难度较大，通过省去刻蚀互连线110的步骤，从而有利于降低工艺难度。
本实施例中，采用各向异性的干法刻蚀工艺，刻蚀部分厚度的底部介质层105，在底部介质层101中形成互连沟槽30。通过采用各向异性的干法刻蚀工艺，有利于提高刻蚀剖面控制性，而且还有利于提高图形转移的精度，相应有利于使互连沟槽30的图形满足设计的要求。
形成互连沟槽30后，沿第一方向位于阻断结构120两侧的互连沟槽30由阻断结构120隔离。
本实施例中，以互连沟槽30的底部与阻断结构120的底部相齐平作为一种示例。在其他实施例中，互连沟槽的底部还可以低于或高于阻断结构的底部。相应地，当互连沟槽的底部低于阻断结构的底部时，沿第一方向位于阻断结构两侧的互连沟槽由阻断结构和阻断结构底部的底部介质层所隔离。
本实施例中，半导体结构的形成方法还包括：去除硬掩膜层105以及高于底部介质层101的阻断结构120。
作为一种示例，在形成互连沟槽30后，在互连沟槽30中形成互连线之前，去除硬掩膜层105以及高于底部介质层101的阻断结构120。
通过在互连沟槽30中形成互连线之前，去除硬掩膜层105和高于底部介质层101的阻断结构120，从而在后续形成互连线的过程中，互连线的材料不需形成在硬掩膜层105之间，这有利于减小需要填充的互连线的深度，从而有利于提高互连线在互连沟槽30中的填充能力和填充质量。
本实施例中，采用干法刻蚀和湿法刻蚀中的一种或两种工艺，去除硬掩膜层105和高于底部介质层101的阻断结构120。
在其他实施例中，根据实际的工艺，还能够在形成互连线的过程中，去除硬掩膜层以及高于底部介质层的阻断结构。具体地，形成互连线的过程包括采用平坦化工艺(例如：化学机械研磨工艺)去除高于底部介质层的导电层的步骤，在采用平坦化工艺去除高于底部介质层的导电层的过程中，去除硬掩膜层以及高于底部介质层的阻断结构。
参考图14和图16，图14为俯视图，图15为图14中沿a-a割线的剖面图，图16为图14中沿b-b割线的剖面图，在互连沟槽30中形成互连线110。
本实施例中，形成互连线110的步骤包括：形成填充于互连沟槽30的导电层(图未示)，导电层还形成在底部介质层101和阻断结构120上；去除高于底部介质层101的导电层，位于互连沟槽30中的剩余导电层用于作为互连线110。
需要说明的是，本实施例中形成底部介质层101、互连线110和阻断结构120的步骤仅作为一种示例。但是，本发明形成底部介质层、互连线和阻断结构的步骤不仅限于此，在其他实施例中，根据实际的工艺需求，还可以采用其他合适的工艺形成底部介质层、互连线和阻断结构。
参考图17，形成覆盖底部介质层101、导电功能层110和阻断结构120的顶部介质层140。
后续步骤还包括：形成贯穿顶部介质层140且露出导电功能层110的部分顶部和部分侧壁的通孔；在顶部介质层140中形成通孔；在通孔中填充通孔互连结构。顶部介质层140用于实现通孔互连结构之间的电隔离。
本实施例中，顶部介质层140也为金属层间介质(IMD)层。
本实施例中，顶部介质层140与底部介质层101的材料相同。
具体地，采用沉积工艺，例如：化学气相沉积工艺，形成顶部介质层140。
参考图18，刻蚀位于阻断结构120和导电功能层110交界位置处上方的顶部介质层140、以及位于导电功能层110侧壁的部分阻断结构120，形成贯穿顶部介质层140且露出导电功能层110的部分顶部和部分侧壁的通孔40。
通孔40用于为形成通孔互连结构提供空间位置。
本实施例中，刻蚀位于阻断结构120和导电功能层110交界位置处上方的顶部介质层140，因此，后续形成的通孔互连结构能够部分位于导电功能层110靠近阻断结构120的端部上，有利于提高通孔互连结构布局设计的自由度。
而且，本实施例中，还刻蚀位于导电功能层110侧壁的部分阻断结构120，从而使通孔40还露出导电功能层110的部分侧壁，从而后续在后续形成通孔互连结构的过程中，通孔互连结构不仅与导电功能层110的部分顶部相接触，而且还与导电功能层110的部分侧壁相接触，也就是说，通孔互连结构覆盖导电功能层110与阻断结构120相邻的顶部拐角处，这有利于增大通孔互连结构与导电功能层110的接触面积，从而有利于减小通孔互连结构与导电功能层110的接触电阻，进而有利于提升半导体结构的性能。
本实施例中，在形成通孔40的过程中，刻蚀停止层122能够用于定义刻蚀的停止位置，从而降低形成通孔40的刻蚀工艺对刻蚀停止层122造成误刻蚀的概率，相应降低位于阻断结构120一侧的通孔40露出位于阻断结构120另一侧的导电功能层110的概率，进而有利于防止出现通孔互连结构与相邻的导电功能层发生短接的问题，不仅有利于增大形成通孔40的工艺窗口，还有利于提高半导体结构的可靠性。
本实施例中，形成通孔40的步骤中，通孔40位于导电功能层110与阻断结构120之间的部分作为子通孔。
沿第一方向，子通孔的开口宽度不宜过小，也不宜过大。如果子通孔的开口宽度过小，则后续形成填充通孔40的通孔互连结构的步骤中，通孔互连结构在子通孔中的填充难度较大；如果子通孔的开口宽度过大，容易导致位于子通孔侧壁的阻断结构120的剩余宽度过小，这容易增加通孔互连结构与相邻的导电功能层110发生短接或击穿的风险。为此，本实施例中，沿第一方向，子通孔的开口宽度为5nm至50nm。
子通孔的深度不宜过小，也不宜过大。如果子通孔的深度过小，则通孔40暴露出的导电功能层110的侧壁面积相应过小，这容易导致增加通孔互连结构与导电功能层110的接触面积的效果不明显；如果子通孔的深度过大，容易导致位于子通孔侧壁的阻断结构120的体积过小，进而容易增加通孔互连结构与相邻的导电功能层110发生短接或击穿问题的风险。为此，本实施例中，子通孔的深度为2nm至50nm。
本实施例中，形成通孔40的步骤包括：刻蚀位于阻断结构120和导电功能层110交界位置处上方的顶部介质层140，形成贯穿顶部介质层140的初始通孔(未标示)，初始通孔的底部暴露出部分的导电功能层110和阻断结构120；刻蚀初始通孔底部的阻断结构120，暴露出导电功能层110与阻断结构120相邻的部分侧壁，形成通孔40。
本实施例中，采用各向异性的干法刻蚀工艺，刻蚀位于阻断结构120和导电功能层110交界位置处上方的顶部介质层140，形成初始通孔。
形成初始通孔后，采用湿法刻蚀工艺和干法刻蚀工艺中的一种或两种，刻蚀初始通孔底部的阻断结构120。
本实施例中，在形成通孔的步骤中，刻蚀位于导电功能层110侧壁的部分衬垫层121。衬垫层121与刻蚀停止层122的材料不同，通过刻蚀位于导电功能层10侧壁的部分衬垫层121，从而有利于降低对刻蚀停止层122造成误刻蚀的概率，使刻蚀停止层122能够定义刻蚀的停止位置，相应有利于防止刻蚀工艺将阻断结构120刻穿而暴露出相邻的导电功能层110，进而有利于提高工艺可靠性、降低工艺风险。
本实施例中，采用刻蚀工艺，刻蚀位于导电功能层110侧壁的部分衬垫层121，刻蚀工艺对衬垫层121和刻蚀停止层122的刻蚀选择比至少为3:1。刻蚀工艺对衬垫层121和刻蚀停止层122的刻蚀选择比较大，有利于进一步降低对刻蚀停止层122造成误刻蚀的概率，从而保证刻蚀停止层122能够起到定义刻蚀停止位置的作用。
参考图19，在通孔中填充通孔互连结构150，通孔互连结构150与导电功能层110的部分顶部和部分侧壁相接触。
通孔互连结构150用于实现导电功能层110与其他互连结构或外部电路之间的电连接。具体地，本实施例中，通孔互连结构150用于使互连线110与其他互连结构或外部电路之间实现电连接。
本实施例在形成通孔互连结构150的过程中，通孔互连结构150不仅与导电功能层110的部分顶部相接触，而且还与导电功能层110的部分侧壁相接触，也就是说，通孔互连结构150覆盖导电功能层110与阻断结构120相邻的顶部拐角处，这有利于增大通孔互连结构150与导电功能层110的接触面积，从而有利于减小通孔互连结构150与导电功能层110的接触电阻，进而有利于提升半导体结构的性能。
本实施例中，通孔互连结构150包括：第一部分151，位于导电功能层110侧壁的部分宽度阻断结构120中且与导电功能层110的部分侧壁相接触，以及与第一部分151相连、位于第一部分151上的第二部分152，贯穿阻断结构120和导电功能层110交界位置处上方的顶部介质层140且与导电功能层110的部分顶部相接触。
本实施例中，第一部分151位于导电功能层110侧壁的衬垫层121中。
由前述可知，通过形成刻蚀停止层122，降低了通孔40露出相邻的导电功能层110、或通孔40过于靠近相邻的导电功能层110的概率，因此，通孔互连结构150与相邻的导电功能层110之间发生短接或击穿问题的概率低，从而在提高通孔互连结构150布局设计的自由度的同时，还有利于保证半导体结构的可靠性和稳定性。
本实施例中，通孔互连结构150的材料为铜，有利于改善后段RC的信号延迟，提高芯片的处理速度、以及降低功耗。在其他实施例中，通孔互连结构的材料还可以为铝、钨、或钴等导电材料。
本实施例中，形成通孔互连结构150的步骤包括：形成填充于通孔40内的导电材料层(图未示)，导电材料层还覆盖顶部介质层140；以顶部介质层140顶面为停止位置，平坦化导电材料层，剩余导电材料层作为通孔互连结构150。
形成导电材料层的工艺包括原子层沉积工艺、物理气相沉积工艺、化学气相沉积工艺和电化学镀工艺中的一种或几种。
本实施例中，采用化学机械抛光(Chemically-Mechanically Polishing，CMP)工艺平坦化导电材料层，有利于提高通孔互连结构150的顶面平坦度。
图20至图23是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：导电功能层为金属栅极，底部介质层为层间介质层。
参考图20，提供基底200。
本实施例中，基底200包括衬底21以及多个分立于衬底21上的鳍部22，鳍部22沿第二方向延伸，基底200包括栅分割区C、以及分别位于栅分割区C两侧的第一器件单元区I和第二器件单元区II。
本实施例中，衬底21为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，鳍部22的材料与衬底21的材料相同，鳍部22的材料为硅。
基底200包括相邻的第一器件单元区I和第二器件单元区II，第一器件单元区I和第二器件单元区II的交界处为栅分割区C，用于定义栅极的分割位置，从而后续能够使不同器件单元区的栅极相分离。
衬底21上还形成有隔离层23，隔离层23覆盖鳍部22的部分侧壁，且隔离层23的顶部表面低于鳍部22的顶部表面。隔离层23用于对相邻器件之间起到隔离作用。本实施例中，隔离层23的材料为氧化硅。
继续参考图20，在基底200上形成多个沿第一方向延伸且沿第二方向依次排列的导电功能层210、位于导电功能层210之间基底200上的底部介质层201、以及位于导电功能层210中的阻断结构220，阻断结构220分割沿第一方向位于阻断结构220两侧的导电功能层210。
本实施例中，导电功能层210为金属栅极210。
在器件工作时，金属栅极210用于控制导电沟道的开启或关断。本实施例中，金属栅极210横跨多个鳍部22且覆盖鳍部22的部分顶部和部分侧壁。
本实施例中，金属栅极210形成在隔离层23上。
金属栅极210包括高k栅介质层(图未示)、位于高k栅介质层上的功函数层(图未示)以及位于功函数层上的栅电极层(图未示)。
本实施例中，底部介质层201为层间介质层(ILD)，层间介质层用于实现相邻金属栅极210之间的隔离。
本实施例中，底部介质层201形成在金属栅极210之间的隔离层23上。底部介质层201的材料为绝缘材料。
本实施例中，阻断结构220形成于栅分割区C上。阻断结构220用于分割第一器件单元区I的金属栅极210和第二器件单元区II的金属栅极210。
具体地，阻断结构220形成在栅分割区C的隔离层23上。
本实施例中，阻断结构220包括刻蚀停止层222以及位于刻蚀停止层222与金属栅极210侧壁之间的衬垫层221。本实施例中，衬垫层221还形成在刻蚀停止层222的底部。关于阻断结构220、刻蚀停止层222和衬垫层221的相关描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
本实施例中，沿第一方向，阻断结构220与第一器件单元区I最靠近阻断结构220的鳍部22之间具有第一距离d1，阻断结构220与第二器件单元区II最靠近阻断结构220的鳍部22之间具有第二距离d2，第二距离d2小于第一距离d1，也就是说，与第一器件单元区I最靠近阻断结构220的鳍部22和阻断结构220之间的距离相比，第二器件单元区II最靠近阻断结构220的鳍部22和阻断结构220之间的距离更小，第二器件单元区II的金属栅极210侧壁至最靠近阻断结构220的鳍部22之间的距离更小，形成金属栅极210的步骤包括在阻断结构220露出的栅极开口中填充金属栅极210的过程，第二器件单元区II最靠近阻断结构220的鳍部22和阻断结构220之间的距离更小，这容易导致在形成金属栅极210的过程中，金属栅极210在阻断结构220与第二器件单元区II最靠近阻断结构220的鳍部22之间的间隙中的填充能力较差，栅极210在阻断结构220与第二器件单元区II最靠近阻断结构220的鳍部22之间的间隙中的填充质量较差或填充量较少，进而使第二器件单元区II最靠近阻断结构220的鳍部22与金属栅极210形成的器件的开启电压，与第一器件单元区I最靠近阻断结构220的鳍部22和金属栅极210形成的器件的开启电压不同，例如：第二器件单元区II最靠近阻断结构220的鳍部与金属栅极210形成的器件的开启电压更高，导致第二器件单元区II最靠近阻断结构220的鳍部22的开启电压发生偏移。
参考图21，形成覆盖底部介质层201、导电功能层210和阻断结构220的顶部介质层230。顶部介质层230用于实现通孔互连结构之间的电隔离。
关于顶部介质层230的相关描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
参考图22，刻蚀位于阻断结构220和导电功能层210交界位置处上方的顶部介质层230、以及位于导电功能层210侧壁的部分阻断结构220，形成贯穿顶部介质层230且露出导电功能层210的部分顶部和部分侧壁的通孔41。
本实施例中，在形成通孔41的步骤中，刻蚀位于栅分割区C与第二器件单元区II交界位置处上方的顶部介质层230、以及位于第二器件单元区II的金属栅极210侧壁的部分阻断结构220，形成露出第二器件单元区II的金属栅极210的部分顶部和部分侧壁的通孔41。
在形成通孔41的步骤中，半导体结构的形成方法还包括：刻蚀位于第一器件单元区I靠近阻断结构220的顶部介质层230，形成接触孔42，接触孔42由第一器件单元区I的金属栅极210顶面与顶部介质层230围成。
本实施例中，沿第一方向，第二距离d2(如图20所示)小于第一距离d1(如图20所示)，第二器件单元区II最靠近阻断结构220的鳍部22对应器件的开启电压，与第一器件单元区I最靠近阻断结构220的鳍部22对应器件的开启电压不同，第二器件单元区II最靠近阻断结构220的鳍部22对应器件的开启电压发生偏移。
本实施例中，通过使通孔41露出第二器件单元区II的金属栅极210的部分顶部和部分侧壁，从而后续在通孔41中形成通孔互连结构后，除了与第二器件单元区II的金属栅极210的部分顶部相接触之外，通孔互连结构还能够与第二器件单元区II的金属栅极210的部分侧壁相接触，这有利于增大通孔互连结构与第二器件单元区II的金属栅极210的接触面积，而且本实施例还能够通过调整通孔41的刻蚀深度，使通孔41露出的金属栅极210的顶部和侧壁的面积，大于接触孔42露出的金属栅极210的顶部的面积，从而使通孔互连结构与第二器件单元区II的金属栅极210的接触面积更大，通孔互连结构的材料通常为金属材料，金属材料具有功函数，通过使通孔互连结构与第二器件单元区II的金属栅极210的接触面积更大，从而使通孔互连结构起到调整第二器件单元区II最靠近阻断结构220的鳍部22的功函数的作用。
关于本实施例形成通孔41的具体工艺步骤，请参考前述实施例中的相应描述，本实施例在此不再赘述。
参考图23，在通孔41中填充通孔互连结构250，通孔互连结构250与导电功能层210的部分顶部和部分侧壁相接触。
本实施例中，通孔互连结构250包括：第一部分251，位于导电功能层210侧壁的部分宽度阻断结构220中且与导电功能层210的部分侧壁相接触，以及与第一部分251相连、位于第一部分251上的第二部分252，贯穿阻断结构220和导电功能层210交界位置处上方的顶部介质层230且与导电功能层210的部分顶部相接触。
本实施例中，在形成通孔互连结构250的步骤中，半导体结构的形成方法还包括：在接触孔42中填充接触孔插塞260，接触孔插塞260的底部与第一器件单元区I的金属栅极210顶面相接触。
本实施例中，在形成通孔互连结构250的步骤中，通孔互连结构250与第二器件单元区II的金属栅极210的部分侧壁和部分顶面相接触，通孔互连结构250用于调节第二器件单元区II的金属栅极210的功函数。
本实施例中，沿第一方向，第二距离d2(如图20所示)小于第一距离d1(如图20所示)，第二器件单元区II最靠近阻断结构220的鳍部22对应器件的开启电压，与第一器件单元区I最靠近阻断结构220的鳍部22对应器件的开启电压不同，第二器件单元区II最靠近阻断结构220的鳍部22的开启电压发生偏移。
本实施例中，除了与第二器件单元区II的金属栅极210的部分顶部相接触之外，通孔互连结构250还能够与第二器件单元区II的金属栅极210的部分侧壁相接触，这有利于增大通孔互连结构250与第二器件单元区II的金属栅极210的接触面积，而且本实施例还能够通过调整通孔41的刻蚀深度，使通孔41露出的金属栅极210的顶部和侧壁的面积，大于接触孔42露出的金属栅极210的顶部的面积，从而使通孔互连结构250与第二器件单元区II的金属栅极210的接触面积大于接触孔插塞260与第一器件单元区I的金属栅极210的接触面积，通孔互连结构250的材料通常为金属材料，金属材料具有功函数，通过使通孔互连结构250与第二器件单元区II的金属栅极210的接触面积更大，从而使通孔互连结构250起到调整第二器件单元区II最靠近阻断结构220的鳍部22的功函数的作用。
为此，本实施例中，通孔互连结构250的材料为金属功函数材料，通孔互连结构250的材料包括Cu、TaN、Ta、Ti、TiN、Co、Ru、RuN、W和Al中的一种或多种。
本实施例中，接触孔插塞260的材料与通孔互连结构250的材料相同。
关于形成通孔互连结构250的具体工艺步骤，可参考前述实施例中的相应描述，本实施例在此不再赘述。
对本实施例半导体结构的形成方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图19，示出了本发明半导体结构一实施例的结构示意图。具体地，图19示出了沿导电功能层延伸方向的剖面图。
所述半导体结构包括：基底100；多个位于基底100上、沿第一方向延伸且沿第二方向依次排列的导电功能层110；底部介质层101，位于导电功能层110之间的基底101上；位于导电功能层110中的阻断结构120，阻断结构120分割沿第一方向位于阻断结构120两侧的导电功能层110；顶部介质层140，覆盖于底部介质层101、导电功能层110和阻断结构120上；通孔互连结构150，包括第一部分151，位于导电功能层110侧壁的部分宽度阻断结构120中且与导电功能层110的部分侧壁相接触，以及与第一部分151相连、位于第一部分151上的第二部分152，贯穿阻断结构120和导电功能层110交界位置处上方的顶部介质层140且与导电功能层110的部分顶部相接触。
通孔互连结构150包括第一部分151，位于导电功能层110侧壁的部分宽度阻断结构120中且与导电功能层110的部分侧壁相接触，以及与第一部分151相连、位于第一部分151上的第二部分152，贯穿阻断结构120和导电功能层110交界位置处上方的顶部介质层140且与导电功能层110的部分顶部相接触，也就是说，通孔互连结构150不仅与导电功能层110的部分顶部相接触，而且还与导电功能层110的部分侧壁相接触，也就是说，通孔互连结构150覆盖导电功能层110与阻断结构120相邻的顶部拐角处，这有利于增大通孔互连结构150与导电功能层110的接触面积，从而有利于减小通孔互连结构150与导电功能层110的接触电阻，进而有利于提升半导体结构的性能。
基底100为工艺制程提供工艺平台。基底100中可以形成有晶体管、电容器等半导体器件，基底100中还可以形成有电阻结构、导电结构等功能结构。
底部介质层101用于实现导电功能层110之间的电隔离。
本实施例中，底部介质层101为金属层间介质层，底部介质层101用于实现后段制程中相邻互连结构之间的电隔离。作为一种示例，底部介质层101为单层结构，底部介质层101的材料为超低k介质材料。
相应地，本实施例中，导电功能层110为互连线110，底部介质层101用于实现相邻互连线110之间的电隔离。互连线110用于实现基底100与外部电路或其他互连结构之间的电连接。
作为一种示例，导电功能层110为单层结构，导电功能层110的材料为铜。
阻断结构120用于沿第一方向分割导电功能层110，从而将导电功能层110在不需要互连的位置处断开，使导电功能层110的图形和电连接性能满足设计要求。本实施例中，第二方向垂直于第一方向。
本实施例中，阻断结构120包括刻蚀停止层122以及位于刻蚀停止层122与导电功能层110侧壁之间的衬垫层121，衬垫层121还覆盖于刻蚀停止层122的底部。相应地，第一部分151位于导电功能层110侧壁的衬垫层121中。
通孔互连结构150的形成步骤包括：刻蚀位于阻断结构120和导电功能层110交界位置处上方的顶部介质层140、以及位于导电功能层110侧壁的部分阻断结构120，形成贯穿顶部介质层140且露出导电功能层110的部分顶部和部分侧壁的通孔；在通孔中填充通孔互连结构150。
通过使阻断结构120包括刻蚀停止层122和衬垫层121，从而在形成通孔的过程中，能够刻蚀位于导电功能层110侧壁的衬垫层121，其中，刻蚀停止层122能够在形成通孔的过程中，定义刻蚀的停止位置，刻蚀顶部介质层140的工艺对顶部介质层140和刻蚀停止层122的刻蚀选择比较高、刻蚀衬垫层121的工艺对衬垫层121和刻蚀停止层122的刻蚀选择比较高，刻蚀顶部介质层140和衬垫层121的工艺对刻蚀停止层122造成误刻蚀的概率低，这有利于降低位于阻断结构120一侧的通孔暴露出位于阻断结构120另一侧的导电功能层110的概率，相应地，通孔互连结构150与相邻的导电功能层110发生短接或击穿问题的概率较低，使得通孔互连结构150能够部分的落在导电功能层110靠近阻断结构120的端部上，进而有利于提高形成通孔互连结构150的布局设计自由度，还有利于提高半导体结构的可靠性和稳定性。
衬垫层121的材料包括氧化硅、氮化硅、氧化铝、氧化钛、掺氮碳化硅、掺碳氧化硅和碳化硅中的一种或多种。衬垫层121的材料为介电材料，有利于减小对半导体结构的性能的影响，同时保证阻断结构120能够电隔离沿第一方向位于阻断结构120两侧的导电功能层110。
本实施例中，衬垫层121的材料为氧化硅。
刻蚀停止层122的材料包括氧化硅、氮化硅、氧化铝、氧化钛、掺氮碳化硅、掺碳氧化硅和碳化硅中的一种或多种。刻蚀停止层122和衬垫层121的材料不同。本实施例中，刻蚀停止层122的为氧化铝。后续形成通孔的刻蚀工艺中，刻蚀工艺对顶部介质层的材料与氧化铝、以及对氧化硅和氧化铝均具有较大的刻蚀选择比，从而保证刻蚀停止层122能够起到定义刻蚀停止位置的作用。
本实施例中，以阻断结构120包括刻蚀停止层122、以及位于刻蚀停止层122与导电功能层110侧壁之间的衬垫层121，且衬垫层121还形成于刻蚀停止层122的底部作为一种示例。
在其他实施例中，阻断结构还能够包括刻蚀停止层、以及位于刻蚀停止层与导电功能层侧壁之间的衬垫层。在该实施例中，衬垫层仅位于刻蚀停止层与导电功能层的侧壁之间，也就是说，刻蚀停止层的厚度更大，这有利于提高刻蚀停止层用于定义形成通孔的刻蚀工艺的刻蚀停止位置的作用，相应有利于进一步增大形成通孔互连结构的工艺窗口。
顶部介质层140用于实现通孔互连结构150之间的电隔离。
本实施例中，顶部介质层140也为金属层间介质层。
通孔互连结构150用于实现互连线120与其他互连结构或外部电路之间的电连接。本实施例中，通孔互连结构150的材料为铜。
本实施例中，沿第一方向，第一部分151的宽度为5nm至50nm。
本实施例中，第一部分151的高度为2nm至50nm。
半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
参考图23，示出了本发明半导体结构另一实施例的结构示意图。本实施例与前述实施例的相同之处不再赘述，本实施例与前述实施例的不同之处在于：
基底200包括衬底21以及多个分立于衬底21上的鳍部22，鳍部22沿第二方向延伸，基底200包括栅分割区C、以及分别位于栅分割区C两侧的第一器件单元区I和第二器件单元区II。
本实施例中，衬底21为硅衬底；鳍部22的材料为硅。
衬底21上还形成有覆盖鳍部22的部分侧壁的隔离层23，隔离层23的顶部表面低于鳍部22的顶部表面。隔离层23用于对相邻器件之间起到隔离作用。本实施例中，隔离层23的材料为氧化硅。
基底200包括相邻的第一器件单元区I和第二器件单元区II，第一器件单元区I和第二器件单元区II的交界处为栅分割区C，用于定义栅极210的分割位置，从而能够使不同器件单元区的金属栅极210相分离。
导电功能层210为金属栅极210，底部介质层201为层间介质层201。
在器件工作时，金属栅极210用于控制导电沟道的开启或关断。
金属栅极210横跨多个鳍部22且覆盖鳍部22的部分顶部和部分侧壁。
金属栅极210包括高k栅介质层(图未示)、位于高k栅介质层上的功函数层(图未示)以及位于功函数层上的栅电极层(图未示)。
本实施例中，金属栅极210形成位于隔离层23上。
本实施例中，底部介质层201为层间介质层(ILD)，用于实现相邻金属栅极210之间的隔离。本实施例中，底部介质层201的材料为氧化硅。
本实施例中，阻断结构220位于栅分割区C上。阻断结构220用于分割第一器件单元区I的金属栅极210和第二器件单元区II的金属栅极210。
具体地，阻断结构220位于栅分割区C的隔离层23上。
本实施例中，阻断结构220包括刻蚀停止层222以及位于刻蚀停止层222与金属栅极210的侧壁之间的衬垫层221。本实施例中，衬垫层221还覆盖于刻蚀停止层222的底部。关于阻断结构220、刻蚀停止层222和衬垫层221的相关描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
本实施例中，沿第一方向，阻断结构220与第一器件单元区I最靠近阻断结构220的鳍部22之间具有第一距离d1(如图20所示)，阻断结构220与第二器件单元区II最靠近阻断结构220的鳍部22之间具有第二距离d2(如图20所示)，第二距离d2小于第一距离d1，也就是说，与第一器件单元区I最靠近阻断结构220的鳍部22和阻断结构220之间的距离相比，第二器件单元区II最靠近阻断结构220的鳍部22和阻断结构220之间的距离更小，第二器件单元区II的金属栅极210侧壁至最靠近阻断结构220的鳍部22之间的距离更小，形成金属栅极210的步骤包括在阻断结构220露出的栅极开口中填充金属栅极210的过程，第二器件单元区II最靠近阻断结构220的鳍部22和阻断结构220之间的距离更小，这容易导致在形成栅极210的过程中，金属栅极210在阻断结构220与第二器件单元区II最靠近阻断结构220的鳍部22之间的间隙中的填充能力较差，金属栅极210在阻断结构220与第二器件单元区II最靠近阻断结构220的鳍部22之间的间隙中的填充质量较差或填充量较少，进而使第二器件单元区II最靠近阻断结构220的鳍部22与金属栅极210形成的器件的开启电压，与第一器件单元区I最靠近阻断结构220的鳍部22与金属栅极210的器件的开启电压不同，例如：第二器件单元区II最靠近阻断结构220的鳍部与金属栅极210形成的器件的开启电压更高，导致第二器件单元区II最靠近阻断结构220的鳍部22的开启电压发生偏移。
顶部介质层230用于实现通孔互连结构之间的电隔离。关于顶部介质层230的相关描述，可参考前述实施例中的相应描述，在此不再赘述。
本实施例中，通孔互连结构250包括：第一部分251，位于导电功能层210侧壁的部分宽度阻断结构220中且与导电功能层210的部分侧壁相接触，以及与第一部分251相连、位于第一部分251上的第二部分252，贯穿阻断结构220和导电功能层210交界位置处上方的顶部介质层230、且与导电功能层210的部分顶部相接触。
半导体结构还包括：接触孔插塞260，贯穿位于第一器件单元区I靠近阻断结构220的顶部介质层230，接触孔插塞260的底部与第一器件单元区I的金属栅极210顶面相接触。
本实施例中，通孔互连结构250位于栅分割区C与第二器件单元区II交界位置处上方的顶部介质层230以及第二器件单元区II的金属栅极210侧壁的部分阻断结构220中，且与第二器件单元区II的金属栅极210的部分侧壁和部分顶面相接触，通孔互连结构250用于调节第二器件单元区II的金属栅极210的功函数。
本实施例中，沿第一方向，第二距离d2小于第一距离d1，第二器件单元区II最靠近阻断结构220的鳍部22与金属栅极210形成的器件的开启电压，与第一器件单元区I最靠近阻断结构220的鳍部22与金属栅极210的器件的开启电压不同，第二器件单元区II最靠近阻断结构220的鳍部22的开启电压发生偏移。
本实施例中，除了与第二器件单元区II的金属栅极210的部分顶部相接触之外，通孔互连结构250还能够与第二器件单元区II的金属栅极210的部分侧壁相接触，这有利于增大通孔互连结构250与第二器件单元区II的栅极210的接触面积，而且本实施例还能够通过调整通孔41的刻蚀深度，使通孔41露出的金属栅极210的顶部和侧壁的面积，大于接触孔42露出的金属栅极210的顶部的面积，从而使通孔互连结构250与第二器件单元区II金属的栅极210的接触面积大于接触孔插塞260与第一器件单元区I的金属栅极210的接触面积，通孔互连结构250的材料通常为金属材料，金属材料具有功函数，通过使通孔互连结构与第二器件单元区II的栅极210的接触面积更大，从而使通孔互连结构起到调整第二器件单元区II最靠近阻断结构220的鳍部22的功函数的作用。
为此，本实施例中，通孔互连结构250的材料为金属功函数材料，通孔互连结构250的材料包括Cu、TaN、Ta、Ti、TiN、Co、Ru、RuN、W和Al中的一种或多种。
本实施例中，接触孔插塞260的材料与通孔互连结构250的材料相同。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成多个沿第一方向延伸且沿第二方向依次排列的导电功能层、位于所述导电功能层之间基底上的底部介质层、以及位于所述导电功能层中的阻断结构，所述阻断结构分割沿所述第一方向位于阻断结构两侧的导电功能层；
形成覆盖所述底部介质层、导电功能层和阻断结构的顶部介质层；
刻蚀位于所述阻断结构和导电功能层交界位置处上方的顶部介质层、以及位于所述导电功能层侧壁的部分所述阻断结构，形成贯穿所述顶部介质层且露出所述导电功能层的部分顶部和部分侧壁的通孔；
在所述通孔中填充通孔互连结构，所述通孔互连结构与所述导电功能层的部分顶部和部分侧壁相接触。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导电功能层为栅极，所述底部介质层为层间介质层；
或者，所述导电功能层为互连线，所述底部介质层为金属层间介质层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻断结构包括刻蚀停止层、以及位于所述刻蚀停止层与所述导电功能层侧壁之间的衬垫层；或者，所述阻断结构包括刻蚀停止层、以及位于所述刻蚀停止层与所述导电功能层侧壁之间的衬垫层，所述衬垫层还形成于所述刻蚀停止层的底部；
在形成所述通孔的步骤中，刻蚀位于所述导电功能层侧壁的部分所述衬垫层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，采用刻蚀工艺，刻蚀位于所述导电功能层侧壁的部分所述衬垫层，所述刻蚀工艺对所述衬垫层和刻蚀停止层的刻蚀选择比至少为3:1。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述通孔的步骤包括：刻蚀位于所述阻断结构和导电功能层交界位置处上方的顶部介质层，形成贯穿所述顶部介质层的初始通孔，所述初始通孔的底部暴露出部分的所述导电功能层和阻断结构；
刻蚀所述初始通孔底部的所述阻断结构，暴露出所述导电功能层与阻断结构相邻的部分侧壁，形成所述通孔。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺和干法刻蚀工艺中的一种或两种，刻蚀所述初始通孔底部的所述阻断结构。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导电功能层为金属栅极，所述底部介质层为层间介质层；
所述提供基底的步骤中，所述基底包括衬底以及多个分立于所述衬底上的鳍部，所述鳍部沿所述第二方向延伸，所述基底包括栅分割区、以及分别位于所述栅分割区两侧的第一器件单元区和第二器件单元区；
所述金属栅极横跨多个所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；
所述阻断结构形成于所述栅分割区上，沿所述第一方向，所述阻断结构与第一器件单元区最靠近所述阻断结构的鳍部之间具有第一距离，所述阻断结构与第二器件单元区最靠近所述阻断结构的鳍部之间具有第二距离，所述第二距离小于所述第一距离；
在形成所述通孔的步骤中，刻蚀位于所述栅分割区与所述第二器件单元区交界位置处上方的顶部介质层、以及位于所述第二器件单元区的金属栅极侧壁的部分所述阻断结构，形成露出所述第二器件单元区的金属栅极的部分顶部和部分侧壁的通孔；
在形成通孔的步骤中，所述半导体结构的形成方法还包括：刻蚀位于所述第一器件单元区靠近所述阻断结构的顶部介质层，形成接触孔，所述接触孔由所述第一器件单元区的金属栅极顶面与所述顶部介质层围成；
在形成所述通孔互连结构的步骤中，所述通孔互连结构与所述第二器件单元区的金属栅极的部分侧壁和部分顶面相接触，所述通孔互连结构用于调节所述第二器件单元区的金属栅极的功函数；
在形成所述通孔互连结构的步骤中，所述半导体结构的形成方法还包括：在所述接触孔中填充接触孔插塞，所述接触孔插塞的底部与所述第一器件单元区的金属栅极顶面相接触。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导电功能层为互连线，所述底部介质层为金属层间介质层；
形成所述互连线、底部介质层以及所述阻断结构的步骤包括：在所述基底上形成底部介质层；在所述底部介质层上形成多个沿所述第一方向延伸且沿所述第二方向依次排列的硬掩膜层；沿所述第二方向刻蚀部分的相邻所述硬掩膜层之间的底部介质层，形成由所述硬掩膜层与底部介质层围成的阻断槽；形成填充于所述阻断槽的所述阻断结构；以所述硬掩膜层和阻断结构为掩膜，刻蚀部分厚度的所述底部介质层，在所述底部介质层中形成互连沟槽；在所述互连沟槽中形成所述互连线；去除所述硬掩膜层、以及高于所述底部介质层的所述阻断结构。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述阻断槽的步骤包括：在所述底部介质层上形成覆盖所述硬掩膜层的图形层，所述图形层中形成有沿所述第二方向露出部分相邻硬掩膜层之间的底部介质层顶面和硬掩膜层侧壁的掩膜开口；以所述图形层为掩膜，刻蚀所述掩膜开口露出的部分厚度所述底部介质层，形成所述阻断槽；
形成所述阻断结构的步骤包括：形成填充所述阻断槽的阻断膜，所述阻断膜还形成在所述掩膜开口的侧壁以及所述图形层的顶部；去除高于所述硬掩膜层的阻断膜和图形层，位于所述阻断槽中的剩余阻断膜作为所述阻断结构；
形成所述阻断结构后，且在形成所述互连沟槽之前，所述半导体结构的形成方法还包括：去除所述图形层，暴露出所述硬掩膜层之间的底部介质层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述阻断结构包括刻蚀停止层、以及位于所述刻蚀停止层与所述导电功能层侧壁之间的衬垫层；
形成所述阻断结构的步骤包括：在所述阻断槽的底部和侧壁、所述掩膜开口的侧壁以及所述图形层的顶面上形成衬垫膜；形成位于所述衬垫膜上且填充于所述阻断槽的刻蚀停止膜，所述刻蚀停止膜和衬垫膜用于构成所述阻断膜；去除高于所述硬掩膜层的刻蚀停止膜、衬垫膜和图形层，位于所述阻断槽中的剩余刻蚀停止膜作为所述刻蚀停止层，位于所述阻断槽中的剩余衬垫膜作为所述衬垫层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述阻断结构的步骤还包括：在形成所述衬垫膜后，且在形成所述刻蚀停止膜之前，去除位于所述阻断槽的底部以及所述图形层的顶面的衬垫膜。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述衬垫膜的工艺包括原子层沉积工艺；
形成所述刻蚀停止膜的工艺包括原子层沉积工艺和旋涂工艺中的一种或两种。
13.一种半导体结构，其特征在于，包括：
基底；
多个位于所述基底上、沿第一方向延伸且沿第二方向依次排列的导电功能层；
底部介质层，位于所述导电功能层之间的基底上；
位于所述导电功能层中的阻断结构，所述阻断结构分割沿所述第一方向位于所述阻断结构两侧的导电功能层；
顶部介质层，覆盖于所述底部介质层、导电功能层和阻断结构上；
通孔互连结构，包括第一部分，位于所述导电功能层侧壁的部分宽度阻断结构中且与导电功能层的部分侧壁相接触，以及与所述第一部分相连、位于所述第一部分上的第二部分，贯穿所述阻断结构和导电功能层交界位置处上方的顶部介质层且与所述导电功能层的部分顶部相接触。
14.如权利要求13所述的半导体结构，其特征在于，所述导电功能层为栅极，所述底部介质层为层间介质层；
或者，所述导电功能层为互连线，所述底部介质层为金属层间介质层。
15.如权利要求13所述的半导体结构，其特征在于，所述阻断结构包括刻蚀停止层、以及位于所述刻蚀停止层与所述导电功能层侧壁之间的衬垫层；或者，所述阻断结构包括刻蚀停止层、以及位于所述刻蚀停止层与导电功能层侧壁之间的衬垫层，所述衬垫层还覆盖于所述刻蚀停止层的底部；
所述第一部分位于所述导电功能层侧壁的所述衬垫层中。
16.如权利要求13所述的半导体结构，其特征在于，所述导电功能层为金属栅极，所述底部介质层为层间介质层；
所述基底包括衬底以及多个分立于所述衬底上的鳍部，所述鳍部沿所述第二方向延伸，所述基底包括栅分割区、以及分别位于所述栅分割区两侧的第一器件单元区和第二器件单元区；
所述金属栅极横跨多个所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；
所述阻断结构位于所述栅分割区上，沿所述第一方向，所述阻断结构与第一器件单元区最靠近所述阻断结构的鳍部之间具有第一距离，所述阻断结构与第二器件单元区最靠近所述阻断结构的鳍部之间具有第二距离，所述第二距离小于所述第一距离；
所述通孔互连结构位于所述栅分割区与第二器件单元区交界位置处上方的顶部介质层以及第二器件单元区的金属栅极侧壁的部分所述阻断结构中，且与所述第二器件单元区的金属栅极的部分侧壁和部分顶面相接触，所述通孔互连结构用于调节所述第二器件单元区的金属栅极的功函数；
所述半导体结构还包括：接触孔插塞，贯穿位于所述第一器件单元区靠近所述阻断结构的顶部介质层，所述接触孔插塞的底部与第一器件单元区的金属栅极顶面相接触。
17.如权利要求16所述的半导体结构，其特征在于，所述通孔互连结构的材料为金属功函数材料，所述通孔互连结构的材料包括Cu、TaN、Ta、Ti、TiN、Co、Ru、RuN、W和Al中的一种或多种。
18.如权利要求15所述的半导体结构，其特征在于，所述衬垫层和刻蚀停止层的材料包括氧化硅、氮化硅、氧化铝、氧化钛、掺氮碳化硅、掺碳氧化硅和碳化硅中的一种或多种。
19.如权利要求13所述的半导体结构，其特征在于，沿所述第一方向，所述第一部分的宽度为5nm至50nm。
20.如权利要求13所述的半导体结构，其特征在于，所述第一部分的高度为2nm至50nm。
CN202010509211.3A 2020-06-07 2020-06-07 半导体结构及其形成方法 Active CN113764332B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010509211.3A CN113764332B (zh) 2020-06-07 2020-06-07 半导体结构及其形成方法
US17/223,253 US12080596B2 (en) 2020-06-07 2021-04-06 Semiconductor structure and forming method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010509211.3A CN113764332B (zh) 2020-06-07 2020-06-07 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN113764332A true CN113764332A (zh) 2021-12-07
CN113764332B CN113764332B (zh) 2024-07-02

Family

ID=78785234

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010509211.3A Active CN113764332B (zh) 2020-06-07 2020-06-07 半导体结构及其形成方法

Country Status (2)

Country Link
US (1) US12080596B2 (zh)
CN (1) CN113764332B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764332B (zh) * 2020-06-07 2024-07-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20240113019A1 (en) * 2022-09-29 2024-04-04 Intel Corporation Split via structures coupled to conductive lines for advanced integrated circuit structure fabrication
CN116960064B (zh) * 2023-09-20 2024-08-27 深圳市新凯来技术有限公司 半导体结构的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264873A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection Structure And Method For Semiconductor Device
US20140264902A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Co. Ltd. Novel Patterning Approach for Improved Via Landing Profile
US20170186682A1 (en) * 2015-12-28 2017-06-29 Globalfoundries Inc. Self-aligned via forming to conductive line and related wiring structure
US20170358497A1 (en) * 2016-06-09 2017-12-14 International Business Machines Corporation Fabrication of a vertical transistor with self-aligned bottom source/drain

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452275B1 (en) * 1999-06-09 2002-09-17 Alliedsignal Inc. Fabrication of integrated circuits with borderless vias
US20030205815A1 (en) * 1999-06-09 2003-11-06 Henry Chung Fabrication method of integrated circuits with borderless vias and low dielectric constant inter-metal dielectrics
US7663183B2 (en) * 2006-06-21 2010-02-16 Flextronics International Usa, Inc. Vertical field-effect transistor and method of forming the same
US8685850B2 (en) * 2011-06-13 2014-04-01 Stmicroelectronics, Inc. System and method of plating conductive gate contacts on metal gates for self-aligned contact interconnections
CN104025263B (zh) * 2011-12-30 2018-07-03 英特尔公司 自封闭的非对称互连结构
US8772938B2 (en) * 2012-12-04 2014-07-08 Intel Corporation Semiconductor interconnect structures
US9064801B1 (en) * 2014-01-23 2015-06-23 International Business Machines Corporation Bi-layer gate cap for self-aligned contact formation
US9818690B2 (en) * 2015-10-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned interconnection structure and method
US9484258B1 (en) * 2016-03-16 2016-11-01 Globalfoundries Inc. Method for producing self-aligned vias
US10615117B2 (en) * 2016-12-29 2020-04-07 Intel Corporation Self-aligned via
DE112016007569T5 (de) * 2016-12-30 2019-11-28 Intel Corporation Selbstjustierte hartmasken mit umgewandelten linern
WO2018125247A1 (en) * 2016-12-31 2018-07-05 Intel Corporation Hardened plug for improved shorting margin
US10741495B2 (en) * 2018-01-18 2020-08-11 Globalfoundries Inc. Structure and method to reduce shorts and contact resistance in semiconductor devices
US10867805B2 (en) * 2018-06-29 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Selective removal of an etching stop layer for improving overlay shift tolerance
US11462469B2 (en) * 2018-09-27 2022-10-04 Intel Corporation Single mask lithography line end enhancement
US11139242B2 (en) * 2019-04-29 2021-10-05 International Business Machines Corporation Via-to-metal tip connections in multi-layer chips
CN111863709B (zh) * 2019-04-29 2024-03-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11239165B2 (en) * 2020-03-10 2022-02-01 International Business Machines Corporation Method of forming an interconnect structure with enhanced corner connection
CN113764332B (zh) * 2020-06-07 2024-07-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264902A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Co. Ltd. Novel Patterning Approach for Improved Via Landing Profile
US20140264873A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection Structure And Method For Semiconductor Device
US20170186682A1 (en) * 2015-12-28 2017-06-29 Globalfoundries Inc. Self-aligned via forming to conductive line and related wiring structure
US20170358497A1 (en) * 2016-06-09 2017-12-14 International Business Machines Corporation Fabrication of a vertical transistor with self-aligned bottom source/drain

Also Published As

Publication number Publication date
US20210384072A1 (en) 2021-12-09
CN113764332B (zh) 2024-07-02
US12080596B2 (en) 2024-09-03

Similar Documents

Publication Publication Date Title
US11569124B2 (en) Interconnect structure having an etch stop layer over conductive lines
US11069613B2 (en) Integrated circuit device and method of manufacturing the same
CN113764332B (zh) 半导体结构及其形成方法
US20040053501A1 (en) Self aligned vias in dual damascene interconnect, buried mask approach
US11862514B2 (en) Integrated circuit device including air gaps and method of manufacturing the same
CN112151608B (zh) 半导体结构及其形成方法
CN113782487B (zh) 半导体结构及其形成方法
US8722533B2 (en) Semiconductor device and manufacturing method thereof
US11437312B2 (en) High performance metal insulator metal capacitor
CN111863709B (zh) 半导体结构及其形成方法
TW202145392A (zh) 半導體結構
CN112151497B (zh) 半导体结构以及形成半导体结构的方法
CN115332158A (zh) 内连线结构的形成方法
CN113539941A (zh) 半导体结构及其形成方法
CN113594133A (zh) 半导体结构及其形成方法
CN113764376B (zh) 半导体结构及其形成方法
CN113745152B (zh) 半导体结构及其形成方法
CN113745151B (zh) 半导体结构及其形成方法
CN113097060B (zh) 半导体结构及其形成方法
US20240258239A1 (en) Semiconductor device and method for manufacturing the same
CN113113349B (zh) 半导体结构的形成方法
CN115206936A (zh) 半导体结构及其形成方法
CN115020223A (zh) 半导体结构的形成方法
CN117976651A (zh) 半导体结构及其形成方法
CN117198986A (zh) 一种半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant