CN115206936A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上形成有核心层；在核心层中形成沿第一方向延伸的间隔槽、以及沿第一方向延伸的多个平行排列的第一沟槽，间隔槽沿第二方向的尺寸小于或等于两倍侧墙宽度，且第一沟槽沿第二方向的尺寸大于两倍侧墙宽度，在第一方向上，相邻第一沟槽通过间隔槽相连通，或者，第一沟槽和间隔槽沿第二方向平行排列，其中，第二方向平行于基底表面且垂直于第一方向；形成覆盖第一沟槽侧壁的侧墙，侧墙还填充于间隔槽中，作为间隔层；形成间隔层后，去除剩余的核心层，形成第二沟槽；以侧墙和间隔层为掩膜，沿第一沟槽和第二沟槽刻蚀基底，形成目标图形。本发明实施例有利于提高图形传递的精度。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体集成电路(integrated circuit，IC)产业的快速成长，半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进，使得集成电路朝着体积更小、电路精密度更高、电路复杂度更高的方向发展。
在集成电路发展过程中，通常功能密度(即每一芯片的内连线结构的数量)逐渐增加的同时，几何尺寸(即利用工艺步骤可以产生的最小元件尺寸)逐渐减小，这相应增加了集成电路制造的难度和复杂度。
目前，在技术节点不断缩小的情况下，如何提高形成于晶圆上的图形与目标图形的匹配度成为了一种挑战。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高图形传递的精度。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；多个第一目标结构，位于所述基底中，所述第一目标结构沿第一方向延伸并沿第二方向平行排列，所述第二方向平行于所述基底表面且垂直于所述第一方向；多个第二目标结构，位于所述基底中，所述第二目标结构沿所述第一方向延伸并沿第二方向平行排列，在所述第二方向上，所述第二目标结构位于相邻所述第一目标结构之间且与所述第一目标结构相隔离；其中，所述第二目标结构与相邻第一目标结构之间具有第一间距，沿所述第一方向上的相邻所述第一目标结构之间的区域中，相邻所述第二目标结构具有第二间距，所述第二间距小于或等于两倍的所述第一间距；或者，所述第二目标结构与相邻第一目标结构之间具有第一间距，所述第一目标结构一侧的相邻所述第二目标结构之间具有第二间距，所述第二间距小于或等于两倍的所述第一间距。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有核心层；在所述核心层中形成沿第一方向延伸的间隔槽、以及沿所述第一方向延伸的多个平行排列的第一沟槽，所述间隔槽和第一沟槽用于形成侧墙，所述间隔槽沿第二方向的尺寸小于或等于两倍所述侧墙宽度，且所述第一沟槽沿所述第二方向的尺寸大于两倍所述侧墙宽度，在所述第一方向上，相邻所述第一沟槽通过所述间隔槽相连通，或者，所述第一沟槽和所述间隔槽沿所述第二方向平行排列，其中，所述第二方向平行于所述基底表面而且垂直于所述第一方向；形成覆盖所述第一沟槽侧壁的侧墙，所述侧墙露出所述第一沟槽的剩余空间，且所述侧墙还填充于所述间隔槽中，所述间隔槽中的侧墙作为间隔层；形成所述间隔层后，去除剩余的所述核心层，形成第二沟槽，在所述第二方向上，相邻所述第二沟槽通过所述侧墙或间隔层相隔离；以所述侧墙和间隔层为掩膜，沿所述第一沟槽和第二沟槽刻蚀所述基底，形成目标图形。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构，所述第二目标结构与相邻第一目标结构之间具有第一间距，沿所述第一方向上的相邻所述第一目标结构之间的区域中，相邻所述第二目标结构具有第二间距，所述第二间距小于或等于两倍的所述第一间距，或者，所述第二目标结构与相邻第一目标结构之间具有第一间距，所述第一目标结构一侧的相邻所述第二目标结构之间具有第二间距，所述第二间距小于或等于两倍的所述第一间距；本发明实施例中，在形成所述半导体结构的过程中，通常是通过在基底上形成凸起的侧墙和间隔层后，在侧墙和间隔层所围成的空间下方的基底中形成所述第一目标结构和第二目标结构，而且，侧墙和间隔层通常是利用核心层中的沟槽和间隔槽的侧壁作为支撑来形成的，与直接在基底中形成第一目标结构和第二目标结构的方案相比，通过形成在第二方向具有较小尺寸的间隔槽，使得在沟槽侧壁形成侧墙的过程中，侧墙填充于间隔槽中以作为间隔层，因此，易于形成在第二方向上较小尺寸的侧墙和间隔层，且侧墙和间隔层的尺寸和位置的精度较高，这相应有利于精确控制第一目标结构和第二目标结构的图形精度，相应提高了图形传递的精度，并且，第一间距是通过侧墙的宽度决定的，所述第二间距小于或等于两倍的所述第一间距，这使得侧墙填充于间隔槽中，从而使得相邻所述第一目标结构的头部相隔离，与直接使用掩膜层使得第一目标结构的头部相互隔离的方案相比，随着集成电路特征尺寸的持续减小，减小了因掩膜层在第一目标结构头对头位置处的邻近效应，而导致相邻所述第一目标结构的头部相互合并的概率，在保障所述第一目标结构的头部相互隔离的同时，使得所述第一目标结构的头部位置尽可能地靠近，形成尺寸更小、部件更紧密的半导体结构，完善了所述半导体结构的形成方法；或者，所述第一目标结构一侧的相邻所述第二目标结构之间具有第二间距，与直接使用掩膜层使得相邻第二目标结构的相互隔离的方案相比，随着集成电路特征尺寸的持续减小，减小了因掩膜层在形成相邻第二目标结构时产生的邻近效应，而导致相邻所述第二目标结构相互合并的概率，在保障相邻所述第二目标结构相互隔离的同时，使得所述第二目标结构尽可能地靠近，形成尺寸更小、部件更紧密的半导体结构，完善了所述半导体结构的形成方法；综上，本发明实施例有利于提高图形传递的精度。
本发明实施例提供的形成方法中，所述第二方向平行于所述核心层表面而且垂直于所述第一方向，形成覆盖所述第一沟槽侧壁的侧墙，所述侧墙还填充于所述间隔槽中，且所述间隔槽中的侧墙作为间隔层，形成所述间隔层后，去除剩余的所述核心层，形成第二沟槽，在所述第二方向上，相邻所述第二沟槽通过所述侧墙或间隔槽相隔离；本发明实施例中，在基底上形成侧墙和间隔层，以所述侧墙和间隔层为掩膜，沿所述第一沟槽和第二沟槽刻蚀所述基底，形成目标图形，在基底上形成侧墙和间隔层，以所述侧墙和间隔层为掩膜，沿所述第一沟槽和第二沟槽刻蚀所述基底，形成目标图形，与直接在基底中形成目标图形的方案相比，通过形成在第二方向具有较小尺寸的间隔槽，使得在第一沟槽侧壁形成侧墙的过程中，侧墙形成在第一沟槽的侧壁并填充于间隔槽中，因此，易于形成在第二方向上较小尺寸的侧墙和间隔层，且侧墙和间隔层的尺寸和位置的精度较高，这相应有利于精确控制形成的目标图形的图形精度，相应提高了图形传递的精度，并且，当在所述第一方向上，相邻所述第一沟槽通过所述间隔槽相连通时，形成于所述间隔槽中的间隔层使得相邻所述第一沟槽的头部相隔离，与直接使用掩膜层使得第一沟槽的头部相互隔离的方案相比，随着集成电路特征尺寸的持续减小，减小了因掩膜层在第一沟槽头对头位置处的邻近效应，而导致相邻所述第一沟槽的头部相互合并的概率，在保障所述第一沟槽的头部相互隔离的同时，使得所述第一沟槽的头部位置尽可能地靠近，形成尺寸更小、部件更紧密的半导体结构，完善了所述半导体结构的形成方法；或者，当所述第一沟槽和所述间隔槽沿所述第二方向平行排列时，在所述第二方向上，相邻所述第二沟槽通过所述侧墙或间隔层相隔离，与直接使用掩膜层使得相邻第二沟槽的相互隔离的方案相比，随着集成电路特征尺寸的持续减小，减小了因掩膜层在形成相邻第二沟槽时产生的邻近效应，而导致相邻所述第二沟槽相互合并的概率，在保障相邻所述第二沟槽相互隔离的同时，使得所述第二沟槽尽可能地靠近，形成尺寸更小、部件更紧密的半导体结构，完善了所述半导体结构的形成方法；综上，本发明实施例通过形成间隔槽，有利于提高图形传递的精度。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5和图6是本发明半导体结构一实施例的结构示意图；
图7和图8是本发明半导体结构另一实施例的结构示意图；
图9至图29是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图30至图33是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
目前图形传递的精度有待提高。现结合一种半导体结构的形成方法分析图形传递的精度有待提高的原因。
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
结合参考图1和图2，其中，图2是图1沿AA方向的剖视图，提供基底20，所述基底20上形成有介电层30；在所述介电层30上形成掩膜层40，所述掩膜层40中形成有掩膜开口41。
结合参考图3和图4，其中，图4是图3的俯视图，以所述掩膜层40为刻蚀掩膜，沿所述掩膜开口41刻蚀所述介电层30，在介电层30中形成沟槽31。
随着集成电路特征尺寸的持续减小，所述沟槽31之间的距离越来越近，则用于形成所述沟槽31的掩膜层中，掩膜开口41的距离也越来越近，相邻靠近的掩膜开口41容易产生邻近效应，尤其是形成头对头的沟槽31时，所述掩膜开口41在头对头位置处(如图2中虚线圈所示)，容易因为邻近效应而导致所述掩膜开口41在头对头位置合并，从而导致对应形成的沟槽31在头对头位置合并；或者，因为邻近效应而导致所述掩膜开口41在头对头距离过小时，沿所述掩膜开口41进行刻蚀时，容易加重所述邻近效应，从而增加形成的所述沟槽31在头对头位置处(如图3虚线圈所示)合并的概率，上述情况均会影响图形的传递，同时，现有技术中，为了减小相邻靠近图形的邻近效应，难以精确传递距离较小的图形，从而难以形成尺寸更小、部件更紧密的半导体结构。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有核心层；在所述核心层中形成沿第一方向延伸的间隔槽、以及沿所述第一方向延伸的多个平行排列的第一沟槽，所述间隔槽和第一沟槽用于形成侧墙，所述间隔槽沿第二方向的尺寸小于或等于两倍所述侧墙宽度，且所述第一沟槽沿所述第二方向的尺寸大于两倍所述侧墙宽度，在所述第一方向上，相邻所述第一沟槽通过所述间隔槽相连通，或者，所述第一沟槽和所述间隔槽沿所述第二方向平行排列，其中，所述第二方向平行于所述基底表面而且垂直于所述第一方向；形成覆盖所述第一沟槽侧壁的侧墙，所述侧墙露出所述第一沟槽的剩余空间，且所述侧墙还填充于所述间隔槽中，所述间隔槽中的侧墙作为间隔层；形成所述间隔层后，去除剩余的所述核心层，形成第二沟槽，在所述第二方向上，相邻所述第二沟槽通过所述侧墙或间隔层相隔离；以所述侧墙和间隔层为掩膜，沿所述第一沟槽和第二沟槽刻蚀所述基底，形成目标图形。
本发明实施例提供的形成方法中，在基底上形成侧墙和间隔层，以所述侧墙和间隔层为掩膜，沿所述第一沟槽和第二沟槽刻蚀所述基底，形成目标图形，与直接在基底中形成目标图形的方案相比，通过形成在第二方向具有较小尺寸的间隔槽，使得在第一沟槽侧壁形成侧墙的过程中，侧墙形成在第一沟槽的侧壁并填充于间隔槽中，因此，易于形成在第二方向上较小尺寸的侧墙和间隔层，且侧墙和间隔层的尺寸和位置的精度较高，这相应有利于精确控制形成的目标图形的图形精度，相应提高了图形传递的精度，并且，当在所述第一方向上，相邻所述第一沟槽通过所述间隔槽相连通时，形成于所述间隔槽中的间隔层使得相邻所述第一沟槽的头部相隔离，与直接使用掩膜层使得第一沟槽的头部相互隔离的方案相比，随着集成电路特征尺寸的持续减小，减小了因掩膜层在第一沟槽头对头位置处的邻近效应，而导致相邻所述第一沟槽的头部相互合并的概率，在保障所述第一沟槽的头部相互隔离的同时，使得所述第一沟槽的头部位置尽可能地靠近，形成尺寸更小、部件更紧密的半导体结构，完善了所述半导体结构的形成方法；或者，当所述第一沟槽和所述间隔槽沿所述第二方向平行排列时，在所述第二方向上，相邻所述第二沟槽通过所述侧墙或间隔层相隔离，与直接使用掩膜层使得相邻第二沟槽的相互隔离的方案相比，随着集成电路特征尺寸的持续减小，减小了因掩膜层在形成相邻第二沟槽时产生的邻近效应，而导致相邻所述第二沟槽相互合并的概率，在保障相邻所述第二沟槽相互隔离的同时，使得所述第二沟槽尽可能地靠近，形成尺寸更小、部件更紧密的半导体结构，完善了所述半导体结构的形成方法；综上，本发明实施例通过形成间隔槽，有利于提高图形传递的精度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5和图6是本发明半导体结构一实施例的结构示意图，其中，图6是俯视图，图5是图6沿AA方向的剖视图。
所述半导体结构包括：基底11；多个第一目标结构141，位于所述基底11中，所述第一目标结构141沿第一方向(如图6中X方向)延伸并沿第二方向(如图6中Y方向)平行排列，所述第二方向平行于所述基底11表面且垂直于所述第一方向；多个第二目标结构151，位于所述基底11中，所述第二目标结构151沿所述第一方向延伸并沿第二方向平行排列，在所述第二方向上，所述第二目标结构151位于相邻所述第一目标结构141之间且与所述第一目标结构141相隔离；其中，所述第二目标结构151与相邻第一目标结构141之间具有第一间距s1，沿所述第一方向上的相邻所述第一目标结构141之间的区域中，相邻所述第二目标结构151具有第二间距s2，所述第二间距s2小于或等于两倍的所述第一间距s1。
本实施例中，在形成所述半导体结构的过程中，通常是通过在基底上形成凸起的侧墙和间隔层后，在侧墙和间隔层所围成的空间下方的基底中形成所述第一目标结构141和第二目标结构151，而且，侧墙和间隔层通常是利用核心层中的沟槽和间隔槽的侧壁作为支撑来形成的，与直接在基底中形成第一目标结构和第二目标结构的方案相比，通过形成在第二方向具有较小尺寸的间隔槽，使得在沟槽侧壁形成侧墙的过程中，侧墙填充于间隔槽中以作为间隔层，因此，易于形成在第二方向上较小尺寸的侧墙和间隔层，且侧墙和间隔层的尺寸和位置的精度较高，这相应有利于精确控制第一目标结构141和第二目标结构151的图形精度，相应提高了图形传递的精度，并且，第一间距s1是通过侧墙的宽度决定的，所述第二间距s2小于或等于两倍的所述第一间距s1，这使得侧墙填充于间隔槽中，从而使得相邻所述第一目标结构141的头部相隔离，与直接使用掩膜层使得第一目标结构的头部相互隔离的方案相比，随着集成电路特征尺寸的持续减小，减小了因掩膜层在第一目标结构141头对头位置处的邻近效应，而导致相邻所述第一目标结构141的头部相互合并的概率，在保障所述第一目标结构141的头部相互隔离的同时，使得所述第一目标结构141的头部位置尽可能地靠近，形成尺寸更小、部件更紧密的半导体结构，完善了所述半导体结构的形成方法，综上，本发明实施例有利于提高图形传递的精度。
而且，本实施例中，通过形成在第二方向上较小尺寸的间隔层，使得所述第二间距s2在第二方向上较小，从而使得所述间隔层两侧的第二目标结构151具有较大的工艺窗口，有利于所述第二目标结构151的形成。
本实施例中，基底11包括基底结构层101，基底结构层101包括衬底。以所形成的半导体结构为平面晶体管为例，所述衬底为平面衬底。具体地，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。在其他实施例中，当所形成的半导体结构为鳍式场效应晶体管时，所述衬底还可以为具有鳍部的衬底。
基底结构层101还可以包括其他结构，例如，栅极结构、掺杂区、浅沟槽隔离结构(shallow trench isolation，STI)和介电层等，所述基底结构层101中形成有器件(例如，MOS晶体管或SRAM器件等)。具体地，基底结构层101还包括形成于衬底上的层间介质层(图未示)以及形成于层间介质层中的接触孔插塞(contact，CT)(图未示)。
本实施例中，所述基底11包括介电层111。具体地，介电层111位于基底结构层101顶部。
本实施例中，所述介电层111为金属层间介质(inter metal dielectric，IMD)层，介电层111用于实现后段(back end of line，BEOL)制程中金属互连结构之间的电隔离。作为一种示例，介电层111为第一金属层间介质，用于实现第一金属互连线(即M1 layer)之间的电隔离。其中，第一金属互连线指的是最靠近接触孔插塞的金属互连结构。
在其他实施例中，介电层还可以为位于第一金属互连线上的其他金属层间介质，用于实现其他互连结构之间的电隔离。例如，介电层为第二金属层间介质，用于实现第二金属互连线、以及位于第二金属互连线和第一金属互连线之间的通孔(via)互连结构之间的电隔离。
为此，所述介电层111的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)。本实施例中，所述介电层111的材料包括SiOC、SiOCH、SiC、SiCN、SiO2、SiN和SiON中的一种或多种。本实施例中，介电层111的材料为超低k介质材料，从而降低后段金属互连结构之间的寄生电容，进而减小后段RC延迟。具体地，超低k介质材料可以为SiOCH。
所述第一目标结构141和第二目标结构151为根据不同工艺需求形成的相应结构。
本实施例中，所述第一目标结构141位于所述介电层111中，所述第一目标结构141为第一金属互连线(未标示)，所述第二目标结构151位于所述介电层111中，所述第二目标结构151为第二金属互连线(未标示)，所述第一金属互连线和第二金属互连线之间通过介电层111相隔离。
需要说明的是，第一金属互连线和第二金属互连线为同层的金属互连线。
所述第一金属互连线用于与其下方的前层互连结构电连接，从而实现对应的前层互连结构与其他电路的电连接，所述第二金属互连线用于与其下方的前层互连结构电连接，从而实现对应的前层互连结构与其他电路的电连接。
本实施例中，所述第一金属互连线的材料包括铜、铝和铜合金中的一种或多种，所述第二金属互连线的材料包括铜、铝和铜合金中的一种或多种，从而使得第一金属互连线和第二金属互连线用于实现较好的导电性。
本实施例中，在所述第二方向上，所述第二目标结构151位于相邻所述第一目标结构141之间且与所述第一目标结构141相隔离，则所述第一目标结构141和第二目标结构151均为具有孤岛特征的目标结构。
所述第一金属互连线和第二金属互连线均位于介电层111中，使得所述第一金属互连线和第二金属互连线相互隔离。
图7和图8是本发明半导体结构另一实施例的结构示意图，其中，图8是俯视图，图7是图8沿AA方向的剖视图。
本发明实施例与前述实施例的相同之处在此不再赘述，本发明实施例与前述实施例的不同之处在于：所述第二目标结构153与相邻第一目标结构143之间具有第一间距s1，所述第一目标结构143一侧的相邻所述第二目标结构153之间具有第二间距s2，所述第二间距s2小于或等于两倍的所述第一间距s1。
所述第一目标结构143一侧的相邻所述第二目标结构153之间具有第二间距s2，所述第二间距s2通过凸起的隔离层形成，与直接使用掩膜层使得相邻第二目标结构153的相互隔离的方案相比，随着集成电路特征尺寸的持续减小，减小了因掩膜层在形成相邻第二目标结构153时产生的邻近效应，而导致相邻所述第二目标结构153相互合并的概率，在保障相邻所述第二目标结构153相互隔离的同时，使得所述第二目标结构153尽可能地靠近，形成尺寸更小、部件更紧密的半导体结构，完善了所述半导体结构的形成方法，综上，本发明实施例有利于提高图形传递的精度。
本实施例中，所述第一目标结构143为第一金属互连线，所述第二目标结构153为第二金属互连线，所述第一金属互连线和第二金属互连线均用于实现形成于基底中的SRAM器件与外部电路的电连接。
相应的，本发明实施例还提供一种半导体结构的形成方法。
图9至图29是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图9，提供基底10，所述基底10上形成有核心层300。
本实施例中，基底10包括基底结构层100，基底结构层100包括衬底。以所形成的半导体结构为平面晶体管为例，所述衬底为平面衬底。具体地，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。在其他实施例中，当所形成的半导体结构为鳍式场效应晶体管时，所述衬底还可以为具有鳍部的衬底。
基底结构层100还可以包括其他结构，例如，栅极结构、掺杂区、浅沟槽隔离结构(shallow trench isolation，STI)和介电层等，所述基底结构层100中形成有器件(例如，MOS晶体管或SRAM器件等)。具体地，基底结构层100还包括形成于衬底上的层间介质层(图未示)以及形成于层间介质层中的接触孔插塞(contact，CT)(图未示)。
本实施例中，所述提供基底10的步骤中，所述基底10包括：介电层110、以及位于所述介电层110上的硬掩膜材料层200。
本实施例中，介电层110为金属层间介质(inter metal dielectric，IMD)层，介电层110用于实现后段(back end of line，BEOL)制程中金属互连结构之间的电隔离。作为一种示例，介电层110为第一金属层间介质，用于实现第一金属互连线(即M1 layer)之间的电隔离。其中，第一金属互连线指的是最靠近接触孔插塞的金属互连结构。
在其他实施例中，介电层还可以为位于第一金属互连线上的其他金属层间介质，用于实现其他互连结构之间的电隔离。例如，介电层为第二金属层间介质，用于实现第二金属互连线、以及位于第二金属互连线和第一金属互连线之间的通孔(via)互连结构之间的电隔离。
为此，所述介电层110的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)。本实施例中，所述介电层110的材料包括SiOC、SiOCH、SiC、SiCN、SiO2、SiN和SiON中的一种或多种。本实施例中，介电层110的材料为超低k介质材料，从而降低后段金属互连结构之间的寄生电容，进而减小后段RC延迟。具体地，超低k介质材料可以为SiOCH。
后续对硬掩膜材料层200进行图形化后，经由图形化后的硬掩膜材料层200向下传递图形，通过硬掩膜材料层200，有利于提高图形化工艺的稳定性、以及图形传递的精度。
本实施例中，硬掩膜(hard mask，HM)材料层200的材料可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、钛、氧化钛、氮化钛、钽、氧化钽、氮化钽、氮化硼、氮化铜、氮化铝和氮化钨中的一种或多种。作为一种示例，硬掩膜材料层200为金属硬掩膜材料层，硬掩膜材料层200的材料为氮化钛。
所述核心层300用于为后续形成间隔槽、第一沟槽和第二沟槽提供平台基础，从而向下传递图形。其中，第一沟槽用于定义部分目标图形的图形和位置，第二沟槽用于定义剩余目标图形的图形和位置，这相应有利于提高目标图形的图形精度。
此外，后续还会在核心层300的侧壁形成侧墙，核心层300还为形成侧墙提供支撑。
后续还会去除核心层300，因此，核心层300的材料为易于被去除的材料，从而降低去除核心层300的难度，并减小对位于核心层300下方的其他膜层的损伤。因此，核心层300的材料包括无定形硅、多晶硅、单晶硅、氧化硅、先进图膜(advanced patterning film，APF)材料、旋涂碳(spin on carbon，SOC)和碳化硅中的一种或多种。本实施例中，核心层300为无定形硅(a-Si)。
结合参考图10至图17，在所述核心层300中形成沿第一方向(如图17中X方向所示)延伸的间隔槽330、以及沿所述第一方向延伸的多个平行排列的第一沟槽310，所述间隔槽330和第一沟槽310用于形成侧墙，所述间隔槽330沿第二方向(如图17中Y方向所示)的尺寸w1小于或等于两倍所述侧墙宽度，且所述第一沟槽310沿所述第二方向的尺寸w2大于两倍所述侧墙宽度，在所述第一方向上，相邻所述第一沟槽310通过所述间隔槽330相连通，其中，所述第二方向平行于所述基底10表面而且垂直于所述第一方向。
后续形成覆盖所述第一沟槽310侧壁的侧墙，所述侧墙露出所述第一沟槽310的剩余空间，且所述侧墙还填充于所述间隔槽330中，所述间隔槽330中的侧墙作为间隔层，形成所述间隔层后，去除剩余的所述核心层300，形成第二沟槽，以所述侧墙和间隔层为掩膜，沿所述第一沟槽310和第二沟槽刻蚀所述基底10，形成目标图形，与直接在基底中形成目标图形的方案相比，通过形成在第二方向具有较小尺寸的间隔槽330，使得在第一沟槽310侧壁形成侧墙的过程中，侧墙形成在第一沟槽310的侧壁并填充于间隔槽330中，因此，易于形成在第二方向上较小尺寸的侧墙和间隔层，且侧墙和间隔层的尺寸和位置的精度较高，这相应有利于精确控制形成的目标图形的图形精度，相应提高了图形传递的精度，并且，当在所述第一方向上，相邻所述第一沟槽310通过所述间隔槽330相连通时，形成于所述间隔槽330中的间隔层使得相邻所述第一沟槽310的头部相隔离，与直接使用掩膜层使得第一沟槽的头部相互隔离的方案相比，随着集成电路特征尺寸的持续减小，减小了因掩膜层在第一沟槽310头对头位置处的邻近效应，而导致相邻所述第一沟槽310的头部相互合并的概率，在保障所述第一沟槽310的头部相互隔离的同时，使得所述第一沟槽310的头部位置尽可能地靠近，形成尺寸更小、部件更紧密的半导体结构，完善了所述半导体结构的形成方法，综上，本发明实施例通过形成间隔槽330，有利于提高图形传递的精度。
而且，本实施例中，通过形成在第二方向上较小尺寸的间隔层，使得以所述间隔层为掩膜，刻蚀形成所述间隔层两侧的目标图形的工艺过程具有较大的工艺窗口，有利于所述目标图形的形成。
本实施例中，所述间隔槽330沿第二方向的尺寸w1小于或等于两倍所述侧墙宽度，则后续形成侧墙时，所述侧墙能够填充于所述间隔槽330中，使得在形成所述侧墙的同时，形成所述间隔层，简化了工艺流程，提高了工艺效率。
本实施例中，所述第一沟槽310沿所述第二方向的尺寸w2大于两倍所述侧墙宽度，则后续形成侧墙后，在侧墙层填充于间隔槽330的情况下，使得所述第一沟槽310中的侧墙之间还留有空间，以免后续能够利用所述第一沟槽310的剩余空间刻蚀基底10。
本实施例中，在所述第一方向上，相邻所述第一沟槽310通过所述间隔槽330相连通，则后续在间隔槽330中形成间隔层后，间隔层用于在第一沟槽310的延伸方向上隔离相邻第一沟槽310。
本实施例中，在形成所述间隔槽330之后，形成所述第一沟槽310。
所述间隔槽330相比于所述第一沟槽310尺寸较小，则先形成所述间隔槽330，有利于减小因核心层300中有较大尺寸的第一沟槽310对形成间隔槽330的位置产生的影响，而且，所述间隔槽330可以用于定义在后形成的第一沟槽310的位置。
结合参考图10和图11，其中，图11是俯视图，图10是图11沿BB方向的剖视图，在所述核心层300中形成间隔槽330的步骤包括：在所述核心层300上形成第一掩膜层400，所述第一掩膜层400中形成有第一开口410，所述第一开口410的延伸方向为第一方向。
所述第一掩膜层400用于作为形成所述间隔槽330的刻蚀掩膜，所述第一开口410用于定义所述间隔槽330的尺寸、位置和形貌。
结合参考图12和图13，其中，图13是俯视图，图12是图13沿BB方向的剖视图，去除所述第一开口410露出的所述核心层300，形成所述间隔槽330。
以所述第一开口410为掩膜开口，去除所述第一开口410露出的所述核心层300，从而将第一开口410的图形传递至核心层300中，有利于提高所述间隔槽330的形貌质量和尺寸精度。
本实施例中，采用干法刻蚀工艺刻蚀所述核心层300，形成所述间隔槽330。
所述干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，有利于减小对所述间隔槽330底部所述基底10的损害，同时，所述干法刻蚀更具刻蚀方向性，有利于提高间隔槽330的侧壁形貌质量和尺寸精度。
本实施例中，在形成所述间隔槽330后，去除所述第一掩膜层400。
去除所述第一掩膜层400，为后续制程做准备。
结合参考图14和图15，其中，图15是俯视图，图14是图15沿AA方向的剖视图，在所述核心层300中形成第一沟槽310的步骤包括：在所述核心层300上形成第二掩膜层500，所述第二掩膜层500中形成有沿所述第一方向延伸的多个平行排列的第二开口520，所述间隔槽330沿所述第二方向的尺寸w1(如图13所示)小于所述第二开口520沿所述第二方向的尺寸w3，在所述第一方向上，相邻所述第二开口520通过所述间隔槽330相连通。
所述第二掩膜层500用于作为形成第一沟槽310的刻蚀掩膜，所述第二开口520用于定义所述第一沟槽310的尺寸、位置和形貌。
所述间隔槽330沿所述第二方向的尺寸w1小于所述第二开口520沿所述第二方向的尺寸w3，在所述第一方向上，相邻所述第二开口520通过所述间隔槽330相连通，因此，以所述第二开口520为掩膜开口形成的第一沟槽310的尺寸w2与所述第二开口520沿所述第二方向的尺寸w3相同，则满足所述间隔槽330沿所述第二方向的尺寸w1小于所述第一沟槽310沿所述第二方向的尺寸w2，在所述第一方向上，相邻所述第一沟槽310通过所述间隔槽330相连通。
结合参考图16和图17，其中，图17是俯视图，图16是图17沿AA方向的剖视图，去除所述第二开口520露出的所述核心层300，形成所述第一沟槽310。
本实施例中，采用干法刻蚀工艺刻蚀所述核心层300，形成所述第一沟槽310。
所述干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，有利于减小对所述第一沟槽310底部所述基底10的损害，同时，所述干法刻蚀更具刻蚀方向性，有利于提高第一沟槽310的侧壁形貌质量和尺寸精度。
本实施例中，在形成所述第一沟槽310之后，去除所述第二掩膜层500。
去除所述第二掩膜层500，为后续制程做准备。
继续参考图17，形成所述第一沟槽310的步骤中，在所述第一方向上，相邻所述第一沟槽310通过所述间隔槽330相连通，且所述第一沟槽310与相连通的所述间隔槽330在头部位置处部分重合。
所述第一沟槽310与相连通的所述间隔槽330在头部位置处部分重合，有利于确保相邻所述第一沟槽310与相邻所述第一沟槽310之间的所述间隔槽330相连通。而且，在形成间隔槽330的过程中，能够适当增加间隔槽330沿第一方向(如图17中X方向所示)的长度，从而增大形成间隔槽330的工艺窗口。
如图17所示，图17中的虚线框表示间隔槽330的原始轮廓。
相应的，如图15所示，在所述核心层300上形成第二掩膜层500的步骤中，在第一方向上，第二开口520还露出相邻的部分间隔槽330。
结合参考图18至图21，形成覆盖所述第一沟槽310侧壁的侧墙350，所述侧墙350露出所述第一沟槽310的剩余空间，且所述侧墙350还填充于所述间隔槽330中，所述间隔槽330中的侧墙350作为间隔层340。
所述侧墙350用于后续实现第二沟槽与第一沟槽310的隔离，防止第二沟槽与第一沟槽310出现贯通的问题，且使得相邻第二沟槽与第一沟槽310的间距满足设计最小间隔(designed minimum space)，所述间隔层340用于实现在第一方向上的相邻第一沟槽310的隔离，以及在第二方向上的相邻第二沟槽的隔离。而且，后续将第二沟槽与第一沟槽310的图形传递至基底10中时，侧墙350作为刻蚀基底10的掩膜。此外，侧墙350用于调节第二沟槽与第一沟槽310在第二方向上的间距。
侧墙350选用与核心层300具有刻蚀选择性的材料，侧墙350的材料包括氧化钛、氮化钛、氧化硅、氮化硅、氮氧化硅和碳化硅中的一种或多种。本实施例中，侧墙层150的材料为氧化钛。
因此，本实施例中，所述间隔层340的材料包括氧化钛、氮化钛、氧化硅、氮化硅、氮氧化硅和碳化硅中的一种或多种。本实施例中，间隔层340的材料为氧化钛。
结合参考图18和图19，其中，图19是俯视图，图18是图19沿AA方向的剖视图，形成所述侧墙350的步骤包括：形成保形覆盖所述核心层300顶部、所述第一沟槽310底部和侧壁、以及所述间隔槽330底部和侧壁的侧墙材料层600，位于所述间隔槽330相对侧壁的所述侧墙材料层600相接触。
所述侧墙材料层600用于形成所述侧墙350和间隔层340，位于所述间隔槽330相对侧壁的所述侧墙材料层600相接触，使得所述侧墙材料层600填充于所述间隔槽330中。
本实施例中，采用原子层沉积工艺形成所述侧墙材料层600。
采用原子层沉积工艺形成的所述侧墙材料层600的厚度均匀性好，且具有良好的台阶覆盖(step coverage)能力，使得所述侧墙材料层600能够很好的保形覆盖所述核心层300顶部、所述第一沟槽310底部和侧壁、以及所述间隔槽330底部和侧壁。
本实施例中，所述侧墙材料层600的材料包括氧化钛、氮化钛、氧化硅、氮化硅、氮氧化硅和碳化硅中的一种或多种，用于直接形成所述侧墙350和间隔层340。
结合参考图20和图21，其中，图21是俯视图，图20是图21沿AA方向的剖视图，去除位于所述核心层300顶部和第一沟槽310底部的侧墙材料层600，保留位于所述第一沟槽310侧壁和间隔槽330中的侧墙材料层600作为侧墙350，且填充于所述间隔槽330中的所述侧墙350作为间隔层340。
去除位于所述核心层300顶部和第一沟槽310底部的侧墙材料层600，能够更好地暴露核心层300的顶面，从而后续降低去除核心层300的工艺难度，并为后续以所述侧墙350和间隔层340为刻蚀掩膜传递图形做准备。
本实施例中，采用干法刻蚀工艺去除位于所述核心层300顶部和第一沟槽310底部的侧墙材料层600。
所述干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，有利于减小对所述侧墙350和基底10的损害，同时，所述干法刻蚀更具刻蚀方向性，有利于提高所述侧墙350和间隔层340的侧壁形貌质量和尺寸精度。
结合参考图22和图23，其中，图23是俯视图，图22是图23沿AA方向的剖视图，形成所述间隔层340后，去除剩余的所述核心层300，形成第二沟槽320，在所述第二方向上，相邻所述第二沟槽320通过所述侧墙350或间隔层340相隔离。
第二沟槽320用于定义形成于基底10中的部分目标图形的形状、尺寸和位置。本实施例通过先在核心层300中形成第一沟槽310，再利用侧墙350和间隔层340形成第二沟槽320，提高了第一沟槽310和第二沟槽320的图形精度，从而提高目标图形的图形精度，相应提高图形传递的精度。
此外，本实施例分别形成第一沟槽310和第二沟槽320，有利于提高形成第一沟槽310和第二沟槽320的工艺窗口(例如：改善光学邻近效应或缓解光刻工艺解析度的限制)，使第一沟槽310和第二沟槽320的图形精度得到保障。
本实施例中，采用无掩膜刻蚀工艺，去除核心层300。核心层300与侧墙350、隔离层340在以及基底10之间的刻蚀选择比均较高，因此，在去除核心层300的过程中，对其他膜层的损伤较小，相应能够采用无掩膜刻蚀工艺去除核心层300，从而简化工艺步骤、降低成本，而且，通过选用无掩膜刻蚀工艺，还显著增大了形成第二沟槽320的工艺窗口。
本实施例中，采用湿法刻蚀工艺去除核心层300。湿法刻蚀工艺是通过化学反应的方式，去除核心层300，有利于减小对所述侧墙350和隔离层340的损伤，而且，有利于将核心层300去除干净。本实施例中，核心层300的材料为无定形硅，湿法刻蚀工艺所采用的刻蚀溶液为Cl2和HBr的混合溶液或TMAH溶液。
结合参考图24至图29，以所述侧墙350和间隔层340为掩膜，沿所述第一沟槽310和第二沟槽320刻蚀所述基底10，形成目标图形。
所述第一沟槽310和第二沟槽320的形貌质量、尺寸精度和位置精度较高，从而提高了目标图形的图形精度，相应提高了图形传递的精度。
结合参考图24和图25，其中，图25是俯视图，图24是图25沿AA方向的剖视图，以所述侧墙350和间隔层340为掩膜，沿所述第一沟槽310和第二沟槽320刻蚀所述基底10的步骤包括：沿所述第一沟槽310和第二沟槽320刻蚀所述硬掩膜材料层200，在所述硬掩膜材料层200中形成掩膜开口(未标示)，所述掩膜开口作为目标图形，剩余所述硬掩膜材料层200作为硬掩模层230，其中，以沿所述第一沟槽310刻蚀形成的掩膜开口为第一目标图形210，以沿所述第二沟槽320刻蚀形成的掩膜开口为第二目标图形220。
所述硬掩膜层230用于作为图形化介电层110的掩膜。第一沟槽310和第二沟槽320的图形传递至硬掩膜层230中，所述掩膜开口的图形精度相应较高。
结合参考图26和图27，其中，图27是俯视图，图26是图27沿AA方向的剖视图，形成所述目标图形后，所述形成方法还包括：以所述硬掩膜层230为掩膜，沿所述掩膜开口刻蚀所述介电层110，形成互连槽(未标示)，所述第一目标图形210对应的互连槽为第一互连槽120，所述第二目标图形220对应的互连槽为第二互连槽130。
第一互连槽120和第二互连槽130用于为金属互连线的形成提供空间位置。掩膜开口的图形精度较高，从而提高了互连槽的图形精度，使得金属互连线的形貌和布局满足设计需求，相应提高了金属互连线的性能。需要说明的是，随着电路集成度的增加，后段金属布线的设计复杂度越来越高，相邻金属互连线的间距也越来越小，通过前述形成所述第一沟槽310和第二沟槽320的方式，显著提高了金属互连线的位置精度、形貌质量和尺寸精度，从而提高半导体结构的性能和可靠性。
本实施例中，形成所述互连槽之后，去除所述掩膜层230，为后续形成金属互连线做准备。
结合参考图28和图29，其中，图29是俯视图，图28是图29沿AA方向的剖视图，在所述第一互连槽120中形成第一金属互连线140，在所述第二互连槽130中形成第二金属互连线150。
所述第一金属互连线140用于与其下方的前层互连结构电连接，从而实现对应的前层互连结构与其他电路的电连接。
本实施例中，所述第一金属互连线140的材料包括铜、铝和铜合金中的一种或多种，用于实现较好的导电性。
所述第二金属互连线150用于与其下方的前层互连结构电连接，从而实现对应的前层互连结构与其他电路的电连接。
本实施例中，所述第二金属互连线的材料包括铜、铝和铜合金中的一种或多种，用于实现较好的导电性。
图30至图33是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本发明实施例与前述实施例的相同之处在此不再赘述，本发明实施例与前述实施例的不同之处在于：所述第一沟槽312和所述间隔槽332沿所述第二方向(如图33中Y方向所示)平行排列。
结合参考图32至图33，其中，图33是俯视图，图32是图33沿AA方向的剖视图，所述第一沟槽312和所述间隔槽332沿所述第二方向平行排列。
当所述第一沟槽312和所述间隔槽332沿所述第二方向平行排列时，在所述第二方向上，相邻所述第二沟槽(位于如图33中核心层302位置处)通过所述侧墙或间隔层相隔离，与直接使用掩膜层使得相邻第二沟槽的相互隔离的方案相比，随着集成电路特征尺寸的持续减小，减小了因掩膜层在形成相邻第二沟槽时产生的邻近效应，而导致相邻所述第二沟槽相互合并的概率，在保障相邻所述第二沟槽相互隔离的同时，使得所述第二沟槽尽可能地靠近，形成尺寸更小、部件更紧密的半导体结构，完善了所述半导体结构的形成方法，综上，本发明实施例通过形成间隔槽332，有利于提高图形传递的精度。
本实施例中，后续形成于所述第一沟槽312和第二沟槽中的金属互连线，用于实现形成于基底中的SRAM器件与外部电路的电连接。
具体地，结合参考图30和图31，其中，图31是俯视图，图30是图31沿AA方向的剖视图，在所述核心层302上形成第二掩膜层502的步骤中，所述第二掩膜层502中的第二开口522和所述间隔槽332沿所述第二方向平行排列，从而形成与所述间隔槽332沿所述第二方向平行排列的所述第一沟槽312。
对本实施例所述形成方法的具体描述，可结合参考前述实施例中的相应描述，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：
基底；
多个第一目标结构，位于所述基底中，所述第一目标结构沿第一方向延伸并沿第二方向平行排列，所述第二方向平行于所述基底表面且垂直于所述第一方向；
多个第二目标结构，位于所述基底中，所述第二目标结构沿所述第一方向延伸并沿第二方向平行排列，在所述第二方向上，所述第二目标结构位于相邻所述第一目标结构之间且与所述第一目标结构相隔离；
其中，所述第二目标结构与相邻第一目标结构之间具有第一间距，沿所述第一方向上的相邻所述第一目标结构之间的区域中，相邻所述第二目标结构具有第二间距，所述第二间距小于或等于两倍的所述第一间距；或者，所述第二目标结构与相邻第一目标结构之间具有第一间距，所述第一目标结构一侧的相邻所述第二目标结构之间具有第二间距，所述第二间距小于或等于两倍的所述第一间距。
2.如权利要求1所述的半导体结构，其特征在于，所述基底包括介电层；
所述第一目标结构位于所述介电层中，所述第一目标结构为第一金属互连线；
所述第二目标结构位于所述介电层中，所述第二目标结构为第二金属互连线。
3.如权利要求2所述的半导体结构，其特征在于，所述介电层的材料包括SiOC、SiOCH、SiC、SiCN、SiO2、SiN和SiON中的一种或多种。
4.如权利要求2所述的半导体结构，其特征在于，所述第一金属互连线的材料包括铜、铝和铜合金中的一种或多种，所述第二金属互连线的材料包括铜、铝和铜合金中的一种或多种。
5.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有核心层；
在所述核心层中形成沿第一方向延伸的间隔槽、以及沿所述第一方向延伸的多个平行排列的第一沟槽，所述间隔槽和第一沟槽用于形成侧墙，所述间隔槽沿第二方向的尺寸小于或等于两倍所述侧墙宽度，且所述第一沟槽沿所述第二方向的尺寸大于两倍所述侧墙宽度，在所述第一方向上，相邻所述第一沟槽通过所述间隔槽相连通，或者，所述第一沟槽和所述间隔槽沿所述第二方向平行排列，其中，所述第二方向平行于所述基底表面而且垂直于所述第一方向；
形成覆盖所述第一沟槽侧壁的侧墙，所述侧墙露出所述第一沟槽的剩余空间，且所述侧墙还填充于所述间隔槽中，所述间隔槽中的侧墙作为间隔层；
形成所述间隔层后，去除剩余的所述核心层，形成第二沟槽，在所述第二方向上，相邻所述第二沟槽通过所述侧墙或间隔层相隔离；
以所述侧墙和间隔层为掩膜，沿所述第一沟槽和第二沟槽刻蚀所述基底，形成目标图形。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，在形成所述间隔槽之后，形成所述第一沟槽。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述侧墙的步骤包括：形成保形覆盖所述核心层顶部、所述第一沟槽底部和侧壁、以及所述间隔槽底部和侧壁的侧墙材料层，位于所述间隔槽相对侧壁的所述侧墙材料层相接触；
去除位于所述核心层顶部和第一沟槽底部的侧墙材料层，保留位于所述第一沟槽侧壁和间隔槽中的侧墙材料层作为侧墙，且填充于所述间隔槽中的所述侧墙作为间隔层。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述第一沟槽的步骤中，在所述第一方向上，相邻所述第一沟槽通过所述间隔槽相连通，且所述第一沟槽与相连通的所述间隔槽在头部位置处部分重合。
9.如权利要求5所述的半导体结构的形成方法，其特征在于，在所述核心层中形成间隔槽的步骤包括：在所述核心层上形成第一掩膜层，所述第一掩膜层中形成有第一开口，所述第一开口的延伸方向为第一方向；
去除所述第一开口露出的所述核心层，形成所述间隔槽；
在形成所述间隔槽后，去除所述第一掩膜层。
10.如权利要求5所述的半导体结构的形成方法，其特征在于，在所述核心层中形成第一沟槽的步骤包括：在所述核心层上形成第二掩膜层，所述第二掩膜层中形成有沿所述第一方向延伸的多个平行排列的第二开口，所述间隔槽沿所述第二方向的尺寸小于所述第二开口沿所述第二方向的尺寸，在所述第一方向上，相邻所述第二开口通过所述间隔槽相连通，或者，所述第二开口和所述间隔槽沿所述第二方向平行排列；
去除所述第二开口露出的所述核心层，形成所述第一沟槽；
在形成所述第一沟槽之后，去除所述第二掩膜层。
11.如权利要求5所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述核心层，形成所述间隔槽。
12.如权利要求5所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述核心层，形成所述第一沟槽。
13.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述第二沟槽的步骤中，采用湿法刻蚀工艺去除所述核心层。
14.如权利要求7所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述侧墙材料层。
15.如权利要求5所述的半导体结构的形成方法，其特征在于，所述核心层的材料包括无定形硅、多晶硅、单晶硅、氧化硅、先进图膜材料、旋涂碳和碳化硅中的一种或多种。
16.如权利要求5所述的半导体结构的形成方法，其特征在于，所述侧墙的材料包括氧化钛、氮化钛、氧化硅、氮化硅、氮氧化硅和碳化硅中的一种或多种。
17.如权利要求5所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底包括：介电层、以及位于所述介电层上的硬掩膜材料层；
以所述侧墙和间隔层为掩膜，沿所述第一沟槽和第二沟槽刻蚀所述基底的步骤包括：沿所述第一沟槽和第二沟槽刻蚀所述硬掩膜材料层，在所述硬掩膜材料层中形成掩膜开口，所述掩膜开口作为目标图形，剩余所述硬掩膜材料层作为硬掩模层，其中，以沿所述第一沟槽刻蚀形成的掩膜开口为第一目标图形，以沿所述第二沟槽刻蚀形成的掩膜开口为第二目标图形；
形成所述目标图形后，所述形成方法还包括：以所述硬掩膜层为掩膜，沿所述掩膜开口刻蚀所述介电层，形成互连槽，所述第一目标图形对应的互连槽为第一互连槽，所述第二目标图形对应的互连槽为第二互连槽；在所述第一互连槽中形成第一金属互连线，在所述第二互连槽中形成第二金属互连线。
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