KR100800920B1 - 반도체 소자의 인덕터 제조 방법 - Google Patents

반도체 소자의 인덕터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 인덕터 제조 방법에 관한 것으로, 반도체 기판의 하부 구조물에 인덕터의 하부 배선을 형성하고, 하부 배선이 있는 제 1 층간 절연막 상부면에 제 1 식각 정지막, 제 2 층간 절연막, 제 2 식각 정지막을 순차적으로 형성하며, 제 2 식각 정지막 및 제 2 층간 절연막을 건식 식각하여 비아를 형성한 후 비아 및 제 2 식각 정지막 상부면에 대해 목표 절연막의 두께보다 적은 두께로 제 3 층간 절연막을 형성하고, 제 3 층간 절연막을 건식 식각하여 인덕터의 상부 배선 영역을 정의하는 트렌치를 형성하며, 트렌치 및 비아 영역에 구리를 갭필한 후 평탄화 공정을 진행하여 하부 배선에 수직으로 연결되는 비아 및 상부 배선을 형성하고, 상부 배선 및 제 3 층간 절연막 상부면에 대해 제 3 식각 정지막을 증착하며, 제 3 층간 절연막 증착 공정, 식각 공정, 트렌치 형성 공정, 평탄화 공정, 식각 정지막 증착 공정을 적어도 2회 이상 반복 수행하여 목표 절연막이 형성된 인덕터를 제조하는 것을 특징으로 한다. 본 발명에 의하면, 최종 목표 절연막을 한 번에 증착 및 식각하지 않고, 목표 절연막의 30% 두께를 갖는 절연막을 증착 및 식각하는 공정을 적어도 3회 이상 반복 수행하여 최종적으로 30000Å 두께의 목표 절연막을 형성함으로써, 비아 및 트렌치 측벽에 형성되는 식각 잔여물의 생성을 크게 줄일 수 있는 이점이 있다.
인덕터, 트렌치, 비아, 식각 잔여물

Description

반도체 소자의 인덕터 제조 방법{METHOD FOR MANUFACTURING INDUCTOR OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 인덕터 제조 공정을 순차적으로 나타낸 공정 순서도,
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 인덕터 제조 공정을 순차적으로 나타낸 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판의 하부 구조물 102 : 제 1 층간 절연막
104 : 하부 배선 106 : 제 1 식각 정지막
108 : 제 2층간 절연막 110 : 제 2 식각 정지막
112 : 비아 114 : 제 3 층간 절연막
116 : 트렌치 120 : 제 3 식각 정지막
122 : 제 4 층간 절연막 124 : 제 4 식각 정지막
126 : 제 5 층간 절연막
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 인덕터(inductor)의 배선 제조 공정시 폴리머 생성을 크게 줄이는데 적합한 반도체 소자의 인덕터 제조 방법에 관한 것이다.
반도체 소자의 축소와 관련하여 배선에서도 단면적의 감소로 인해 전류 밀도가 상승하게 되어 EM(electromigration)에 의한 금속 배선의 신뢰성에 심각한 문제를 유발한다. 따라서 일반적인 금속 배선의 물질로 알루미늄(Al)보다 비저항이 낮으면서 동시에 신뢰성(reliability)이 우수한 구리(Cu)를 금속 배선의 재료로 사용하고 있다.
하지만 구리는 휘발성이 강한 화합물의 형성이 어려워 미세 패턴을 형성하기 위한 건식 식각 공정에 어려움이 있다. 이러한 구리 배선의 패터닝 문제를 해결하기 위해 다마신(Damascene) 공정이 도입되었다. 다마신 공정은 먼저 층간 절연막을 증착하고 포토리소그래피 공정을 통해 층간 절연막을 패터닝하여 배선 영역인 트렌치를 형성하고 트렌치에 구리를 갭필(gap-fill)하고 이를 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 평탄화하여 구리 배선을 형성하는 것이다. 더욱이, 듀얼 다마신 공정은 한번의 화학적기계적연마(CMP) 공정으로 비아(via)와 구리 배선을 동시에 이룰 수 있는 장점이 있다.
한편, 반도체 소자에서 수동 소자로 널리 사용되는 인덕터 또한 다마신 공정 또는 듀얼 다마신 공정을 이용한 구리 배선으로 제조하고 있다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 인덕터 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이하 이들 도면을 참조하여 종래 기술에 의한 반도체 소자의 인덕터 제조 공정의 일 예에 대해 설명한다.
도 1a에 도시된 바와 같이, MOS 트랜지스터 등이 형성된 반도체 기판의 하부 구조물(10)에 화학적기상증착(CVD : Chemical Vapor Deposition) 공정으로 제 1 층간 절연막(12)으로서 BPSG를 증착하고 이를 건식 또는 습식 식각하여 인덕터의 하부 배선 영역을 정의하는 트렌치를 형성한다. 전기 도금 또는 물리적기상증착(PVD : Physical Vapor Deposition) 공정 등으로 트렌치에 구리를 갭필하고 이를 화학적기계적연마(CMP) 공정으로 평탄화하여 하부 배선(14)을 형성한다.
그리고 하부 배선(14) 및 제 1 층간 절연막(12) 상부면에 화학적기상증착(CVD) 공정으로 제 1 식각 정지막(16)으로서 실리콘질화막(Si3N4)을 약 1000Å 정도 증착하고, 그 위에 화학적기상증착(CVD) 공정으로 제 2층간 절연막(18)으로서 실리콘산화막(SiO2)을 약 7000Å정도 증착한다.
그 다음 제 2 층간 절연막(18) 상부에 사진 공정을 진행하여 인덕터의 상부 및 하부 배선을 수직 연결하기 위한 비아 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성한다. 계속해서 도 1b에 도시된 바와 같이, 제 2 층간 절연막(18)의 일정 두께를 건식 또는 습식 식각하여 비아 영역을 정의하는 홈(20)을 형성한 후에, 에슁 공정으로 포토레지스트 패턴을 제거한다.
이어서 도 1c에 도시된 바와 같이, 제 2 층간 절연막(18) 전면에 제 2식각 정지막(22)으로서 실리콘질화막(Si3N4)을 약 2000Å 정도 증착한다. 그리고 제 2 식각 정지막(22) 상부면에 화학적기상증착(CVD) 공정으로 제 3 층간 절연막(24)으 로서 실리콘산화막(SiO2)을 약 30000Å정도 증착한다.
그리고 제 3 층간 절연막(24) 상부에 사진 공정을 진행하여 인덕터의 상부 배선을 수직 연결하기 위한 트렌치 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성한다.
이어서 도 1d에 도시된 바와 같이, 건식 식각 공정(예를 들어, 반응성 이온 식각(RIE : Reactive Ion Etch) 공정)을 진행하여 제 3 층간 절연막(24) 및 제 2 식각 정지막(22) 일부에 인덕터의 상부 배선 영역을 정의하는 트렌치(26)를 형성하면서 제 2 식각 정지막(22) 나머지와 제 2 층간 절연막(18)의 홈에 따라 제 1 식각 정지막(16)까지 식각하여 하부 배선(14) 표면이 드러나는 비아(28)를 형성한 후에, 에슁 공정으로 포토레지스트 패턴을 제거한다.
그리고 나서 도면에 미도시되어 있지만, 전기 도금 또는 물리적기상증착(PVD) 공정으로 트렌치(26) 및 비아(28)에 구리를 갭필하고 이를 화학적기계적연마(CMP) 공정으로 구리 표면을 평탄화하여 하부 배선(14)에 수직으로 연결되는 비아 및 상부 배선(미도시됨)을 형성함으로써 반도체 소자의 인덕터를 제조한다.
하지만, 종래 기술에 의한 반도체 소자의 인덕터 제조 방법으로는 제 3 층간 절연막(24)부터 제 1 식각 정지막(16)까지 한 번에 식각하기 때문에(30000Å의 두꺼운 절연막을 한 번에 식각하여야 하기 때문에), 그 식각량이 많아서 트렌치 및 비아 측벽에 식각 잔여물(예를 들어 폴리머)(30)이 두껍게 존재하게 된다. 이러한 식각 잔여물(30)은 에슁 또는 습식 식각으로도 완전히 제거되지 않으며, 식각 잔여 물(30)이 잔존할 경우 추가적인 공정을 재 진행하거나 기존 프로세스와는 다른 화학액을 사용하여 식각 잔여물(30)을 제거해야 하는 번거로움이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 트렌치 및 비아 식각 공정시 식각 잔여물의 생성을 최소화하여 별도의 프로세스 없이 공정 수율을 높일 수 있는 반도체 소자의 인덕터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 반도체 소자의 인덕터를 제조하는 방법으로서, 반도체 기판의 하부 구조물에 상기 인덕터의 하부 배선을 형성하는 제 1 단계와, 상기 하부 배선이 있는 제 1 층간 절연막 상부면에 제 1 식각 정지막, 제 2 층간 절연막, 제 2 식각 정지막을 순차적으로 형성하는 제 2 단계와, 상기 제 2 식각 정지막 및 제 2 층간 절연막을 건식 식각하여 비아를 형성하고, 상기 비아 및 제 2 식각 정지막 상부면에 대해 목표 절연막의 두께보다 적은 두께로 제 3 층간 절연막을 형성하는 제 3 단계와, 상기 제 3 층간 절연막을 건식 식각하여 상기 인덕터의 상부 배선 영역을 정의하는 트렌치를 형성하는 제 4 단계와, 상기 트렌치 및 비아 영역에 구리를 갭필한 후 평탄화 공정을 진행하여 상기 하부 배선에 수직으로 연결되는 비아 및 상부 배선을 형성하는 제 5 단계와, 상기 상부 배선 및 제 3 층간 절연막 상부면에 대해 제 3 식각 정지막을 증착하는 제 6 단계와, 상기 제 3 단계 내지 제 6 단계를 적어도 2회 이상 반복 수행하여 상기 목표 절연막이 형성된 인덕터를 제조하는 제 7 단계를 포함하는 반도체 소자의 인덕터 제조 방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2k는 본 발명의 바람직한 실시예에 따른 반도체 소자의 인덕터 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 인덕터 제조 공정은 다음과 같이 진행된다.
먼저, 도 2a에 도시된 바와 같이, MOS 트랜지스터 등이 형성된 반도체 기판의 하부 구조물(100)에 화학적기상증착(CVD) 공정으로 제 1 층간 절연막(102)으로서 BPSG를 증착하고 이를 건식 또는 습식 식각하여 인덕터의 하부 배선 영역을 정의하는 트렌치를 형성한다. 전기 도금 또는 물리적기상증착(PVD) 공정 등으로 트렌치에 구리를 갭필하고 이를 화학적기계적연마(CMP) 공정으로 평탄화하여 하부 배선(104)을 형성한다.
그리고 하부 배선(104) 및 제 1 층간 절연막(102) 상부면에 화학적기상증착(CVD) 공정으로 제 1 식각 정지막(106)으로서 실리콘질화막(Si3N4)을 약 1000Å 정도 증착하고, 그 위에 화학적기상증착(CVD) 공정으로 제 2 층간 절연막(108)으로서 실리콘산화막(SiO2)을 약 7000Å정도 증착한 후 제 2 식각 정지막(110)으로서 실리콘질화막을 약 2000Å 정도 증착한다.
그 다음 제 2 층간 절연막(108)과 제 2 식각 정지막(110) 상부에 사진 공정 을 진행하여 인덕터의 상부 및 하부 배선을 수직 연결하기 위한 비아 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성한다.
계속해서 도 2b에 도시된 바와 같이, 제 2 식각 정지막(110) 및 제 2 층간 절연막(108)을 건식 식각(예를 들어, 반응성 이온 식각(RIE)) 공정으로 제 1 식각 정지막(106)까지 식각하여 비아(112)를 형성한 후에, 에슁 공정으로 포토레지스트 패턴을 제거한다. 도면 부호 (110') 및 (108')은 이와 같은 건식 식각 이후의 제 2 식각 정지막 및 제 2 층간 절연막을 나타낸 것이다.
이어서 도 2c에 도시된 바와 같이, 제 2 층간 절연막(108') 및 제 2 식각 정지막(110')의 비아(112)와 제 2 식각 정지막(110') 상부면에 대해 화학적기상증착(CVD) 공정으로 제 3 층간 절연막(114)으로서 실리콘산화막(SiO2)을 약 9000Å정도 증착한다.
그리고 제 3 층간 절연막(114) 상부에 사진 공정을 진행하여 인덕터의 상부 배선을 수직 연결하기 위한 트렌치 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성한다.
이어서 도 2d에 도시된 바와 같이, 건식 식각(예를 들어, 반응성 이온 식각(RIE)) 공정을 진행하여 제 3 층간 절연막(114)을 식각하여 상기 비아(112)를 노출시키고 인덕터의 상부 배선 영역을 정의하는 제 1 트렌치(116)를 형성한다. 도면 부호 (114')는 이와 같은 식각 공정 이후의 제 3 층간 절연막을 나타낸 것이다.
그리고 나서 도 2e에 도시한 바와 같이, 전기 도금 또는 물리적기상증착(PVD) 공정으로 제 1 트렌치(116) 및 비아(112)에 구리(118)를 갭필하고 이를 화학적기계적연마(CMP) 공정으로 구리 표면을 평탄화하여 하부 배선(104)에 수직으로 연결되는 비아 및 상부 배선을 형성한 후 화학적기상증착(CVD) 공정으로 제 3 식각 정지막(120)으로서 실리콘질화막을 약 1000Å 정도 증착한다.
이어서 도 2f에 도시된 바와 같이, 제 3 식각 정지막(120) 상부면에 대해 화학적기상증착(CVD) 공정으로 제 4 층간 절연막(122)으로서 실리콘산화막(SiO2)을 약 9000Å정도 증착한다.
그리고 제 4 층간 절연막(122) 상부에 사진 공정을 진행하여 인덕터의 상부 배선을 수직 연결하기 위한 트렌치 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성한다.
이어서 도 2g에 도시된 바와 같이, 건식 식각(예를 들어, 반응성 이온 식각(RIE)) 공정을 진행하여 제 4 층간 절연막(122)을 식각 처리함으로써 인덕터의 상부 배선 영역을 정의하는 제 2 트렌치(116')를 형성한다. 도면 부호 (122')는 이와 같은 식각 공정 이후의 제 4 층간 절연막을 나타낸 것이다.
그리고 나서 도 2h에 도시한 바와 같이, 전기 도금 또는 물리적기상증착(PVD) 공정으로 트렌치(116) 및 비아(112)에 구리를 2차 갭필(118')하고 이를 화학적기계적연마(CMP) 공정으로 구리 표면을 평탄화하여 하부 배선(104)에 수직으로 연결되는 비아 및 상부 배선을 형성한다.
이어서 도 2i에서는, 상기 패턴 상부에 대해 화학적기상증착(CVD) 공정으로 제 4 식각 정지막(124)으로서 실리콘질화막을 약 1000Å 정도 증착하고, 상기 제 4 식각 정지막(124) 상부면에 대해 화학적기상증착(CVD) 공정으로 제 5 층간 절연막(126)으로서 실리콘산화막(SiO2)을 약 9000Å정도 증착한다.
그리고 제 5 층간 절연막(126) 상부에 사진 공정을 진행하여 인덕터의 상부 배선을 수직 연결하기 위한 트렌치 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성한다.
이어서 도 2j에 도시된 바와 같이, 건식 식각(예를 들어, 반응성 이온 식각(RIE)) 공정을 진행하여 제 5 층간 절연막(126)을 식각 처리함으로써 인덕터의 상부 배선 영역을 정의하는 제 3 트렌치(116'')를 형성한다. 도면 부호 (126')는 이와 같은 식각 공정 이후의 제 5 층간 절연막을 나타낸 것이다.
그리고 나서 도 2k에 도시한 바와 같이, 전기 도금 또는 물리적기상증착(PVD) 공정으로 트렌치(116) 및 비아(112)에 구리를 3차 갭필(118'')하고 이를 화학적기계적연마(CMP) 공정으로 구리 표면을 평탄화하여 하부 배선(104)에 수직으로 연결되는 비아 및 상부 배선을 형성함으로써 목표 두께, 예를 들어 적어도 30000Å 두께의 절연막을 갖는 반도체 소자의 인덕터를 제조한다.
이러한 본 발명에 따른 반도체 소자의 인덕터 제조 방법은, 30000Å 이상의 두께를 갖는 절연막을 한 번에 증착 및 식각하지 않고, 대략 10000Å의 두께를 갖는 절연막을 증착 및 식각하는 공정을 적어도 3회 이상 반복 수행하여 최종적으로 30000Å 두께의 절연막을 갖는 반도체 소자의 인덕터를 제조하도록 구현한 것이다.
그러므로, 본 발명은 종래 절연막 두께의 대략 30%의 두께로 절연막을 증착하되, 식각, 트렌치 형성, 평탄화 공정 등을 적어도 3회 이상 반복 수행함으로써, 비아 및 트렌치 측벽에 형성되는 식각 잔여물의 생성을 크게 줄일 수 있다.
본 발명에 대한 앞의 설명에서는 하나의 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
이상 설명한 바와 같이, 본 발명은 최종 목표 절연막을 한 번에 증착 및 식각하지 않고, 목표 절연막의 30% 두께를 갖는 절연막을 증착 및 식각하는 공정을 적어도 3회 이상 반복 수행하여 최종적으로 30000Å 두께의 목표 절연막을 갖는 반도체 소자의 인덕터를 제조하도록 구현하였다.
그러므로 본 발명은, 인덕터 제조 공정시 절연막 증착, 식각, 트렌치 형성, 평탄화 공정 등을 3회로 분리하여 반복 수행함으로써, 비아 및 트렌치 측벽에 형성되는 식각 잔여물의 생성을 크게 줄일 수 있는 이점이 있다.

Claims (5)

  1. 반도체 소자의 인덕터를 제조하는 방법으로서,
    반도체 기판의 하부 구조물에 제 1 층간 절연막을 증착하고 상기 인덕터의 하부 배선을 형성하는 제 1 단계와,
    상기 제 1 층간 절연막의 상부면에 제 1 식각 정지막, 제 2 층간 절연막, 제 2 식각 정지막을 순차적으로 형성하는 제 2 단계와,
    상기 제 2 식각 정지막 및 제 2 층간 절연막을 건식 식각하여 비아를 형성하고, 상기 비아 및 제 2 식각 정지막 상부면에 대해 목표 절연막의 두께보다 적은 두께로 제 3 층간 절연막을 형성하는 제 3 단계와,
    상기 제 3 층간 절연막을 건식 식각하여 상기 비아를 노출시키고 상기 인덕터의 상부 배선 영역을 정의하는 트렌치를 형성하는 제 4 단계와,
    상기 트렌치 및 비아 영역에 구리를 갭필한 후 평탄화 공정을 진행하여 상기 하부 배선에 수직으로 연결되는 비아 및 상부 배선을 형성하는 제 5 단계와,
    상기 상부 배선 및 제 3 층간 절연막 상부면에 대해 제 3 식각 정지막을 증착하는 제 6 단계와,
    상기 제 3 단계 내지 제 6 단계를 적어도 2회 이상 반복 수행하여 상기 목표 절연막이 형성된 인덕터를 제조하는 제 7 단계
    를 포함하는 반도체 소자의 인덕터 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 3 층간 절연막의 두께는 상기 목표 절연막의 두께의 적어도 30% 이상인 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 3 층간 절연막의 두께는 10000Å인 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
  4. 제 2 항에 있어서,
    상기 목표 절연막의 두께는 30000Å인 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
  5. 제 1 항에 있어서,
    상기 비아 및 트렌치의 건식 식각은 반응성 이온 식각 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
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