KR20060015515A - 멀티레벨 상호접속 구조를 제조하기 위한 방법 - Google Patents

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데이비드 바클라브 호락
찰스 윌리엄 코부거
피터 미첼
래리 앨런 네스비트
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

추가 프로세스 단계를 도입하지 않고 다마신 프로세스에 적합한 구성 로우-k 유전체 재료로서 에어를 이용하여 멀티레벨 상호접속 구조에서 레벨간 유전체층을 형성하기 위한 방법이 제공된다. 다마신 프로세스에 특유한 도전성 피쳐들은 상호접속 구조의 각 레벨에 대한 희생 맨드릴 재료(22, 30)에서의 표준 리소그라피 및 에칭 프로세스에 의해 형성된다. 각 레벨에서의 도전성 피쳐들(28', 32', 34')은 매드릴 재료로 둘러싸인다. 상호접속 구조의 모든 레벨이 형성된 후, 매드릴 재료에 대한 통로(62)가 제공된다. 맨드릴 재료를 선택적으로 에칭하여 제거하는 등방성 에천트가 통로를 통해 도입된다. 상호접속 구조의 레벨들에서의 맨드릴 구조에 의해 이전에 점유된 공간들은 로우-k 유전체 재료로서 작용하는 에어로 채워진다.
집적 회로, 멀티레벨 상호접속 구조, 맨드릴 재료, 도전성 피쳐

Description

멀티레벨 상호접속 구조를 제조하기 위한 방법{METHOD FOR MANUFACTURING A MULTI-LEVEL INTERCONNECT STRUCTURE}
본 발명은 집적 회로 칩의 제조에 관한 것으로서, 보다 상세하게는 집적 회로 칩의 멀티레벨 상호접속 구조를 제조하기 위한 프로세스에 관한 것이다.
집적 회로(IC) 칩의 제조에 있어서 능동 소자 치수의 축소는 회로 성능을 향상시켰고 반도체 기판상에 집적되는 능동 소자들의 복잡성 및 능력을 증가시켰다. 능동 소자 밀도 증가의 최대 이익은 능동 소자들이 효과적으로 상호접속되는 경우에만 실현될 수 있다. 능동소자 밀도가 증가하고 피쳐 사이즈(feature size)가 줄어듦에 따라, IC 칩의 회로 성능 및 기능적 능력은 결국 상호접속 구조의 신호 전송 유효성 및 효율에 의해 제한된다.
능동 소자들 사이의 금속 배선을 보다 효과적으로 라우팅함으로써 능동소자 밀도의 증가에 부합하는 멀티레벨 상호접속 구조가 개발되어 왔다. 소정의 IC 설계에 있어서, 능동 소자 밀도를 수용하기 위해서는 5개 이상의 개별 금속 배선 레벨이 요구될 수 있다. 멀티레벨 상호접속 구조는 금속 배선들을 다수의 층에 배열하는데, 여기서 각 개별 레벨의 금속 배선은 레벨간 유전체 내에 형성된다. 레벨간 유전체는 상호접속 구조의 각 레벨에서 금속 배선들을 서로 절연시키며, 인접 레벨들에서 금속 배선들을 절연시킨다.
멀티레벨 상호접속 구조를 제조하기 위한 라인의 백 엔드(back-end-of-line: BEOL)에서는 일상적으로 다마신 프로세스(damascene process)가 이용된다. 다마신 프로세스에서, 레벨간 유전체의 층에 트렌치(trench) 및 비아(via)가 에칭되고 구리(Cu) 또는 구리계 합금과 같은 금속으로 채워져 금속 배선이 형성되고 상이한 레벨들의 금속 배선들 사이에 수직 도전성 경로가 형성된다. 구리는 우수한 전자기 저항과, 멀티레벨 상호접속 구조의 제조에서 고려되는 알루미늄과 같은 다른 후보 금속보다 낮은 비저항을 갖고 있다. 통상적인 제거 에칭 접근법은 구리 금속 배선을 형성하는 데 이용될 수 없는데, 이는 구리를 에칭하는 것이 어렵기 때문이다. 따라서, 구리 금속 배선을 제조하는 데 있어서는 다마신 프로세스가 특히 중요하다.
이중 다마신 프로세스(dual-damascene process)에서, 레벨간 유전체층은 트렌치 및 비아를 동시에 채우는 금속의 블랭킷(blanket)에 의해 균일하게 피복된다. 과잉 금속(excess overburden metal)은 화학 기계 연마(CMP)와 같은 프로세스에 의해 층간 유전체로부터 제거된다. 트렌치 내에 남은 금속은 기판에 대해 거의 수평으로 연장하여 금속 배선을 정의하고, 비아 내에 남은 금속은 인접 레벨들의 금속 배선들 사이의 접점을 제공한다. 단일 다마신 프로세스는 상이한 레벨간 유전체층들에 트렌치 및 비아를 형성하고, 각각을 상이한 블랭킷 피착 금속으로 채운다.
능동소자 밀도가 증가하고 피쳐 사이즈가 줄어듦에 따라, 개별 층들에서의 인접 온-피치(on-pitch) 금속 배선들 사이 및 멀티레벨 상호접속 구조의 인접 층들 에서의 금속 배선들 사이의 배선 간격이 줄어든다. 배선 간격의 축소는 배선간 용량을 증가시켜, 금속 배선에 의해 전달되는 신호의 속도를 저하시키며 전송 지연을 유발한다.
배선간 용량은 레벨간 유전체의 유전상수를 줄임으로써 줄일 수 있다. 이 때문에, 멀티레벨 상호접속 구조의 하나의 트렌드는 실리콘 산화물 또는 불화 실리콘 유리의 유전상수보다 낮은 상대 유전율 또는 유전상수의 특성을 갖는 유전체 재료로 레벨간 유전체를 형성하는 것이다. 일반적으로, 이러한 로우-k 유전체(low-k dielectric)는 실리콘 산화물의 유전상수를 나타내는 약 4보다 작은 유전 상수의 특성을 갖는다. 후보 로우-k 재료들은 다우 케미컬사(미시건주 미드랜드)로부터 구입할 수 있는 SILK와 같은 스핀-온 로우-k 필름 및 유기 규산염과 같은 화학 기상 증착 로우-k 필름을 포함한다. 로우-k 유전체에 의해 제공되는 배선간 용량의 감소는 인접 금속 배선들이 서로 더 가깝게 배치되는 것을 허용하고, 멀티레벨 상호접속 구조에서 레벨들의 수를 감소시킨다. 로우-k 유전체의 효과는 주어진 배선 밀도에서 IC 칩의 성능을 향상시키는 것이다.
다마신 프로세스는 레벨간 유전체층을 형성하는 재료의 특성에 대해, 따라서 레벨간 유전체로서 사용하기로 계획된 후보 로우-k 유전체에 대해 엄격한 요건들을 부여한다. 일군의 요건들은 멀티레벨 상호접속 구조의 제조를 위한 다마신 프로세스로의 로우-k 유전체의 통합을 제한하여 왔다. 구체적으로, 로우-k 유전체는 다마신 프로세스에 특유한 세정, 에칭, CMP 및 열처리에 적합해야 한다. 로우-k 유전체는 모든 프로세스 단계를 견딜 수 있는 충분한 기계적 강도 및 화학적 안정성 을 가져야 한다.
다마신 프로세스에서, 통상의 로우-k 유전체로 형성된 레벨간 유전체층은 포토레지스트 스트리핑 프로세스(photoresist stripping process)로부터의 보호로서 에칭 정지층에 의해 피복된다. 또한, 에칭 정지층은 비아 및 트렌치를 채우는 블랭킷 피착 후에 레벨간 유전체 상의 과잉 금속을 제거하는 CMP 프로세스를 위한 하드 마스크로서 기능한다. 통상의 로우-k 유전체는 연질이며, 에칭 정지층이 없는 경우 CMP 프로세스에 의해 연마될 때 언더컷이 발생하기 쉽다. 대다수의 로우-k 유전체가 친수성이므로, 에칭 정지층은 또한 CMP 프로세스 동안에 도입되는 수분으로부터 레벨간 유전체를 보호하며, 적극적 포스트 CMP 세정에 의한 공격으로부터 레벨간 유전체를 보호한다.
에칭 정지층이 이러한 역효과를 제거하지만, 그 존재는 다마신 프로세스의 복잡성을 증가시킨다. 구체적으로, 각각의 에칭 정지층을 형성하기 위해 상이한 피착이 요구된다. 또 하나의 단점은 가장 일반적으로 사용되는 에칭 정지 재료인 실리콘 질화물이 약 6 내지 약 8의 범위의 다소 높은 유전상수를 갖는다는 것이다. 따라서, 에칭 정지층의 존재는 유효 유전상수 및 레벨간 유전체의 용량을 증가시킨다.
멀티레벨 상호접속 구조를 형성하기 위한 매우 낮은 유전상수를 가진 하나의 유전체는 약 1의 유전상수를 가진 에어(air)이다. 희생 또는 제거 가능 재료를 임시 레벨간 유전체로서 사용하고 멀티레벨 상호접속 구조의 레벨들이 완성된 후에 희생 재료를 제거함으로써 프로세싱 동안 기계적 강도가 제공된다. 희생 재료에 의해 이전에 점유되었던 공간은 에어로 채워진 보이드가 된다.
에어 유전체를 형성하기 위한 하나의 통상적인 접근법은 비정질 탄소를 희생 재료로서 사용한다. 비정질 탄소는 상호접속 구조를 통해 연장하는 통로를 제공하고 산화 환경에서 가열하여 비정질 탄소를 통로를 통해 빠져나가는 탄소 함유 가스로 변환함으로써 제거된다. 그러나, 비정질 탄소가 제거되기 전에 각각의 상호접속 레벨의 금속 배선들 상에는 실리콘 질화물로 된 2개의 캡핑 층이 피착된다. 각각의 캡핑 층은 개별 리소그라피 패터닝 및 에칭 단계를 요구하는데, 이는 제조 비용을 증가시키며, 2개의 캡핑 층 사이의 오버레이 허용 오차를 정하는 IC 칩 사이즈를 증가시킨다. 비정질 탄소의 제거는 금속 배선을 형성하는 재료를 열화시키는 것으로 인식되고 있으며, 이는 부착성 향상 배리어 층으로 금속 배선을 완전히 밀봉하는 것을 필요로 한다. 또한, 희생 비정질 탄소는 후속 레벨들이 형성되기 전에 상호접속 구조의 각 레벨로부터 제거되며, 이는 멀티레벨 상호접속 구조의 제조에 커다란 복잡성을 더한다.
에어 유전체를 형성하기 위한 다른 통상의 접근법은 플로우 가능한 산화물 또는 수소 규산염 유리를 희생 재료로서 사용한다. 희생 재료는 멀티레벨 상호접속 구조의 모든 레벨이 형성된 후에 습식 케미컬 에칭에 의해 제거된다. 상호접속 레벨들은 단일 또는 이중 다마신 프로세스가 아닌 다마신 비아 및 제거-에칭 금속 배선 프로세스에 의해 형성된다. 금속 배선을 형성하는 제거-에칭 프로세스는 또한 희생 재료를 후속 제거하기 위한 상호접속 구조의 상이한 레벨들 간의 통로를 정의한다.
에어 유전체를 형성하기 위한 또 다른 통상의 접근법은 실리콘 질화물을 희생 재료로서 이용한다. 금속 배선들은 제거 프로세스에 의해 형성되고, 100 nm 내지 200 nm의 실리콘 산화물이 희생 재료의 후속 제거를 위한 보호층으로서 피복된다. 상호접속 구조의 상이한 레벨들이 형성된 후, 희생 재료는 인산과 같이 산화물에 대해 질화물에 높은 선택성 에칭성을 가진 화학 에천트(etchant)에 의해 제거된다. 보호층은 인산이 실리콘 산화물을 느리지만 무시할 수 없는 속도로 에칭하므로 비교적 두꺼워야 한다. 금속 배선들은 능동 소자 밀도의 증가에 부합하기 위해 보다 밀도 높게 집적되므로, 금속 배선의 에칭을 방지하는 데 필요한 보호층의 제안되는 두께는 인접 금속 배선들 사이의 간격과 유사하다. 결과적으로, 이러한 통상의 접근법은 온-피치 금속 배선들 사이의 간격이 감소함에 따라 에어 유전체를 제공할 수 없게 된다.
따라서, 추가 프로세스 단계 없이 다마신 프로세스에 통합될 수 있고 다마신 프로세스에서 화학 기계 연마에 의한 재료 제거에 적합한 구성 로우-k 유전체 재료로서 에어를 이용하여 멀티레벨 상호접속 구조에서 레벨간 유전체층을 형성하는 방법이 필요하다.
본 발명에 따르면, 멀티레벨 상호접속 구조를 제조하는 방법에 있어서, 기판에 맨드릴(mandrel) 재료를 피착하는 단계; 상기 맨드릴 재료의 부분들을 제거하여 트렌치들을 형성하는 단계; 상기 맨드릴 재료의 부분들을 제거하여 비아들을 형성하는 단계 - 상기 트렌치들은 하부의 비아들 상에 개방됨 -; 상기 비아들 및 트렌치들을 도전성 재료로 채워, 상기 맨드릴 재료가 인접 피쳐들 사이에 배치되는 복수의 피쳐를 생성하는 단계; 상기 피쳐들 및 맨드릴 재료 상에 적어도 하나의 층을 형성하는 단계; 상기 층을 통해 상기 맨드릴 재료에 이르는 적어도 하나의 통로를 정의하는 단계; 및 상기 통로 내에 등방성 에천트를 도입함으로써 상기 맨드릴 재료를 제거하는 단계 - 상기 등방성 에천트는 상기 맨드릴 재료를 선택적으로 에칭하여 인접 피쳐들 사이에 에어 보이드(air void)를 남김 - 를 포함하는 방법이 제공된다.
상기 맨드릴 재료는 비정질 실리콘, 비정질 게르마늄 및 비정질 실리콘-게르마늄으로 이루어진 그룹으로부터 선택될 수 있다. 일례에서, 상기 맨드릴 재료는 비정질 실리콘이고, 상기 등방성 에천트는 칼륨 수산화물을 함유한다. 다른 예에서, 상기 맨드릴 재료는 비정질 게르마늄이고, 상기 등방성 에천트는 과산화 수소를 함유한다. 상기 맨드릴 재료의 부분들을 제거하여 트렌치들을 형성하는 단계는 단일 리소그라피 및 에칭 작업에 의해 행해질 수 있다. 유사하게, 상기 맨드릴 재료의 부분들을 제거하여 비아들을 형성하는 단계는 단일 리소그라피 및 에칭 작업에 의해 행해질 수 있다. 상기 멀티레벨 상호접속 구조는 상기 맨드릴 재료를 피복하는 보호층이 없을 수 있다. 상기 도전성 재료는 구리일 수 있다. 상기 등방성 에천트는 구리에 대해 선택적으로 상기 맨드릴 재료를 제거할 수 있다. 상기 등방성 에천트는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 실리콘 산화물, 실리콘 질화물 및 알루미늄에 대해 선택적으로 상기 맨드릴 재료를 제거할 수 있다. 상기 비아들 및 트렌치들을 도전성 재료로 채우는 단계는 상기 도전성 재료의 단일 피착에 의해 상기 비아들 및 트렌치들 내에 상기 도전성 재료를 도입하는 단계를 더 포함할 수 있다.
본 발명의 다른 양태에서, 멀티레벨 상호접속 구조를 제조하는 방법에 있어서, 기판 상에 맨드릴 재료의 제1 층을 형성하는 단계; 상기 맨드릴 재료의 제1 층의 부분들을 제거하여 제1 트렌치들을 형성하는 단계; 상기 맨드릴 재료의 제1 층의 부분들을 제거하여 제1 비아들을 형성하는 단계 - 상기 제1 트렌치들은 하부의 제1 비아들 상에 개방됨 -; 상기 제1 비아들 및 제1 트렌치들을 도전성 재료로 채워, 상기 맨드릴 재료가 인접 제1 피쳐들을 수평으로 분리하는 복수의 제1 피쳐를 생성하는 단계; 상기 제1 피쳐들 상에 상기 맨드릴 재료의 제2 층을 형성하는 단계; 상기 맨드릴 재료의 제2 층의 부분들을 제거하여 제2 트렌치들을 형성하는 단계; 상기 맨드릴 재료의 제2 층의 부분들을 제거하여 제2 비아들을 형성하는 단계 - 상기 제2 트렌치들은 하부의 제2 비아들 상에 개방됨 -; 상기 제2 비아들 및 제2 트렌치들을 상기 도전성 재료로 채워, 상기 맨드릴 재료가 인접 제2 피쳐들을 수평으로 분리하는 복수의 제2 피쳐를 생성하는 단계 - 상기 제2 피쳐들을 분리하는 맨드릴 재료는 상기 제1 피쳐들을 분리하는 맨드릴 재료와 동일 공간에 걸쳐 있음 -; 상기 제2 피쳐들 상에 적어도 하나의 층을 형성하는 단계; 상기 층을 통해 상기 맨드릴 재료에 이르는 적어도 하나의 통로를 정의하는 단계; 및 상기 통로 내에 등방성 에천트를 도입함으로써 상기 맨드릴 재료를 제거하는 단계 - 상기 등방성 에천트는 상기 맨드릴 재료를 선택적으로 에칭하여, 인접 제1 피쳐들 사이 및 인접 제2 피쳐들 사이에 에어 보이드를 남김 - 를 포함하는 방법에 제공된다.
본 발명의 또 다른 양태에서, 멀티레벨 상호접속 구조를 제조하는 방법에 있어서, 기판에 맨드릴 재료를 피착하는 단계 - 상기 맨드릴 재료는 비정질 실리콘, 비정질 게르마늄 및 비정질 실리콘-게르마늄으로 이루어지는 그룹으로부터 선택됨 -; 상기 맨드릴 재료의 부분들을 제거하여 트렌치들을 형성하는 단계; 상기 맨드릴 재료의 부분들을 제거하여 비아들을 형성하는 단계 - 상기 트렌치들은 하부의 비아들 상에 개방됨 -; 상기 비아들 및 트렌치들을 도전성 재료로 동시에 채워, 상기 맨드릴 재료가 인접 피쳐들 사이에 배치되는 복수의 피쳐를 생성하는 단계; 상기 피쳐들 및 맨드릴 재료 상에 적어도 하나의 층을 형성하는 단계; 상기 층을 통해 상기 맨드릴 재료에 이르는 적어도 하나의 통로를 정의하는 단계; 및 상기 통로 내에 등방성 에천트를 도입함으로써 상기 맨드릴 재료를 제거하는 단계 - 상기 등방성 에천트는 상기 맨드릴 재료를 선택적으로 에칭하여 인접 피쳐들 사이에 에어 보이드를 남김 - 를 포함하는 방법이 제공된다.
본 발명의 또 다른 양태에서, 기판에 맨드릴 재료를 피착하는 단계; 상기 맨드릴 재료의 부분들을 제거하여 트렌치들을 형성하는 단계; 상기 맨드릴 재료의 부분들을 제거하여 비아들을 형성하는 단계 - 상기 트렌치들은 하부의 비아들 상에 개방됨 -; 상기 비아들 및 트렌치들을 도전성 재료로 채워, 상기 맨드릴 재료가 인접 피쳐들 사이에 배치되는 복수의 피쳐를 생성하는 단계; 상기 피쳐들 및 맨드릴 재료 상에 적어도 하나의 층을 형성하는 단계; 상기 층을 통해 상기 맨드릴 재료에 이르는 적어도 하나의 통로를 정의하는 단계; 및 상기 통로 내에 등방성 에천트를 도입함으로써 상기 맨드릴 재료를 제거하는 단계 - 상기 등방성 에천트는 상기 맨드릴 재료를 선택적으로 에칭하여 인접 피쳐들 사이에 에어 보이드를 남김 - 를 포함하는 프로세스에 의해 생성되는 멀티레벨 상호접속 구조가 제공된다.
본 발명의 바람직한 실시예들은 멀티레벨 상호접속 구조를 제조하는 방법에 관한 것이다. 맨드릴 재료가 기판에 피착되고, 맨드릴 재료의 부분들이 제거되어 트렌치 및 비아가 형성되는데, 트렌치는 하부의 비아 위에 개방될 수 있다. 이어서, 비아 및 트렌치는 바람직하게는 동시에 단일 피착에 의해 도전성 재료로 채워져 복수의 피쳐가 생성된다. 맨드릴 재료는 인접 피쳐들 사이에 배치되며, 피쳐들 및 맨드릴 재료 상부에 적어도 하나의 층이 형성된다. 이 층을 통해 맨드릴 재료에 이르는 하나 이상의 통로가 정의되며, 각 통로 내로 등방성 에천트가 도입된다. 등방성 에천트는 맨드릴 재료를 선택적으로 에칭하여 인접 피쳐들 사이에 에어 보이드를 남긴다. 본 발명의 소정 실시예에서, 맨드릴 재료는 비정질 실리콘, 비정질 게르마늄 및 비정질 실리콘-게르마늄 중에서 선택된다. 본 발명의 다른 실시예에서, 상기 상부 층이 형성되기 전에 피착되고 후에 등방성 에천트에 의해 제거되는 맨드릴 재료의 개별 층들에는 채워진 비아 및 트렌치의 추가 레벨이 형성될 수 있다.
본 발명의 원리에 따르면, 공기로 채워진 공간을 남기도록 프로세싱 후에 제거할 수 있는 희생 레벨간 층으로서 맨드릴 재료를 사용함으로써 다마신 프로세스에서 로우-k 유전체의 이용시에 겪게 되는 어려움을 극복한다. 구체적으로, 맨드릴 재료는 CMP 프로세스 동안 보호 및 구조적 강도를 위해 에칭 정지층 또는 다른 캡 층을 필요로 하지 않는다. 맨드릴 재료는 포토레지스트 스트리핑 동안에 사용되는 에천트에 화학적으로 저항할 수 있으며, CMP 프로세스 동안 가해지는 기계적 압력에 대항하는 구조적 강도를 갖고 있다. 멀티레벨 상호접속 구조에서 에칭 정지층을 제거함으로써 상호접속 구조의 유효 유전상수를 낮추게 된다.
맨드릴 재료 내에 비아 및 트렌치가 표준 리소그라피 및 에칭 기술에 의해 형성될 수 있으므로 맨드릴 재료는 단일 또는 이중 다마신 프로세스에 완전히 적합하다. 결과적으로, 어떠한 추가 프로세스도 본 발명의 원리를 다마신 프로세스에 통합하는 데 필요하지 않다. 더욱이, 맨드릴 재료는 지지 필러(pillar)와 같은 구조 보강재를 형성하기 위해 추가 프로세스 단계를 필요로 하지 않을 만큼 충분한 강도를 갖는다. 구조 보강재는 유효 유전상수를 증가시킬 수도 있다. 본 발명의 원리의 구현은 다마신 프로세스에 거의 비용을 추가시키지 않거나 전혀 추가시키지 않으며, 패턴 정렬을 달성하는 데 필요한 마스크 오버레이 허용 오차를 정하는 칩 사이즈를 증가시킬 수 있는 어떠한 추가 리소그라피 단계를 필요로 하지 않는다.
맨드릴 재료는 에칭 정지층 없이 다마신 프로세스에 의해 형성된 멀티레벨 상호접속 구조의 비아 및 트렌치를 채우는 구리 금속 및 통상의 라이너에 대해 선택적으로 제거 가능하다. 맨드릴 재료는 또한 실리콘 산화물, 실리콘 질화물 및 알루미늄을 포함하지만 이에 한하지 않는 멀티레벨 상호접속 구조 내의 다른 노출 재료에 대해 선택적으로 제거 가능하다. 따라서, 에어로 채워진 레벨간 유전체층을 남기도록 맨드릴 재료를 제거하는 것은 상호접속 구조 내에 존재하는 잔여 금속 또는 다른 재료를 손상시키거나 열화시키지 않는다.
맨드릴 재료의 유전체 특성은 본 발명과 무관할 뿐만 아니라 완성된 IC 칩과도 무관한데, 이는 맨드릴 재료가 IC 칩 제조 완료 전에 라인의 백 엔드(BEOL)에서 제거되기 때문이다.
본 명세서에 포함되어 그 일부를 구성하는 첨부 도면들은 본 발명의 실시예들을 도시하며, 위에 주어진 본 발명의 일반적 설명 및 아래에 주어지는 본 발명의 상세한 설명과 함께 본 발명의 원리를 설명하는 데 이바지한다.
도 1 내지 도 19는 본 발명의 원리에 따른 다마신 프로세싱 방법의 일 실시예의 다양한 단계에서의 기판의 일부의 단면도이다.
본 발명은 개별 금속 레벨들 간의 레벨간 유전체로서 에어를 갖는 집적 회로용 멀티층 상호접속 구조의 제조에 관한 것이다. 본 발명의 원리에 따르면, 상호접속 구조의 제조 동안 희생 맨드릴 재료가 레벨간 유전체를 대체하며, 제조후 제거되고, 빈 공간은 에어로 채워진다. 본 발명의 방법의 결과로서, 다마신 프로세스에 특유한 프로세싱 방법 및 수단을 이용하여 고품질의 멀티레벨 상호접속 구조를 쉽고 비용 효과적으로 제조할 수 있다.
도 1을 참조하면, 기판(10)의 일부는 전계 효과 트랜지스터(FET)의 게이트 도전체(12) 및 쉘로우 트렌치 분리(STI) 구조(14)와 같은 영역들을 포함한다. 기판(10)은 표면이나 내부에 능동 소자들이 라인의 프론트 엔드(FEOL) 프로세스에 의해 형성될 수 있는 실리콘 및 갈륨-비소를 포함하지만 이에 한하지 않는 임의의 적절한 반도체 기판 재료일 수 있다. BPSG와 같이 비교적 높은 비저항을 가진 재료 로 구성된 절연층(16)이 기판(10) 상에 금속 전 유전체로서 피착된다. 절연층(16)의 노출 표면은 화학 기계 연마(CMP) 프로세스 또는 임의의 다른 적절한 평탄화 기술에 의해 편평하게 연마되고 평탄화된다. 일반적으로, CMP 프로세스는 연마 패드와 기판(10) 사이에 도입되는 슬러리에 의해 화학적으로 도움을 받는 연마 및 기계적 마찰 동작을 수반한다.
표준 리소그라피 및 에칭 프로세스에 의해 절연층(16) 내에 접점 개구를 형성하고, 접점 개구를 채우는 블랭킷 피착에 의해 텅스텐과 같은 도전성 재료를 도입하며, CMP 프로세스와 같은 임의의 적절한 평탄화 기술에 의해 절연층(16)에 이르기까지 과잉 도전체 재료를 제거함으로써 접점(18)이 제공된다. 이어서, 일반적으로 약 10 nm 내지 50 nm 두께 범위의 에칭 정지층(20)이 연마면 상에 형성된다. 에칭 정지층(20)은 통상의 물리 기상 증착 또는 화학 기상 증착 기술로 피착된 실리콘 질화물 또는 실리콘 산화물과 같은 다수의 상이한 재료 중 임의의 재료로 구성될 수 있다.
도 2를 참조하면, 에칭 정지층(20) 상에 맨드릴 층(22)이 피착된다. 후술하는 바와 같이, 맨드릴 층(22)은 후속 프로세싱 단계에서 제거되는 재료를 나타낸다. 일반적으로, 맨드릴 층(22)은 약 100 nm 내지 1000 nm 범위의 두께를 갖는다. 맨드릴 층(22)은 재료 형성층(22)을 피착하는 데 적합한 화학 기상 증착 및 물리 기상 증착을 포함하지만 이에 한하지 않는 어떠한 통상의 피착 기술에 의해서도 피착될 수 있다.
도 3을 참조하면, 에칭 정지층(20)의 수평 레벨에 대해 수직으로 연장하는 복수의 트렌치(24)가 맨드릴 층(22) 내에 정의된다. 트렌치(24)는 레지스트 층(도시되지 않음)이 맨드릴 층(22)에 피착되고 트렌치(24)에 특유한 잠상 패턴을 제공하도록 노광되며 잠상 패턴을, 트렌치(24)의 위치에서 맨드릴 층(22) 상의 마스크되는 영역 및 마스크되지 않는 영역을 정의하는 최종 화상 패턴으로 전사하도록 현상되며 맨드릴 층(22)의 부분들이 트렌치(24)를 형성하기 위하여 에칭 정지층(20)에 이르기까지, 수직 트렌치 측벽을 형성하는 이방성 에칭(예컨대, 플라즈마 에칭 또는 반응성 이온 에칭)과 같은 임의의 적절한 에칭 프로세스에 의해 마스크되지 않은 영역에서 제거되는 통상의 단일 리소그라피 및 에칭 작업을 이용하여 형성될 수 있다. 패터닝된 레지스트는 트렌치(24)가 형성된 후 스트립된다.
본 명세서에서 사용되는 "수평"이라는 용어는 방향에 관계 없이 통상의 평면 또는 기판(10)의 표면에 평행한 평면으로서 정의된다. "수직"이라는 용어는 위에서 정의된 수평에 수직한 방향을 말한다. "상", "상방", "하방", "측(측벽 등)", "보다 높은", "보다 낮은", "위", "아래" 등의 용어는 수평면에 대해 정의된다.
트렌치(24)가 정의된 후, 맨드릴 층(22)의 노출 표면은 예컨대 저온 플라즈마 산화에 의해 성장된 얇은 산화물층(26)으로 선택적으로 피복될 수 있다. 실리콘 산화물일 수 있는 산화물층(26)의 일반적인 두께는 약 10 nm 내지 50 nm이다.
도 4를 참조하면, 트렌치(24)의 정의에 의해 노출된 에칭 정지층(20)의 영역들이 플라즈마 또는 반응성 이온 에칭과 같은 에칭에 의해 제거되어, 접점(18)과의 전기적 접촉의 확보를 가능하게 한다. 존재한다면, 맨드릴 층(22)의 수평 표면 상의 산화물층(26)의 영역들도 습식 또는 건식 에칭에 의해 제거된다. 이어서, 트렌 치(24)의 수평 및 수직 표면에 부착성 향상 배리어 라이너(27)가 피착된다. 라이너(27)에 적합한 대표적인 재료는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 기타 고융점 금속, 금속 질화물 및 이들의 조합을 포함한다. 구리 또는 구리 합금과 같은 도전성 재료의 후속 전기 피착을 촉진하기 위해 라이너(27) 상에 시드 층(도시되지 않음)이 피착될 수 있다.
이어서, 무전해 도금 또는 전기 도금 기술과 같은 적절한 피착 기술에 의해 기판(10) 상에 구리 또는 구리 합금과 같은 금속의 도전체층(28)을 균일하게 블랭킷 피착한다. 대안으로, 도전체층(28)은 물리 기상 증착 또는 화상 기상 증착에 의해 피착될 수 있다. 도전체층(28)의 블랭킷 피착후, 금속은 트렌치(24)를 채우고, 맨드릴 층(22)의 패터닝된 잔여물 위에도 형성된다. 필요하다면, 기판(10)은 후속 프로세스 단계 전에 도전체층(28)의 금속을 어닐링하기 위해 열처리될 수 있다. 특히, 구리의 어닐링은 입자 크기를 증가시켜 전자 이동 신뢰성을 향상시키고 라이너(27)와의 본딩을 촉진시킨다.
도 5를 참조하면, 도전체층(28)으로부터의 과잉 금속, 맨드릴 층(22) 상에 존재하는 라이너(27)의 부분들, 및 맨드릴 층(22) 상에 존재하는 임의의 산화물층(26)의 부분들이 CMP 프로세스와 같은 임의의 적절한 평탄화 기술에 의해 제거되는데, 이 프로세스는 트렌치(24)의 수평 레벨에서 정지하여 평탄면을 제공한다. 트렌치(24)를 채우는 도전체층(28)으로 이루어진 상감 금속은 맨드릴 층(22)의 재료로 둘러싸인 도전성 피쳐(28')를 정의한다. 맨드릴 층(22)은 CMP 프로세스에 대한 연마 정지층으로서 기능한다. 결과 구조는 일반적으로 참조 부호 29로 표시된 멀 티레벨 상호접속 구조의 제1 레벨을 정의한다.
도 6을 참조하면, 평탄면 상에 다른 맨드릴층(30)이 피착된다. 맨드릴층(30)의 일반적인 두께는 약 100 nm 내지 1500 nm이고 바람직하게는 약 1000 nm이다. 맨드릴 층(30)은 재료 형성층(30)을 피착하는 데 적합한 화학 기상 증착 및 물리 기상 증착을 포함하지만 이에 한하지 않는 임의의 통상의 피착 기술에 의해 피착될 수 있다.
도 7을 참조하면, 종래의 단일 리소그라피 및 에칭 작업을 이용하여 맨드릴층(30) 내에 복수의 비아(32)가 정의된다. 구체적으로, 레지스트층(도시되지 않음)이 맨드릴층(30)에 피착되고, 비아(32)에 특유한 잠상 패턴을 제공하도록 노광되고, 잠상 패턴을 비아(32)의 위치에서 맨드릴층(30) 상에 마스크되는 영역 및 마스크되지 않는 영역을 정의하는 최종 화상 패턴으로 전사하도록 현상되며, 마스크되지 않은 영역의 맨드릴층(30)으로부터 재료를 제거하여 비아(32)를 형성하기 위해, 수직 비아 측벽을 형성하는 이방성 에칭(예를 들어, 플라즈마 에칭 또는 반응성 이온 에칭)과 같은 임의의 적절한 에칭 프로세스에 의해 후속 에칭된다. 비아(32)는 맨드릴층(30)을 통해 전기적 상호접속을 설정하기 위한 도전성 배선(28')에 이르기까지 수직으로 연장한다. 비아(32)가 정의된 후, 패터닝된 레지스트층이 스트립된다.
도 8을 참조하면, 통상의 단일 리소그라피 및 에칭 작업에 의해 맨드릴층(30) 내에 복수의 트렌치(34)가 제공된다. 구체적으로, 레지스트층(도시되지 않음)이 맨드릴층(30)에 피착되고, 트렌치(34)에 특유한 잠상 패턴을 제공하도록 노 광되고, 잠상 패턴을 트렌치(34)의 위치에서 맨드릴층(30) 상에 마스크되는 영역 및 마스크되지 않는 영역을 정의하는 최종 화상 패턴으로 전사하도록 현상되며, 마스크되지 않은 영역의 맨드릴층(30)으로부터 재료를 제거하여 트렌치(34)를 형성하기 위해, 거의 수직인 트렌치 측벽을 형성하는 이방성 에칭(예를 들어, 플라즈마 에칭 또는 반응성 이온 에칭)과 같은 임의의 적절한 에칭 프로세스에 의해 후속 에칭된다. 트렌치(34)가 정의된 후, 패터닝된 레지스트는 스트립된다. 트렌치(34)는 전반적으로 중첩 관계를 갖도록 비아(32)와 정렬하여 형성된다. 맨드릴층(30)의 노출 수평 및 수직 표면은 예를 들어 저온 플라즈마 산화에 의해 성장된 실리콘 산화물일 수 있는 얇은 산화물층(36)에 의해 선택적으로 피복될 수 있다.
본 발명은 비아들(32)이 본 발명의 사상 및 범위로부터 벗어나지 않고 트렌치(34) 형성 전이 아니라 트렌치(34) 형성 후에 형성될 수 있다는 점을 고려한다. 어느 순서로나 이러한 다마신 프로세스 단계를 수행할 수 있는 능력은 반도체 장치 제조 분야에서 통상의 지식을 가진 자들에게 친숙하다.
도 9를 참조하면, 부착성 향상 배리어 라이너(39)가 비아(32) 및 트렌치(34)의 수평 및 수직 표면에 피착된다. 라이너(39)로 적합한 대표적인 재료는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 다른 고융점 금속, 금속 질화물, 및 이들의 조합을 포함한다. 전기 도금에 의해 피착되는 경우, 구리 또는 구리 합금과 같은 도전성 재료의 후속 피착을 촉진하기 위해 라이너(39) 상에 시드 층(도시되지 않음)이 피착될 수 있다. 이어서, 구리(Cu) 또는 구리 합금과 같은 금속의 도전체층(38)이 맨드릴층(30) 상에 블랭킷 피착된다. 도전체층(38)의 금속은 비아(32) 및 트렌치(34)를 채우며, 맨드릴층(30)의 패터닝된 잔여물 상에도 형성된다. 필요하다면, 기판(10)은 후속 프로세스 단계 전에 도전체층(38)의 금속을 어닐링하기 위해 열처리될 수 있다. 특히, 구리의 어닐링은 입자 크기를 증가시켜 전기 이동 신뢰성을 향상시키고 라이너(39)와의 본딩을 촉진시킨다.
도 10을 참조하면, 도전체층(38)의 과잉 금속, 라이너(39)의 부분들, 및 트렌치들의 상위 수평 레벨 위에 돌출한 맨드릴층(30) 상의 임의의 산화물층(36)의 부분들이 CMP 프로세스와 같은 임의의 적절한 평탄화 기술에 의해 제거되어 평탄화된 표면이 제공된다. 맨드릴층(30)은 연마 정지층으로 작용한다. 트렌치들(34) 내의 상감 금속은 맨드릴층(30)의 재료로 둘러싸인 도전성 배선(34')을 정의하며, 비아들(32) 내의 상감 금속은 도전성 플러그(32')를 정의한다.
결과 구조는 전반적으로 참조 부호 40으로 표시되는 멀티레벨 상호접속 구조의 제2 레벨을 정의한다. 비아(32)를 채우는 도전성 플러그(32') 및 트렌치(34)를 채우는 도전성 배선(34')은 상호접속 구조의 다른 레벨들에서 능동소자와 다른 유사한 도전성 배선을 상호접속한다. 구체적으로, 도전성 플러그(32') 각각은 그의 하단부가 도전성 피쳐들(28') 중 하나와 전기적으로 접촉하며, 그의 상단부는 도전성 배선들(34') 중 하나와 전기적으로 접촉한다.
도 11을 참조하면, 멀티레벨 상호접속 구조의 추가 레벨들을 제조하기 위하여 도 6-10의 시퀀스가 반복된다. 예를 들어, 전반적으로 참조 부호 42로 표시된 제3 상호접속 레벨이 도 11의 구조에 추가된다. 제3 상호접속 레벨(42)은 맨드릴층(50)을 포함하는데, 이 맨드릴층은 맨드릴층(50) 내의 비아들(46)을 채우는 금속 에 의해 정의되는 도전성 플러그(44), 맨드릴층(50) 내의 트렌치(49)를 채우는 금속에 의해 정의되는 도전성 배선(48), 도전성 플러그(44) 및 도전성 배선(48)에 대한 라이너(51), 및 선택적 산화물층(53)을 둘러싸고 있다.
도 11은 멀티레벨 상호접속 구조가 3개의 개별 레벨(29, 40, 42)을 갖는 것으로 도시하고 있지만, 본 발명은 IC 칩 설계 및 능동소자 밀도에 의해 요구되는 바와 같이 레벨들(40, 42)과 유사한 추가 레벨들이 멀티레벨 상호접속 구조에 추가될 수 있으므로 그에 한정되는 것은 아니다. 본 발명은 멀티레벨 상호접속 구조의 상위 레벨들에서 레벨간 유전체로서 에어를 이용하는 본 발명의 원리에 대한 하이브리드 집적을 고려하며, 맨드릴 재료가 제거되는 레벨들의 수직 아래에 있는 하위 레벨들에서 레벨간 유전체로서 스핀-온 로우-k 필름 또는 화학 기상 증착 로우-k 필름과 같은 통상의 로우-k 유전체 재료에 의존한다.
맨드릴층들(22, 30, 50)은 완성된 멀티레벨 상호접속 구조 내의 다른 재료들에 대해 선택적으로 습식 케미컬 에칭 프로세스 또는 가스 케미컬 에칭 프로세스와 같은 등방성 에칭 프로세스에 의해 제거될 수 있는 임의의 재료로 형성된다. 구체적으로, 등방성 에칭 프로세스는 다마신 구조의 비아 및 트렌치를 채우는 금속, 맨드릴층과 금속 사이에 제공되는 라이너, 및 에칭 프로세스에 노출되는 멀티레벨 상호접속 구조의 실리콘 산화물 및 실리콘 질화물을 포함하지만 이에 한하지 않는 임의의 다른 재료에 대해 선택적이어야 한다. 특히, 맨드릴층들(22, 30, 50)을 형성하는 재료는 비아 및 트렌치를 채우는 금속 및 라이너에 대해 선택적으로 제거될 수 있어, 보호 배리어 층이 필요하지 않게 된다.
맨드릴층들(22, 30, 50)을 형성하는 재료는 또한 도전성 플러그 및 도전성 배선을 형성하도록 비아 및 트렌치를 금속으로 채우기 위해 패터닝된 맨드릴층들(22, 30, 50) 상에 배치되는 금속의 CMP 프로세싱에 대한 연마 정지층으로서 작용하기에 충분한 경도를 가져야 한다. 구체적으로, 맨드릴층들(22, 30, 50)을 형성하는 재료는 다마신 구조의 비아 및 트렌치를 채우는 금속만큼 연마하기에 단단하거나 바람직하게는 더 단단해야 한다.
맨드릴층들(22, 30, 50)을 구성하는 재료는 또한 비아 및 트렌치를 채우는 도전성 재료를 평탄화하는 CMP 프로세스 동안 사용되는 슬러리에 의해, 또는 CMP에 이어지는 세정 작업에서 사용되는 시약에 의해 용해되거나 공격받거나 악영향을 받지 않아야 한다. 예를 들어, 구리를 연마하기 위한 통상의 CMP 프로세스는 과산화 수소 및 알루미나, 암모늄 수산화물 및 알루미나 또는 질산 및 알루미나로 구성되는 슬러리를 사용할 수 있는데, 선호되는 바와 같이 멀티레벨 상호접속 구조에서 구리 배선이 사용되는 경우, 맨드릴층(22, 30, 50)을 형성하는 재료는 이 슬러리에 대해 저항력이 있어야 한다.
맨드릴층(22, 30, 50)에 바람직한 후보 재료는 비정질 실리콘, 비정질 게르마늄 및 비정질 실리콘-게르마늄이다. 비정질 실리콘은 구리, 구리 라이너, 및 실리콘 산화물, 실리콘 질화물 및 티타늄과 같은 기판 상의 다른 일반 노출 재료에 대해 선택적으로 맨드릴층들(22, 30, 50)을 에칭하는 칼륨 수산화물의 용액으로 이루어지는 등방성 에천트에서 에칭 가능하다. 비정질 실리콘은 통상적으로 반응 가 스로서 실란(SiH4)과 같은 실리콘 생성 프리커서를 이용하는 열 화학 기상 증착(CVD)에 의해, 반응 가스로서 실리콘 생성 프리커서를 이용하는 저압 화학 기상 증착(LPCVD)에 의해, 반응 가스로서 실리콘 생성 프리커서를 이용하는 플라즈마 화학 기상 증착(PECVD)에 의해, 또는 물리 기상 증착(PVD) 기술에 의해 형성된다. 과산화 수소를 함유하는 용액에서 등방성으로 에칭할 수 있는 비정질 게르마늄은 반응 가스로서 게르만(GeH4)과 같은 게르마늄 생성 프리커서를 이용하는 유사한 CVD 방법들에 의해 또는 PVD 기술에 의해 형성될 수 있다. 비정질 실리콘-게르마늄은 게르만 및 실란과 같은 반응 가스 혼합물을 이용하는 CVD 프로세스에 의해, 또는 적절한 조성의 타겟 재료를 이용하는 PVD에 의해 피착될 수 있다.
도 12 및 13을 참조하면, 예를 들어 실리콘 산화물, 실리콘 질화물 또는 이 두 재료의 조합으로 된 절연체층(52)이 멀티레벨 상호접속 구조의 최상위 레벨(42)의 평탄 표면 상에 피착된다. 통상의 리소그라피 및 에칭 기술을 이용하여 절연체층(52) 내에 복수의 비아(54)가 형성된다. 구체적으로, 레지스트 층(도시되지 않음)이 절연체층(52)에 피착되고, 비아(54)에 특유한 잠상 패턴을 제공하도록 노광되고, 잠상 패턴을 비아(54)의 위치에서 절연체층(52) 상의 마스크되는 영역 및 마스크되지 않는 영역을 정의하는 최종 화상 패턴으로 전사하도록 현상되며, 마스크되지 않은 영역에서 절연체층(52)으로부터 재료를 제거하여 비아(54)를 형성하기 위하여 경사진 비아 측벽을 생성하는 이방성 에칭(예를 들어, 플라즈마 에칭 또는 반응성 이온 에칭)과 같은 임의의 적절한 에칭 프로세스에 의해 후속 에칭된다. 비아(54)는 도전성 배선(48)의 수평면에 대해 수직으로 연장한다.
도 14 및 15를 참조하면, 절연체층(52) 상에 도전체층(56)이 블랭킷 피착된다. 도전체층(56)은 알루미늄 또는 알루미늄계 합금과 같은 비교적 높은 전도성을 가진 금속으로 형성된다. 비아(54)를 채우는 금속은 도전성 플러그(54')를 정의한다. 도전체층(56)은 통상의 제거 리소그라피 및 에칭 기술을 이용하여 패터닝되어, 도전성 배선(58)이 형성된다. 도전성 배선(58)은 도전성 플러그(54') 상에 배치되어, 비아(54)는 금속으로 채워지게 된다.
도 16 및 17을 참조하면, 배선(58)은 실리콘 산화물 또는 실리콘 질화물과 같은 하나 이상의 유전체 재료로 구성되는 절연체층(60)을 피착함으로써 패시베이션된다. 절연체층(52) 및 절연체층(60) 내에는 위치들에서 통상의 리소그라피 및 에칭 기술에 의해 적어도 하나, 바람직하게는 복수의 통로(62)가 정의된다. 구체적으로, 레지스트층(도시되지 않음)이 절연체층(60)에 피착되고, 통로(62)에 특유한 잠상 패턴을 제공하도록 노광되고, 잠상 패턴을 통로(62)의 위치에서 절연체층(60) 상의 마스크되는 영역 및 마스크되지 않는 영역을 정의하는 최종 화상 패턴으로 전사하도록 현상되며, 마스크되지 않은 영역에서 절연체층(52) 및 절연체층(60)으로부터 재료를 제거하여 통로(62)를 형성하기 위하여 거의 수직인 비아 측벽을 형성하는 이방성 에칭(예를 들어, 플라즈마 에칭 또는 반응성 이온 에칭)과 같은 임의의 적절한 에칭 프로세스에 의해 후속 에칭된다. 통로들(62) 각각은 도전성 플러그(54')와 배선(58) 사이에 위치한다. 통로(62)는 절연체층(52) 및 절연체층(60)을 통해 연장하지만, 도전체층(56)과 원래 연관된 금속을 통하지는 않는다. 통로(62)는 기판(10)을 향해 연장하여, 맨드릴층들(22, 30, 50)에 대한 유체 액세스를 허용하는 무방해 이산 액체 통로를 정의한다.
일반적으로 참조 부호 61로 표시되는 등방성 에천트가 맨드릴층(22, 30, 50)을 제거하기 위해 통로(62) 내로 도입된다. 등방성 에천트(61)는 습식 케미컬 프로세스 또는 가스 케미컬 프로세스에 의해 도입될 수 있다. 일반적으로, 등방성 에천트(61)는 예를 들어 기판(10)을 등방성 에천트(61)를 함유하는 액체 케미컬 욕조에 담금으로써 전체 기판(10)에 대해 인가된다. 등방성 에천트(61)는 바람직하게는 동일 속도로 모든 방향에서 균일하게 맨드릴층(22, 30, 50)을 형성하는 재료를 에칭한다. 기판의 담금은 맨드릴층(22, 30, 50)이 제거될 때까지 유지된다.
도 18을 참조하면, 등방성 에천트(61)(도 17)의 화학 작용은 맨드릴층(22, 30, 50)을 구성하는 재료를 용해하여 제거하지만, 배리어 층(20)을 형성하는 재료, 산화물층(26, 36), 라이너(27, 39, 51), 도전체층(28, 38, 56), 절연체층(52) 및 절연체층(60)은 크게 변형되지 않는다. 에칭된 맨드릴 재료로부터의 부산물은 통로(62)를 통해 등방성 에천트에 의해 중개되는 확산에 의해 상호접속 구조로부터 제거된다. 에어 보이드(63)가 맨드릴층들(22, 30, 50)의 재료에 의해 이전에 점유되었고 이제 약 1의 유전상수를 갖는 공기에 의해 채워지는 볼륨 공간을 정의한다. 에어 보이드(63)는 도전성 피쳐(28'), 도전성 플러그(32'), 도전성 배선(34'), 도전성 플러그(44) 및 도전성 배선(48)을 서로 전기적으로 절연시킨다. 에어 유전체는 배선간 용량을 낮추는 데 효과적인 로우-k 레벨간 유전체를 제공한다.
도 19를 참조하면, 멀티레벨 상호접속 구조 상에 밀봉제(64)가 피착된다. 밀봉제(64)는 통로(62)를 채우고 밀봉하는 부분들(66)을 갖는다. 경화되지 않은 상태에서 밀봉제(64)의 점도는 충분히 높아서, 부분들(66)이 통로를 채우지만 에어 보이드(63)에 들어가지 않아야 한다. 밀봉제(64)는 패드(도시되지 않음)를 위한 영역을 개방하도록 노출된 후, 구조적으로 안정된 형태로 경화된다. 예시적인 밀봉제(64)는 수 마이크론의 두께를 가진 폴리이미드이다.
따라서, 본 발명은 다양한 실시예의 설명에 의해 설명되었지만, 그리고 이들 실시예는 상세하게 설명되었지만, 출원인은 첨부된 청구범위의 범위를 이러한 상세한 설명으로 한정하려는 의도는 없다. 당업자들에게는 추가적인 이점 및 변형이 용이할 것이다. 따라서, 본 발명은 도시되고 설명된 특정 상세, 대표적인 장치, 및 방법 및 실시예로 한정되지 않는다. 따라서, 출원인의 일반적인 발명적 개념의 사상 또는 범위를 벗어나지 않고 이들 상세로부터 변형이 이루어질 수 있다.

Claims (39)

  1. 멀티레벨 상호접속 구조를 제조하는 방법으로서,
    기판에 맨드릴(mandrel) 재료를 피착하는 단계;
    상기 맨드릴 재료의 부분들을 제거하여 트렌치들(trenches)을 형성하는 단계;
    상기 맨드릴 재료의 부분들을 제거하여 비아들(vieas)을 형성하는 단계 - 상기 트렌치들은 하부의 비아들 상에 개방됨 -;
    상기 비아들 및 상기 트렌치들을 도전성 재료로 채워, 상기 맨드릴 재료가 인접 피쳐들 사이에 배치되는 복수의 피쳐를 생성하는 단계;
    상기 피쳐들 및 상기 맨드릴 재료 상에 적어도 하나의 층을 형성하는 단계;
    상기 층을 통해 상기 맨드릴 재료에 이르는 적어도 하나의 통로를 정의하는 단계; 및
    상기 통로 내에 등방성 에천트(etchant)를 도입함으로써 상기 맨드릴 재료를 제거하는 단계 - 상기 등방성 에천트는 상기 맨드릴 재료를 선택적으로 에칭하여 인접 피쳐들 사이에 에어 보이드(air void)를 남김 -
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 맨드릴 재료는 비정질 실리콘, 비정질 게르마늄 및 비정질 실리콘-게르마늄으로 이루어지는 그룹으로부터 선택되는 방법.
  3. 제2항에 있어서, 상기 맨드릴 재료는 비정질 실리콘이고, 상기 등방성 에천트는 칼륨 수산화물을 함유하는 방법.
  4. 제2항에 있어서, 상기 맨드릴 재료는 비정질 게르마늄이고, 상기 등방성 에천트는 과산화 수소를 함유하는 방법.
  5. 제1항에 있어서, 상기 맨드릴 재료의 부분들을 제거하여 트렌치들을 형성하는 단계는 단일 리소그라피 및 에칭 작업에 의해 행해지는 방법.
  6. 제1항에 있어서, 상기 맨드릴 재료의 부분들을 제거하여 비아들을 형성하는 단계는 단일 리소그라피 및 에칭 작업에 의해 행해지는 방법.
  7. 제1항에 있어서, 상기 멀티레벨 상호접속 구조는 상기 맨드릴 재료를 피복하는 보호층이 없는 방법.
  8. 제1항에 있어서, 상기 도전성 재료는 구리인 방법.
  9. 제8항에 있어서, 상기 등방성 에천트는 구리에 대해 선택적으로 상기 맨드릴 재료를 제거할 수 있는 방법.
  10. 제9항에 있어서, 상기 등방성 에천트는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 실리콘 산화물, 실리콘 질화물 및 알루미늄에 대해 선택적으로 상기 맨드릴 재료를 제거할 수 있는 방법.
  11. 제1항에 있어서, 상기 비아들 및 트렌치들을 상기 도전성 재료로 채우는 단계는 상기 도전성 재료의 단일 증착에 의해 상기 비아들 및 트렌치들 내에 상기 도전성 재료를 도입하는 단계를 더 포함하는 방법.
  12. 멀티레벨 상호접속 구조를 제조하기 위한 방법으로서,
    기판 상에 맨드릴 재료의 제1 층을 형성하는 단계;
    상기 맨드릴 재료의 상기 제1 층의 부분들을 제거하여 제1 트렌치들을 형성하는 단계;
    상기 맨드릴 재료의 상기 제1 층의 부분들을 제거하여 제1 비아들을 형성하는 단계 - 상기 제1 트렌치들은 하부의 제1 비아들 상에 개방됨 -;
    상기 제1 비아들 및 제1 트렌치들을 도전성 재료로 채워, 상기 맨드릴 재료가 인접 제1 피쳐들을 수평으로 분리하는 복수의 제1 피쳐를 생성하는 단계;
    상기 제1 피쳐들 상에 상기 맨드릴 재료의 제2 층을 형성하는 단계;
    상기 맨드릴 재료의 상기 제2 층의 부분들을 제거하여 제2 트렌치들을 형성하는 단계;
    상기 맨드릴 재료의 상기 제2 층의 부분들을 제거하여 제2 비아들을 형성하는 단계 - 상기 제2 트렌치들은 하부의 제2 비아들 상에 개방됨 -;
    상기 제2 비아들 및 상기 제2 트렌치들을 상기 도전성 재료로 채워, 상기 맨드릴 재료가 인접 제2 피쳐들을 수평으로 분리하는 복수의 제2 피쳐를 생성하는 단계 - 상기 제2 피쳐들을 분리하는 맨드릴 재료는 상기 제1 피쳐들을 분리하는 맨드릴 재료와 동일 공간에 걸쳐 있음 -;
    상기 제2 피쳐들 상에 적어도 하나의 층을 형성하는 단계;
    상기 층을 통해 상기 맨드릴 재료에 이르는 적어도 하나의 통로를 정의하는 단계; 및
    상기 통로 내에 등방성 에천트를 도입함으로써 상기 맨드릴 재료를 제거하는 단계 - 상기 등방성 에천트는 상기 맨드릴 재료를 선택적으로 에칭하여, 인접 제1 피쳐들 사이 및 인접 제2 피쳐들 사이에 에어 보이드를 남김 -
    를 포함하는 방법.
  13. 제12항에 있어서, 상기 맨드릴 재료는 비정질 실리콘, 비정질 게르마늄 및 비정질 실리콘-게르마늄으로 이루어지는 그룹으로부터 선택되는 방법.
  14. 제12항에 있어서, 상기 맨드릴 재료는 비정질 실리콘이고, 상기 등방성 에천트는 칼륨 수산화물을 함유하는 방법.
  15. 제12항에 있어서, 상기 맨드릴 재료는 비정질 게르마늄이고, 상기 등방성 에천트는 과산화 수소를 함유하는 방법.
  16. 제12항에 있어서, 상기 맨드릴 재료를 제거하여 제1 트렌치들을 형성하는 단계는 단일 리소그라피 및 에칭 작업에 의해 행해지는 방법.
  17. 제12항에 있어서, 상기 맨드릴 재료를 제거하여 제1 비아들을 형성하는 단계는 단일 리소그라피 및 에칭 작업에 의해 행해지는 방법.
  18. 제12항에 있어서, 상기 맨드릴 재료를 제거하여 제2 트렌치들을 형성하는 단계는 단일 리소그라피 및 에칭 작업에 의해 행해지는 방법.
  19. 제12항에 있어서, 상기 맨드릴 재료를 제거하여 제2 비아들을 형성하는 단계는 단일 리소그라피 및 에칭 작업에 의해 행해지는 방법.
  20. 제12항에 있어서, 상기 제2 피쳐들을 분리하는 맨드릴 재료와 상기 제1 피쳐들을 분리하는 맨드릴 재료 사이의 계면에 보호층들이 없는 방법.
  21. 제12항에 있어서, 상기 도전성 재료는 구리인 방법.
  22. 제21항에 있어서, 상기 등방성 에천트는 구리에 대해 선택적으로 상기 맨드릴 재료를 제거할 수 있는 방법.
  23. 제22항에 있어서, 상기 등방성 에천트는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 실리콘 산화물, 실리콘 질화물 및 알루미늄에 대해 선택적으로 상기 맨드릴 재료를 제거할 수 있는 방법.
  24. 멀티레벨 상호접속 구조를 제조하기 위한 방법으로서,
    기판에 맨드릴 재료를 피착하는 단계 - 상기 맨드릴 재료는 비정질 실리콘, 비정질 게르마늄 및 비정질 실리콘-게르마늄으로 이루어지는 그룹으로부터 선택됨 -;
    상기 맨드릴 재료의 부분들을 제거하여 트렌치들을 형성하는 단계;
    상기 맨드릴 재료의 부분들을 제거하여 비아들을 형성하는 단계 - 상기 트렌치들은 하부의 비아들 상에 개방됨 -;
    상기 비아들 및 트렌치들을 도전성 재료로 동시에 채워, 상기 맨드릴 재료가 인접 피쳐들 사이에 배치되는 복수의 피쳐를 생성하는 단계;
    상기 피쳐들 및 상기 맨드릴 재료 상에 적어도 하나의 층을 형성하는 단계;
    상기 층을 통해 상기 맨드릴 재료에 이르는 적어도 하나의 통로를 정의하는 단계; 및
    상기 통로 내에 등방성 에천트를 도입함으로써 상기 맨드릴 재료를 제거하는 단계 - 상기 등방성 에천트는 상기 맨드릴 재료를 선택적으로 에칭하여 인접 피쳐들 사이에 에어 보이드를 남김 -
    를 포함하는 방법.
  25. 제24항에 있어서, 상기 맨드릴 재료는 비정질 실리콘이고, 상기 등방성 에천트는 칼륨 수산화물을 함유하는 방법.
  26. 제24항에 있어서, 상기 맨드릴 재료는 비정질 게르마늄이고, 상기 등방성 에천트는 과산화 수소를 함유하는 방법.
  27. 제24항에 있어서, 상기 맨드릴 재료의 부분들을 제거하여 트렌치들을 형성하는 단계는 단일 리소그라피 및 에칭 작업에 의해 행해지는 방법.
  28. 제24항에 있어서, 상기 맨드릴 재료의 부분들을 제거하여 비아들을 형성하는 단계는 단일 리소그라피 및 에칭 작업에 의해 행해지는 방법.
  29. 제24항에 있어서, 상기 멀티레벨 상호접속 구조는 상기 맨드릴 재료를 피복하는 보호층들이 없는 방법.
  30. 제24항에 있어서, 상기 도전성 재료는 구리인 방법.
  31. 제30항에 있어서, 상기 등방성 에천트는 구리에 대해 선택적으로 상기 맨드릴 재료를 제거할 수 있는 방법.
  32. 제31항에 있어서, 상기 등방성 에천트는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 실리콘 산화물, 실리콘 질화물 및 알루미늄에 대해 선택적으로 상기 맨드릴 재료를 제거할 수 있는 방법.
  33. 프로세스에 의해 생성되는 멀티레벨 상호접속 구조로서,
    기판에 맨드릴 재료를 피착하는 단계;
    상기 맨드릴 재료의 부분들을 제거하여 트렌치들을 형성하는 단계;
    상기 맨드릴 재료의 부분들을 제거하여 비아들을 형성하는 단계 - 상기 트렌치들은 하부의 비아들 상에 개방됨 -;
    상기 비아들 및 상기 트렌치들을 도전성 재료로 채워, 상기 맨드릴 재료가 인접 피쳐들 사이에 배치되는 복수의 피쳐를 생성하는 단계;
    상기 피쳐들 및 상기 맨드릴 재료 상에 적어도 하나의 층을 형성하는 단계;
    상기 층을 통해 상기 맨드릴 재료에 이르는 적어도 하나의 통로를 정의하는 단계; 및
    상기 통로 내에 등방성 에천트를 도입함으로써 상기 맨드릴 재료를 제거하는 단계 - 상기 등방성 에천트는 상기 맨드릴 재료를 선택적으로 에칭하여 인접 피쳐 들 사이에 에어 보이드를 남김 -
    를 포함하는 멀티레벨 상호접속 구조.
  34. 제33항에 있어서, 상기 도전성 재료는 구리인 멀티레벨 상호접속 구조.
  35. 제34항에 있어서, 상기 등방성 에천트는 구리에 대해 선택적으로 상기 맨드릴 재료를 제거할 수 있는 멀티레벨 상호접속 구조.
  36. 제35항에 있어서, 상기 등방성 에천트는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 실리콘 산화물, 실리콘 질화물 및 알루미늄에 대해 선택적으로 상기 맨드릴 재료를 제거할 수 있는 멀티레벨 상호접속 구조.
  37. 제33항에 있어서, 상기 맨드릴 재료는 비정질 실리콘, 비정질 게르마늄 및 비정질 실리콘-게르마늄으로 이루어지는 그룹으로부터 선택되는 멀티레벨 상호접속 구조.
  38. 제37항에 있어서, 상기 맨드릴 재료는 비정질 실리콘, 비정질 게르마늄 및 비정질 실리콘-게르마늄으로 이루어지는 그룹으로부터 선택되는 멀티레벨 상호접속 구조.
  39. 제37항에 있어서, 상기 맨드릴 재료는 비정질 실리콘이고, 상기 등방성 에천트는 칼륨 수산화물을 함유하는 멀티레벨 상호접속 구조.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100782487B1 (ko) * 2006-08-21 2007-12-05 삼성전자주식회사 보이드 한정 구조체들, 상기 보이드 한정 구조체들을가지는 반도체 장치들 및 그들의 형성방법들
KR20200006024A (ko) * 2015-09-28 2020-01-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 이의 제조 방법

Families Citing this family (190)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6016000A (en) * 1998-04-22 2000-01-18 Cvc, Inc. Ultra high-speed chip semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectrics
US6627530B2 (en) * 2000-12-22 2003-09-30 Matrix Semiconductor, Inc. Patterning three dimensional structures
US6984892B2 (en) * 2001-03-28 2006-01-10 Lam Research Corporation Semiconductor structure implementing low-K dielectric materials and supporting stubs
US6919637B2 (en) * 2002-09-30 2005-07-19 Intel Corporation Interconnect structure for an integrated circuit and method of fabrication
US6890828B2 (en) * 2003-06-05 2005-05-10 International Business Machines Corporation Method for supporting a bond pad in a multilevel interconnect structure and support structure formed thereby
US6913946B2 (en) * 2003-06-13 2005-07-05 Aptos Corporation Method of making an ultimate low dielectric device
US6995073B2 (en) * 2003-07-16 2006-02-07 Intel Corporation Air gap integration
US7175966B2 (en) * 2003-09-19 2007-02-13 International Business Machines Corporation Water and aqueous base soluble antireflective coating/hardmask materials
US20050077629A1 (en) * 2003-10-14 2005-04-14 International Business Machines Corporation Photoresist ash process with reduced inter-level dielectric ( ILD) damage
US20050263891A1 (en) * 2004-05-28 2005-12-01 Bih-Huey Lee Diffusion barrier for damascene structures
CN1705098A (zh) * 2004-06-02 2005-12-07 中芯国际集成电路制造(上海)有限公司 用于低k中间电介质层的方法及结构
US20060006538A1 (en) * 2004-07-02 2006-01-12 Lsi Logic Corporation Extreme low-K interconnect structure and method
US7205486B2 (en) * 2004-07-16 2007-04-17 Cardiac Pacemakers, Inc. Thermally isolated via structure
US7193327B2 (en) * 2005-01-25 2007-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier structure for semiconductor devices
JP2007035996A (ja) * 2005-07-28 2007-02-08 Toshiba Corp 半導体装置およびその製造方法
US8409970B2 (en) * 2005-10-29 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of making integrated passive devices
US7485581B2 (en) * 2005-11-30 2009-02-03 Lam Research Corporation Device with gaps for capacitance reduction
TW200735308A (en) * 2005-12-23 2007-09-16 Koninkl Philips Electronics Nv On-chip interconnect-stack cooling using sacrificial interconnect segments
CN1996589B (zh) * 2005-12-31 2010-10-13 上海集成电路研发中心有限公司 利用空气填充降低介电常数的大马士革结构及其制造方法
US8097949B2 (en) * 2006-03-30 2012-01-17 Nxp B.V. Control of localized air gap formation in an interconnect stack
US8399349B2 (en) 2006-04-18 2013-03-19 Air Products And Chemicals, Inc. Materials and methods of forming controlled void
US20070257366A1 (en) * 2006-05-03 2007-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for semiconductor interconnect structure
US7649239B2 (en) * 2006-05-04 2010-01-19 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
US7534696B2 (en) * 2006-05-08 2009-05-19 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US7666781B2 (en) * 2006-11-22 2010-02-23 International Business Machines Corporation Interconnect structures with improved electromigration resistance and methods for forming such interconnect structures
US7608538B2 (en) 2007-01-05 2009-10-27 International Business Machines Corporation Formation of vertical devices by electroplating
US8030733B1 (en) 2007-05-22 2011-10-04 National Semiconductor Corporation Copper-compatible fuse target
US7964934B1 (en) 2007-05-22 2011-06-21 National Semiconductor Corporation Fuse target and method of forming the fuse target in a copper process flow
US20090148594A1 (en) * 2007-08-15 2009-06-11 Tessera, Inc. Interconnection element with plated posts formed on mandrel
US20170004978A1 (en) * 2007-12-31 2017-01-05 Intel Corporation Methods of forming high density metal wiring for fine line and space packaging applications and structures formed thereby
US7897514B2 (en) * 2008-01-24 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor contact barrier
US8138603B2 (en) 2008-05-06 2012-03-20 International Business Machines Corporation Redundancy design with electro-migration immunity
EP2283517B1 (en) 2008-05-27 2016-07-13 Nxp B.V. Integrated circuit manufacturing method and integrated circuit
US7709956B2 (en) * 2008-09-15 2010-05-04 National Semiconductor Corporation Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure
JP2010108966A (ja) * 2008-10-28 2010-05-13 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
DE102009023377B4 (de) * 2009-05-29 2017-12-28 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines Mikrostrukturbauelements mit einer Metallisierungsstruktur mit selbstjustiertem Luftspalt
JP5491077B2 (ja) * 2009-06-08 2014-05-14 キヤノン株式会社 半導体装置、及び半導体装置の製造方法
KR101616044B1 (ko) * 2009-07-03 2016-04-28 삼성전자주식회사 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자
US8455364B2 (en) * 2009-11-06 2013-06-04 International Business Machines Corporation Sidewall image transfer using the lithographic stack as the mandrel
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
CN101982879A (zh) * 2010-10-15 2011-03-02 复旦大学 一种低介电常数介质与铜互连的结构及其集成方法
US8822342B2 (en) * 2010-12-30 2014-09-02 Globalfoundries Singapore Pte. Ltd. Method to reduce depth delta between dense and wide features in dual damascene structures
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
CN102543852B (zh) * 2011-12-27 2014-07-16 格科微电子（上海）有限公司 金属互连结构及其制作方法
US8652962B2 (en) * 2012-06-19 2014-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Etch damage and ESL free dual damascene metal interconnect
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US20140048888A1 (en) 2012-08-17 2014-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained Structure of a Semiconductor Device
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US8659173B1 (en) * 2013-01-04 2014-02-25 International Business Machines Corporation Isolated wire structures with reduced stress, methods of manufacturing and design structures
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US8921225B2 (en) * 2013-02-13 2014-12-30 Globalfoundries Inc. Method for off-grid routing structures utilizing self aligned double patterning (SADP) technology
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US10068834B2 (en) 2013-03-04 2018-09-04 Cree, Inc. Floating bond pad for power semiconductor devices
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9006584B2 (en) 2013-08-06 2015-04-14 Texas Instruments Incorporated High voltage polymer dielectric capacitor isolation device
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9159669B2 (en) * 2014-01-30 2015-10-13 Infineon Technologies Ag Nanotube structure based metal damascene process
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9583380B2 (en) 2014-07-17 2017-02-28 Globalfoundries Inc. Anisotropic material damage process for etching low-K dielectric materials
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9159606B1 (en) * 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9355862B2 (en) 2014-09-24 2016-05-31 Applied Materials, Inc. Fluorine-based hardmask removal
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US9443956B2 (en) 2014-12-08 2016-09-13 Globalfoundries Inc. Method for forming air gap structure using carbon-containing spacer
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US9390967B2 (en) 2014-12-11 2016-07-12 International Business Machines Corporation Method for residue-free block pattern transfer onto metal interconnects for air gap formation
US9373561B1 (en) * 2014-12-18 2016-06-21 International Business Machines Corporation Integrated circuit barrierless microfluidic channel
US9478626B2 (en) 2014-12-19 2016-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with an interconnect structure and method for forming the same
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US9768058B2 (en) 2015-08-10 2017-09-19 Globalfoundries Inc. Methods of forming air gaps in metallization layers on integrated circuit products
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
KR102460075B1 (ko) * 2016-01-27 2022-10-31 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10727138B2 (en) * 2016-06-28 2020-07-28 Intel Corporation Integration of single crystalline transistors in back end of line (BEOL)
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
EP3506342A4 (en) * 2016-08-25 2019-08-28 Sony Semiconductor Solutions Corporation SEMICONDUCTOR COMPONENT, IMAGE RECORDING DEVICE AND METHOD FOR PRODUCING A SEMICONDUCTOR CONSTRUCTION ELEMENT
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US10049979B2 (en) * 2016-10-13 2018-08-14 Globalfoundries Inc. IC structure including TSV having metal resistant to high temperatures and method of forming same
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US11018134B2 (en) 2017-09-26 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US11705414B2 (en) * 2017-10-05 2023-07-18 Texas Instruments Incorporated Structure and method for semiconductor packaging
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10431494B2 (en) * 2018-01-29 2019-10-01 International Business Machines Corporation BEOL self-aligned interconnect structure
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5117276A (en) * 1989-08-14 1992-05-26 Fairchild Camera And Instrument Corp. High performance interconnect system for an integrated circuit
JPH0722583A (ja) * 1992-12-15 1995-01-24 Internatl Business Mach Corp <Ibm> 多層回路装置
US6057224A (en) * 1996-03-29 2000-05-02 Vlsi Technology, Inc. Methods for making semiconductor devices having air dielectric interconnect structures
US6277728B1 (en) * 1997-06-13 2001-08-21 Micron Technology, Inc. Multilevel interconnect structure with low-k dielectric and method of fabricating the structure
FR2784230B1 (fr) * 1998-10-05 2000-12-29 St Microelectronics Sa Procede de realisation d'un isolement inter et/ou intra-metallique par air dans un circuit integre et circuit integre obtenu
US6245658B1 (en) * 1999-02-18 2001-06-12 Advanced Micro Devices, Inc. Method of forming low dielectric semiconductor device with rigid, metal silicide lined interconnection system
US6255712B1 (en) * 1999-08-14 2001-07-03 International Business Machines Corporation Semi-sacrificial diamond for air dielectric formation
US6709968B1 (en) * 2000-08-16 2004-03-23 Micron Technology, Inc. Microelectronic device with package with conductive elements and associated method of manufacture
US6413852B1 (en) * 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
US20020145201A1 (en) * 2001-04-04 2002-10-10 Armbrust Douglas Scott Method and apparatus for making air gap insulation for semiconductor devices
US6386939B1 (en) * 2001-04-06 2002-05-14 Pao-Chang Wu Pinwheel device
US6403461B1 (en) * 2001-07-25 2002-06-11 Chartered Semiconductor Manufacturing Ltd. Method to reduce capacitance between metal lines

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100782487B1 (ko) * 2006-08-21 2007-12-05 삼성전자주식회사 보이드 한정 구조체들, 상기 보이드 한정 구조체들을가지는 반도체 장치들 및 그들의 형성방법들
US7956439B2 (en) 2006-08-21 2011-06-07 Samsung Electronics Co., Ltd. Void boundary structures, semiconductor devices having the void boundary structures and methods of forming the same
US8420524B2 (en) 2006-08-21 2013-04-16 Samsung Electronics Co. Ltd. Void boundary structures, semiconductor devices having the void boundary structures and methods of forming the same
KR20200006024A (ko) * 2015-09-28 2020-01-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 이의 제조 방법
US11127680B2 (en) 2015-09-28 2021-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

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