CN114664732A - 一种半导体集成器件及其制作方法 - Google Patents

Abstract

本发明公开了一种半导体集成器件及其制作方法，属于半导体技术领域。所述半导体集成器件的制作方法包括以下步骤：提供一衬底，且所述衬底上设置有多个半导体器件；在所述半导体器件上形成介质覆盖层和介质层；蚀刻所述介质覆盖层和所述介质层，形成多个开口，并在所述开口内形成金属层；在所述金属层表面注入离子，形成掺杂区；在所述金属层上形成顶部介质覆盖层；以及对所述金属层进行退火处理，以在所述掺杂区处形成金属覆盖层。通过本发明提供的一种半导体集成器件及其制作方法，提高半导体集成器件的性能。

Description

一种半导体集成器件及其制作方法

技术领域

本发明属于半导体技术领域，特别涉及一种半导体集成器件及其制作方法。

背景技术

随着集成电路的不断发展，半导体器件的特征尺寸减小，集成电路的集成度不断提高。在集成器件中，不同半导体器件之间通过高密度金属互连。目前，已经逐渐采用电阻较小的金属铜连线取代了金属铝连线，但金属铜蚀刻困难，在实际应用中，铜与介质覆盖层的黏附性较差，界面结合能较小，在铜和介质覆盖层互连结构的电迁移问题随着关键尺寸的减小而变的越来越严重，引起电迁移失效，降低半导体集成器件的性能。

因此，如何获得高质量的半导体集成器件成为亟需解决的问题。

发明内容

本发明的目的在于提供一种半导体集成器件及其制作方法，通过本发明提供的半导体集成器件及其制作方法，可以提高半导体集成器件的性能。

为解决上述技术问题，本发明是通过以下技术方案实现的：

本发明提供一种半导体集成器件的制作方法，包括以下步骤：

提供一衬底，且所述衬底上设置有多个半导体器件；

在所述半导体器件上形成介质覆盖层和介质层；

蚀刻所述介质覆盖层和所述介质层，形成多个开口，并在所述开口内形成金属层；

在所述金属层表面注入离子，形成掺杂区；

在所述金属层上形成顶部介质覆盖层；以及

对所述金属层进行退火处理，以在所述掺杂区处形成金属覆盖层。

在本发明一实施例中，所述半导体集成器件的制作方法还包括：在所述金属层和所述介质层之间形成阻挡层。

在本发明一实施例中，所述阻挡层的厚度为2nm~5nm。

在本发明一实施例中，所述的半导体集成器件的制作方法还包括：在所述介质层上形成硬质掩膜层，并以所述硬质掩膜层为掩膜，对所述金属层进行离子注入。

在本发明一实施例中，所述离子注入包括第一次注入，且所述第一次注入的注入剂量为2.5×10¹⁷cm^-2~5×10¹⁷cm^-2。

在本发明一实施例中，所述离子注入包括第二次注入，且所述第二次注入的注入剂量为所述第一次注入的注入剂量的40%~60%。

在本发明一实施例中，所述金属覆盖层的形成步骤包括：

将所述半导体器件放入反应室中；

向所述反应室通入氮气和氢气的混合气体，以形成厚度为8nm~20nm所述金属覆盖层。

在本发明一实施例中，所述半导体集成器件的制作方法还包括：在所述半导体器件上形成层叠设置的多层金属层和多层介质覆盖层。

在本发明一实施例中，所述半导体集成器件的制作方法还包括：在每一所述金属层和所述介质覆盖层的界面处形成所述金属覆盖层。

本发明的另一个目的还在于，提供一种半导体集成器件，包括：

衬底；

多个半导体器件，设置在所述衬底上；

介质覆盖层，设置在所述多个半导体器件上；

介质层，设置在所述介质覆盖层上，所述介质层和所述介质覆盖层包括多个开口；

金属层，设置在所述开口内；

顶部介质覆盖层，设置在所述金属层上；以及

金属覆盖层，设置在所述金属层和所述顶部介质覆盖层的界面处。

本发明提供的一种半导体集成器件及其制作方法，在金属层制作过程中，准确定义金属覆盖层的形成区域，减少对介质层的损失，减少漏电流现象。改善金属层与介质覆盖层的界面性能，提高界面结合能，减少电迁移失效现象，提高器件的抗电迁移可靠性，提高半导体集成器件的电学性能，延长产品使用寿命。

当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中半导体器件的剖面结构示意图。

图2为一实施例中第一开口位置示意图。

图3为一实施例中第一阻挡层示意图。

图4为一实施例中第一金属层示意图。

图5为一实施例中第一掺杂区示意图。

图6为一实施例中第二介质覆盖层示意图。

图7为一实施例中第一金属覆盖层示意图。

图8为一实施例中第二开口位置示意图。

图9为一实施例中第二金属层示意图。

图10为一实施例中第二金属层第一次平坦化后示意图。

图11为一实施例中第二掺杂区示意图。

图12为一实施例中第二金属层第二次平坦化后示意图。

图13为一实施例中半导体集成器件示意图。

图14为一实施例中另一半导体集成器件示意图。

标号说明：

10衬底；101半导体器件；11绝缘层；12互连结构；13第一介质覆盖层；14第一介质层；15第一开口；16第一硬质掩膜层；17第一阻挡层；18第一金属层；19第一掺杂区；20第二介质覆盖层；21第一金属覆盖层；22第二介质层；23第二硬质掩膜层；24金属硬掩膜层；25第二开口；251通孔；252第二金属层开口；26第二阻挡层；27第二金属层；28第二掺杂区；29第三介质覆盖层；30第二金属覆盖层；31金属覆盖层。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

本发明提供的一种半导体集成器件及其制作方法，金属层与介质覆盖层和介质层之间连接良好，可避免在界面处出现孔洞等缺陷，减少电迁移失效（Electron MigrationFail），进而提高半导体集成器件的性能。且本发明制备的半导体集成器件可广泛应用于光通信、数码显示、图像接收、光集成、交通、能源、医学、家用电器以及航空航天等各个领域。

请参阅图1所示，在本发明一实施例中，提供一衬底10，且衬底10例如为单晶硅、多晶硅、非晶硅或绝缘体上硅等半导体材料。其中，在衬底10上设置多个半导体器件101，本发明并不限制半导体器件101的种类。半导体器件101例如为场效应管（Field EffectTransistor，FET）、金属-氧化物半导体场效应晶体管（Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET）、互补金属氧化物半导体（Complementary MetalOxide Semiconductor，CMOS）、绝缘栅双极型晶体管(Insulated Gate BipolarTransistor，IGBT)、高速恢复二极管（Fast Recovery Diode，FRD）、高速高效整流二极管（Figh Efficiency Diode，HED）、定压二极管、高频二极管、发光二极管(Light-EmittingDiode，LED)、栅极光闭晶闸管（Gate Turn off Thyristor，GTO）、光触发晶闸管（LightTriggered Thyristor，LTT）、晶闸管(Thyristor)、电荷耦合器（Charge Coupled Device，CCD图像传感器）、数字信号处理器件（Digital Signal processor，DSP）、光继电器（PhotoRelay）或微处理器（Micro Processor）等半导体器件中的一种或几种，具体可根据半导体集成器件的制作要求进行制作。

请参阅图1和图4所示，在本发明一实施例中，在衬底10上设置有绝缘层11，且绝缘层11内设置有多个互连结构12，互连结构12例如为金属连线或导电插塞等，且互连结构12与衬底10上的半导体器件101连接。其中，绝缘层11例如为二氧化硅或氮化硅等绝缘物质，可以隔离半导体器件101与金属层，防止金属的扩散，并在制备金属层时保护半导体器件101，避免半导体器件101受到损伤。在本实施例中，互连结构12例如为金属钨、金属铜、金属银或金属金等低电阻材料，确保互连结构12与后期制备的第一金属层18连接时，电阻较小，从而提高半导体集成器件的性能。

请参阅图1所示，在本发明一实施例中，在绝缘层11形成第一介质覆盖层13、第一介质层14和第一硬质掩膜层16。其中，第一介质覆盖层13设置在绝缘层11上，第一介质层14设置在第一介质覆盖层13上，第一硬质掩膜层16设置在第一介质层14上。其中，第一介质覆盖层13例如为氮碳化硅（SiCN）或碳化硅（SiC）等，以防止金属层中的金属离子向绝缘层11扩散，第一介质覆盖层13例如可通过化学气相沉积（Chemical Vapor Deposition，CVD）或等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)等方法沉积。第一介质层14例如为氟化硅（SiF）、碳氧化硅（SiOC）或氟氧化硅（SiOF）等低介电常数（Low-K）材料制备，以提高半导体集成器件的可靠性，且第一介质层14可通过化学气相沉积或低压化学气相淀积法（Low Pressure Chemical Vapor Deposition，LPCVD）等方法沉积。第一硬质掩膜层16例如为氮化硅（SiN）等，且第一硬质掩膜层16例如通过低压化学气相淀积法等方法制备，在后续制备中，第一硬质掩膜层16作为研磨层和第一介质层14的保护层。在本实施例中，第一硬质掩膜层16的厚度例如为30nm~45nm，第一介质覆盖层13和第一介质层14的厚度可根据半导体集成器件的制备要求进行选择。

请参阅图2至图4所示，在本发明一实施例中，刻蚀第一硬质掩膜层16、第一介质层14、第一介质覆盖层13和部分绝缘层11，形成多个第一开口15，且第一开口15用来定位第一金属层18的位置。在本实施例中，例如通过干法刻蚀工艺，形成第一开口15，且刻蚀气体例如可以是三氟甲烷（CHF₃）、二氟甲烷（CH₂F₂）、三氟化氮（NF₃）、六氟化硫（SF₆）、氮气（N₂）或氧气（O₂）等中的一种或几种气体的组合。在其他实施例中，可以采用干法刻蚀和湿法刻蚀结合工艺或湿法刻蚀工艺形成开口。在第一开口15形成后，在第一开口15的侧壁和底部形成第一阻挡层17，即第一阻挡层17位于第一开口15内第一硬质掩膜层16、第一介质层14和第一介质覆盖层13的侧壁上，以及暴露的绝缘层11上。在本实施例中，第一阻挡层17例如通过物理气相沉积（Physical Vapor Deposition，PVD）等方式形成，且第一阻挡层17例如为钽（Ta）或氮化钽（TaN）等粘附性较好的物质，第一阻挡层17的厚度例如为2nm~5nm。通过设置第一阻挡层17，增强金属层与第一开口15的侧壁的粘附性，防止发生电迁移现象，提高半导体集成器件的电学性能。

请参阅图4所示，在本发明一实施例中，在第一开口15内沉积第一金属层18，且第一金属层18例如为双大马革士结构，第一金属层18例如为金属铜层、金属铝层或金属钨层等。在本实施例中，第一金属层18例如为金属铜层，第一金属层18例如通过物理气相沉积或电镀等方式形成，且第一金属层18填充于第一开口15内直至覆盖第一硬质掩膜层16。在第一金属层18沉积完成后，进行第一次平坦化工艺，例如通过化学机械研磨（ChemicalMechanical Polish，CMP）进行平坦化工艺，得到第一金属层18与两侧的第一硬质掩膜层16齐平，且第一硬质掩膜层16的剩余厚度例如为20nm~30nm。

请参阅图5所示，在本发明一实施例中，以第一硬质掩膜层16为掩膜，向第一金属层18内注入杂质离子，形成第一掺杂区19。例如通过金属蒸汽真空弧离子注入法（MEVVA）注入杂质离子，例如采用金属离子注入机进行杂质离子注入，且杂质离子例如为氮（N）、磷（P）、钯（Pd）、钴（Co）、锡（Sn）、钨（W）、钽（Ta）、镍（Ni）、镓（Ga）或铟（In）等。在本实施例中，以锡离子作为杂质离子为例进行阐述，且锡离子的注入例如采用分步注入进行。具体的，第一次注入的能量例如为50keV~100keV，锡离子的注入剂量例如为2.5×10¹⁷cm^-2~5×10¹⁷cm^-2，其中，注入剂量为单位面积注入的离子的个数，单位记为离子/平方厘米，简写为cm^-2。第二次注入的能量例如为40keV~80keV，锡离子的注入剂量例如为第一次注入剂量的40%~60%，又例如为50%，第二次注入形成的掺杂区位于第一次注入形成的掺杂区上，且第一掺杂区19的厚度例如为35nm~100nm。在其他实施例中，杂质离子可以一步注入，也可以进行杂质离子注入下，形成埋层掺杂区，且埋层掺杂区的顶部与第一介质层14和第一硬质掩膜层16的界面齐平，埋层掺杂区向衬底10的方向延伸，且延伸的厚度例如为10nm~50nm。

请参阅图5至图6所示，在本发明一实施例中，第一掺杂区19形成后，进行第二次平坦化工艺，例如通过CMP工艺去除第一硬质掩膜层16和部分第一金属层18，通过控制研磨时间，控制第一掺杂区19的剩余厚度，且第一掺杂区19的剩余厚度例如为5nm~15nm。在第二次平坦化工艺时，第一金属层18的表面已经形成了第一掺杂区19，可减少金属层暴露在空气中时发生氧化的可能性，增大了等待时间（Queue Time），制作工艺更加灵活。在去除第一硬质掩膜层16后，在第一介质层14和第一掺杂区19上形成第二介质覆盖层20，且第二介质覆盖层20例如通过化学气相沉积法形成，第二介质覆盖层20例如为氮碳化硅或碳化硅等，以防止在退火过程中，金属层扩散到介质层中。在本实施例中，当金属层为一层时，将第二介质覆盖层20定义为顶部介质覆盖层，当金属层为多层时，将顶层金属层上的介质覆盖层定义为顶部介质覆盖层。

请参阅图6至图7所示，在本发明一实施例中，在形成第二介质覆盖层20后，可进行退火处理。具体的，将半导体集成器件放入反应室中，将反应室温度加热到150℃~300℃，通入氮气（N₂）和氢气的（H₂）混合气体，且氮气和氢气的流量比例如为95:5~97:3，在氮气和氢气的氛围中退火1min~10min，第一掺杂区19中的杂质离子和第一金属层18中的金属反应形成第一金属覆盖层21。即退火完成后在第一金属层18和第二介质覆盖层20的界面处形成一层界面合金共化物Cu₃Sn，即第一金属覆盖层21，且第一金属覆盖层21的厚度例如为8nm~20nm。在不同实施例中，通过控制第二次平坦化工艺的时间和热处理的条件，可以灵活控制第一金属覆盖层21的厚度。因第一掺杂区19在形成第一金属覆盖层21后，金属层与介质覆盖层的界面性能得到改善，界面结合能提高，减少电迁移失效现象。且在形成第一金属覆盖层21过程中，第一金属覆盖层21体积发生微膨胀，减少金属层与介质覆盖层在界面处产生空洞的现象，进一步减少电迁移失效现象。在本发明中，可采用相同的方法在任意金属层和介质覆盖层的界面处形成金属覆盖层，在多层金属层的金属布线结构中，可在最后一步进行退火，减少退火程序，简化生产工艺，节约成本。本实施例以两层金属层的大马士革结构为例进行阐述，当然，在其他实施例中，金属层的结构和层数不受限制。

请参阅图6和图8所示，在本发明一实施例中，在形成第二介质覆盖层20后，在第二介质覆盖层20上形成第二介质层22、第二硬质掩膜层23和金属硬掩膜层24。其中，第二介质层22设置在第二介质覆盖层20上，第二硬质掩膜层23设置在第二介质层22上，金属硬掩膜层24设置在第二硬质掩膜层23上。其中，第二介质层22例如为氟化硅、碳氧化硅或氟氧化硅等低介电常数材料制备，以提高半导体集成器件的可靠性，且第二介质层22可通过化学气相沉积或低压化学气相淀积法等方法沉积。第二硬质掩膜层23例如为氮化硅等，且第二硬质掩膜层23例如通过低压化学气相淀积法等方法制备，在后续制备中，第二硬质掩膜层23作为第二介质层22的保护层。金属硬掩膜层24例如为钛、钽、氮化钽或氮化钛等，且金属硬掩膜层24例如通过物理气相沉积或原子层沉积（Atomic Layer Deposition，ALD）等方法形成，以作为掩膜层，控制开口的形貌和质量。在本实施例中，金属硬掩膜层24的厚度例如为5nm~15nm，第二硬质掩膜层23的厚度例如为30nm~45nm，第二介质覆盖层20和第二介质层22的厚度可根据半导体集成器件的制备要求进行选择。

请参阅8至图9所示，在本发明一实施例中，刻蚀金属硬掩膜层24、第二硬质掩膜层23、第二介质层22和第二介质覆盖层20，形成多个第二开口25，且第二开口25用来定位第二金属层27的位置。在本实施例中，第二开口25包括通孔251和第二金属层开口252，第二金属层开口252通过通孔251与第一掺杂区19连接，且第二开口25通过两步刻蚀完成。具体的，在金属硬掩膜层24形成图案化光阻层（图中未显示），以定位通孔251的位置，通过刻蚀，形成通孔251，且通孔251暴露出第一掺杂区19。在通孔251形成后，去除图案化光阻层，再重新形成另一图案化光阻层（图中未显示），以定位第二金属层开口252的位置，进行刻蚀，形成第二金属层开口252，即形成第二开口25。其中，例如通过干法刻蚀工艺，形成第二开口25，刻蚀气体例如可以是三氟甲烷、二氟甲烷、三氟化氮、六氟化硫、氮气或氧气等中的一种或几种气体的组合。在其他实施例中，可以采用干法刻蚀和湿法刻蚀结合工艺或湿法刻蚀工艺形成开口。

请参阅8至图9所示，在本发明一实施例中，在第二开口25形成后，在第二开口25的侧壁和底部形成第二阻挡层26，即第二阻挡层26位于第二开口25内金属硬掩膜层24、第二硬质掩膜层23、第二介质层22以及第二介质覆盖层20的侧壁上。在本实施例中，第二阻挡层26例如通过物理气相沉积等方式形成，且第二阻挡层26例如为钽或氮化钽等粘附性较好的物质，第二阻挡层26的厚度例如为2nm~5nm。通过设置第二阻挡层26，增强第二金属层27与第二开口25的侧壁的粘附性，减少电迁移现象，提高半导体集成器件的电学性能。

请参阅图8至图10所示，在本发明一实施例中，在第二开口25内沉积第二金属层27，且第二金属层27例如为金属铜层、金属铝层或金属钨层等。在本实施例中，第二金属层27例如为金属铜层，第二金属层27例如通过物理气相沉积或电镀等方式形成，且第二金属层27填充于第二开口25内直至覆盖金属硬掩膜层24。在第二金属层27沉积完成后，进行一次平坦化工艺，例如通过化学机械研磨进行平坦化，得到第二金属层27与两侧的第二硬质掩膜层23齐平，且第二硬质掩膜层23的剩余厚度例如为20nm~30nm。

请参阅图11所示，在本发明一实施例中，向第二金属层27内注入杂质离子，形成第二掺杂区28。例如通过金属蒸汽真空弧离子注入法注入杂质离子，例如采用金属离子注入机进行杂质离子注入，且杂质离子例如为氮、磷、钯、钴、锡、钨、钽、镍、镓或铟等。在本实施例中，以锡作为杂质为例进行阐述，且锡离子的注入例如采用分步注入进行。具体的，第一次注入的能量例如为50keV~100keV，锡离子的注入剂量例如为2.5×10¹⁷cm^-2~5×10¹⁷cm^-2，第二次注入的能量例如为40keV~80keV，锡离子的注入剂量例如为第一次注入剂量的40%~60%，又例如为50%，第二次注入形成的掺杂区位于第一次注入形成的掺杂区上，且第二掺杂区28的厚度例如为35nm~100nm。在其他实施例中，杂质离子可以一步注入，也可以进行杂质离子注入下，形成埋层掺杂区，且埋层掺杂区的顶部与第二介质层22和第二硬质掩膜层23的界面齐平，埋层掺杂向衬底10的方向延伸，且延伸的厚度例如为10nm~50nm。

请参阅图11至图13所示，在本发明一实施例中，第二掺杂区28形成后，进行第二次平坦化工艺，例如通过CMP工艺去除第二硬质掩膜层23和部分第二掺杂区28。通过控制研磨时间，控制第二掺杂区28的剩余厚度，且第二掺杂区28的剩余厚度例如为5nm~15nm。在去除第二硬质掩膜层23后，在第二介质层22和第二掺杂区28上形成第三介质覆盖层29，且第三介质覆盖层29例如通过化学气相沉积法等形成，第三介质覆盖层29例如为氮碳化硅或碳化硅等，以防止在退火过程中，金属层扩散到介质层中。

请参阅图13所示，在本发明一实施例中，在形成第三介质覆盖层29后，可进行退火处理。具体的，将半导体集成器件放入反应室中，将反应室温度加热到150℃~300℃，通入氮气（N₂）和氢气的（H₂）混合气体，且氮气和氢气的流量比例如为95:5~97:3，在氮气和氢气的氛围中退火1min~10min，第一掺杂区19中的杂质离子和第一金属层18中的金属反应形成第一金属覆盖层21，第二掺杂区28中的杂质离子和第二金属层27中的金属反应形成第二金属覆盖层30。即退火完成后，在第一金属层18和第二介质覆盖层20的界面处形成一层界面合金共化物Cu₃Sn，即第一金属覆盖层21，在第二金属层27和第三介质覆盖层29的界面处形成一层界面合金共化物Cu₃Sn，即第二金属覆盖层30，且第一金属覆盖层21的厚度例如为8nm~20nm，第二金属覆盖层30的厚度例如为8nm~20nm。即退火完成后，因掺杂区内的掺杂离子与金属层反应形成属覆盖层，金属层与介质覆盖层的界面性能得到改善，界面结合能提高，减少电迁移失效现象。且在形成金属覆盖层的过程中，金属覆盖层体积发生微膨胀，减少金属层与介质覆盖层在界面处产生空洞的现象，进一步减少电迁移失效现象。在本实施例中，在金属层与介质层或金属层与通孔的连接处设置金属覆盖层，提高界面接触性，大大提高金属铜层的界面扩散激活能。

请参阅图14所示，在本发明另一实施例中，半导体集成器件的金属布线采用具有双层金属层的金属层连线方式。在本实施例中，金属覆盖层31设置在第二金属层27和第三介质覆盖层29的界面处，以改善金属层与介质覆盖层的界面接触，界面结合能提高，减少电迁移失效现象。即在本发明中，金属覆盖层也可任意选择形成在任一金属层和介质覆盖层的界面处，也可形成在顶部金属层和介质覆盖层的界面处。

综上所述，本发明提供一种半导体集成器件及其制作方法，在金属层与介质覆盖层之间形成金属覆盖层，提高金属层与介质覆盖层的界面接触性，提高半导体集成器件的性能，提高器件的抗电迁移可靠性，延长产品使用寿命。

以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体集成器件的制作方法，其特征在于，包括以下步骤：

提供一衬底，且所述衬底上设置有多个半导体器件；

在所述半导体器件上形成介质覆盖层和介质层；

蚀刻所述介质覆盖层和所述介质层，形成多个开口，并在所述开口内形成金属层；

在所述金属层表面注入离子，形成掺杂区；

在所述金属层上形成顶部介质覆盖层；以及

对所述金属层进行退火处理，以在所述掺杂区处形成金属覆盖层。

2.根据权利要求1所述的半导体集成器件的制作方法，其特征在于，所述半导体集成器件的制作方法还包括：在所述金属层和所述介质层之间形成阻挡层。

3.根据权利要求2所述的半导体集成器件的制作方法，其特征在于，所述阻挡层的厚度为2nm~5nm。

4.根据权利要求1所述的半导体集成器件的制作方法，其特征在于，所述的半导体集成器件的制作方法还包括：在所述介质层上形成硬质掩膜层，并以所述硬质掩膜层为掩膜，对所述金属层进行离子注入。

5.根据权利要求4所述的半导体集成器件的制作方法，其特征在于，所述离子注入包括第一次注入，且所述第一次注入的注入剂量为2.5×10¹⁷cm^-2~5×10¹⁷cm^-2。

6.根据权利要求5所述的半导体集成器件的制作方法，其特征在于，所述离子注入包括第二次注入，且所述第二次注入的注入剂量为所述第一次注入的注入剂量的40%~60%。

7.根据权利要求1所述的半导体集成器件的制作方法，其特征在于，所述金属覆盖层的形成步骤包括：

将所述半导体器件放入反应室中；

向所述反应室通入氮气和氢气的混合气体，以形成厚度为8nm~20nm所述金属覆盖层。

8.根据权利要求1所述的半导体集成器件的制作方法，其特征在于，所述半导体集成器件的制作方法还包括：在所述半导体器件上形成层叠设置的多层金属层和多层介质覆盖层。

9.根据权利要求8所述的半导体集成器件的制作方法，其特征在于，所述半导体集成器件的制作方法还包括：在每一所述金属层和所述介质覆盖层的界面处形成所述金属覆盖层。

10.一种半导体集成器件，其特征在于，包括：

衬底；

多个半导体器件，设置在所述衬底上；

介质覆盖层，设置在所述多个半导体器件上；

介质层，设置在所述介质覆盖层上，所述介质层和所述介质覆盖层包括多个开口；

金属层，设置在所述开口内；

顶部介质覆盖层，设置在所述金属层上；以及

金属覆盖层，设置在所述金属层和所述顶部介质覆盖层的界面处。

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