KR20090121477A - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 금속배선 형성방법은, 반도체 기판 상부에 배선 형성 영역을 갖는 절연막을 형성하는 단계와, 상기 배선 형성 영역을 매립하도록 상기 절연막 상에 금속막을 형성하는 단계와, 상기 절연막이 노출될 때까지 상기 금속막을 제거하는 단계와, 상기 금속막 및 절연막의 표면에 "F"가 함유된 가스를 플로우(Flow) 하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 자세하게는, 구리막을 적용한 반도체 소자의 금속배선 형성시, 파괴 전압(Breakdown Voltage)과 같은 전기적 특성을 안정적으로 확보할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상부 금속배선과 하부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다.
한편, 반도체 소자의 고집적화 추세에 따라 디자인 룰(Design Rule)이 감소하고, 상기 콘택 플러그가 형성되는 콘택 홀의 종횡비가 점차 증가하고 있다. 이에, 금속배선 및 콘택 플러그를 형성하는 공정의 난이도와 중요성이 증가되고 있는 실정이다.
상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다.
일반적으로, 상기 구리는 상대적으로 낮은 비저항 특성과 상기 알루미늄에 비하여 녹는점이 높고 원자량이 크기 때문에 전기 이동도에 대한 저항력이 우수하다고 알려져 있다.
이하에서는 구리를 적용한 종래의 금속배선 형성방법에 대해 간략하게 설명하도록 한다.
먼저, 반도체 기판 상부에 싱글(Single) 또는 듀얼(Dual) 구조의 트렌치 또는 콘택 홀을 갖는 절연막을 형성하고, 상기 트렌치 또는 콘택 홀의 표면에 Ta막 또는 Ru막과 같은 물질로 확산방지막을 형성한다. 그런 다음, 상기 확산방지막이 형성된 트렌치 또는 콘택 홀을 포함한 절연막 상에 상기 트렌치 또는 콘택 홀을 매립하도록 구리막을 형성한다.
이어서, 상기 구리막 및 상기 확산방지막을 상기 절연막이 노출될 때까지 CMP(Chemicla Mechanical Polishing) 공정으로 제거한 다음, 상기 구리막이 매립된 트렌치 또는 콘택 홀을 포함한 절연막 상에 상부 배선과의 절연을 하기 위한 질화막을 형성하여 금속배선을 완성한다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 기술의 경우에는, 점점 반도체 소자가 고집적화됨에 따라, 상기 트렌치 또는 콘택 홀에 매립된 각 구리막 간의 간격도 점차 작아져, 상기 구리막 간을 절연하기 위한 CMP 공정 수 행 시, 상기 구리막 및 절연막 상에 자발적으로 필드(Field)가 형성되게 된다.
따라서, 상기 자발적으로 형성된 필드로 인해, 상기 CMP 공정 수행 후, 상기 트렌치 또는 콘택 홀이 형성된 절연막까지 상기 구리막에의 구리 이온이 이동 및 대기 중에 노출되어, 상기 절연막 상에서 추가적인 CuO와 같은 산화된 구리막이 성장하게 된다.
그 결과, 상기 절연막 상에서 성장 및 산화된 구리막이 상기 트렌체 또는 콘택 홀에 절연되도록 매립된 상기 각 구리막 간을 전기적으로 연결하게 되어, 그에 따른 파괴 전압(BreakDown Voltage)와 같은 전체 반도체 소자의 전기적 특성을 저하시키게 된다.
본 발명은 구리를 적용한 반도체 소자의 금속배선 형성시, 파괴 전압과 같은 전체 반도체 소자의 전기적 특성 저하를 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 금속배선 형성방법은, 반도체 기판 상부에 배선 형성 영역을 갖는 절연막을 형성하는 단계; 상기 배선 형성 영역을 매립하도록상기 절연막 상에 금속막을 형성하는 단계; 상기 절연막이 노출될 때까지 상기 금속막을 제거하는 단계; 및 상기 금속막 및 절연막의 표면에 "F"가 함유된 가스를 플로우(Flow) 하는 단계;를 포함한다.
상기 배선 형성 영역은 트렌치를 포함하는 싱글 다마신 구조로 형성한다.
상기 배선 형성 영역은 비아홀 및 트렌치를 포함하는 듀얼 다마신 구조로 형성한다.
상기 금속막은 구리를 포함한다.
상기 "F"가 함유된 가스로 플로우 하는 단계는 400∼550℃의 온도 및 1∼100 Torr의 압력에서 1∼5분 동안 PECVD 방식으로 수행한다.
상기 "F"가 함유된 가스는 NF4 또는 CF3인 것을 특징으로 한다.
상기 "F"가 함유된 가스로 플로우 하는 단계 후, 불활성 가스를 이용하여 3∼5분 동안 챔버(Chamber) 공 진행을 수행하는 단계;를 더 포함한다.
상기 "F"가 함유된 가스로 플로우 하는 단계 후, 상기 반도체 기판을 NH3 또는 H2 플라즈마 처리하는 단계;를 더 포함한다.
상기 "F"가 함유된 가스로 플로우 하는 단계 후, 상기 금속막 상에 확산 방지막을 형성하는 단계;를 더 포함한다.
본 발명은 구리막을 적용한 반도체 소자의 금속배선 형성시, 트렌치 또는 콘택 홀과 같은 배선 형성 영역 내에 구리막 형성 후, 상기 구리막 간을 절연시키기 위한 CMP가 수행된 반도체 기판에 대해 약 400℃ 이상의 온도에서 PECVD 방식으로 "F"가 함유된 가스를 플로우시킴으로써, 상기 CMP 공정 후, 자체 필드에 의해 구리막 및 절연막 상부에 형성된 구리 산화물을 제거할 수 있다.
따라서, 본 발명은 상기와 같이 구리막 및 절연막 상부에 형성된 구리 산화물을 제거할 수 있으므로, 상기 트렌치 또는 콘택 홀이 형성된 절연막까지 상기 구리막에의 구리 이온이 이동 및 대기 중에 노출됨에 따른 상기 절연막 상에서의 CuO와 같은 산화된 구리막의 성장을 원천적으로 방지할 수 있다.
그 결과, 본 발명은 상기 절연막 상에서 성장 및 산화된 구리막에 의한 각 구리막 간의 전기적 통전을 방지할 수 있으므로, 그에 따른 파괴 전압(BreakDown Voltage)와 같은 전체 반도체 소자의 전기적 특성 저하를 방지할 수 있다.
본 발명은, 트렌치 또는 콘택 홀과 같은 배선 형성 영역 내에 구리막 형성 후, 상기 각 구리막 간을 절연하기 위한 CMP 공정을 수행하는 반도체 소자의 금속배선 형성방법에 있어서, 상기 CMP 공정 수행 후, 상기 반도체 기판에 대해 약 400℃ 이상의 온도에서 PECVD(Plasma Enhanced Chemical Vapor Depositi) 방식으로 "F"가 함유된 가스를 플로우(Flow) 시킨다.
이렇게 하면, 상기와 같이 구리막 간을 절연시키기 위한 CMP가 수행된 반도체 기판에 대해 약 400℃ 이상의 온도에서 PECVD 방식으로 "F"가 함유된 가스를 플로우시킴으로써, 상기 CMP 공정 후, 자체 필드에 의해 구리막 및 절연막 상부에 형성된 구리 산화물을 제거할 수 있다.
따라서, 상기와 같이 구리막 및 절연막 상부에 형성된 구리 산화물을 제거할 수 있으므로, 상기 트렌치 또는 콘택 홀이 형성된 절연막까지 상기 구리막에의 구리 이온이 이동 및 대기 중에 노출됨에 따른 상기 절연막 상에서의 CuO와 같은 산 화된 구리막의 성장을 원천적으로 방지할 수 있다.
그 결과, 상기 절연막 상에서 성장 및 산화된 구리막에 의한 각 구리막 간의 전기적 통전을 방지할 수 있으므로, 그에 따른 파괴 전압(BreakDown Voltage)와 같은 전체 반도체 소자의 전기적 특성 저하를 방지할 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 게이트 및 캐패시터와 같은 하부 구조물(도시안됨)이 구비된 반도체 기판(102) 상부에 절연막(104)을 형성한다.
도 1b를 참조하면, 상기 절연막(104)을 식각하여 상기 반도체 기판(102)의 절연막(104) 내에 상기 반도체 기판(102)과 전기적으로 콘택되는 배선 형성 영역(106)을 형성한다.
상기 배선 형성 영역(106)은 싱글 다마신 공정 또는 듀얼 다마신 공정에 따라 트렌치 구조, 또는, 트렌치 및 상기 트렌치와 연결되는 적어도 하나 이상의 비아홀을 포함하는 트렌치 및 비아홀 구조로 형성한다.
도 1c를 참조하면, 상기 배선 형성 영역(106)을 포함한 절연막(104) 상에 상기 배선 형성 영역(106)을 매립하도록 금속막(108)을 형성한다.
상기 금속막(108)은 구리막으로 형성하는 것이 바람직하다.
도 1d를 참조하면, 상기 절연막(104) 상에 형성된 금속막(108) 부분을 CMP(Chemical Mechanical Polishing) 공정을 수행하여 제거한다.
그런 다음, 상기 CMP 공정 수행 후, 상기 절연막(104) 상에 형성된 금속막(108) 부분이 제거된 상기 반도체 기판(102)을 PECVD(Plasma Enhanced Chemical Vapor Depositi) 방식을 이용하여 NF4 또는 CF3와 같은 "F"가 함유된 가스를 플로우(Flow : 110)시킨다.
여기서, 상기 NF4 또는 CF3와 같은 "F"가 함유된 가스의 플로우(110)는 400∼550℃의 온도에서 1∼5분 동안 1∼100 Torr의 압력을 인가하여 수행하는 것이 바람직하다.
이때, 상기 400∼550℃ 온도에서의 "F"가 함유된 가스의 플로우(110) 공정으로 인해, 상기 CMP 공정 수행 후, 상기 구리막으로 이루어진 금속막(108) 및 절연막(104) 상에 형성된 CuO와 같은 산화된 구리막을 CuF, Cu2F, Cu2F2, Cu3F3, Cu4F4, NO 및 CO과 같은 부산물로 변성시킬 수 있으며, 상기 CuF, Cu2F, Cu2F2, Cu3F3, Cu4F4, NO 및 CO과 같은 부산물은 가스로 형성되어 상기 구리막으로 이루어진 금속막(108) 및 절연막(104) 상에 잔류하지 않고 모두 휘발된다.
따라서, 상기 구리막으로 이루어진 금속막(108) 및 절연막(104) 표면의 불순물을 제거하여 순수한 구리막과 절연 산화막으로 형성시킬 수 있다.
한편, 도시하지는 않았지만, 상기와 같은 플로우(110) 공정 수행 후, 상기 구리막으로 이루어진 금속막(108) 및 절연막(104) 상에 미세하게 잔류된 상기 CuO와 같은 산화된 구리막을 환원시켜 완전하게 제거하고자, 상기 반도체 기판(102)에 대해 NH3 또는 H2 플라즈마 처리를 수행하여 완전하게 제거할 수 있다.
이때, 상기 NH3 또는 H2 플라즈마 처리 수행 전, 상기 플로우(110) 공정이 수행 된 반도체 기판(102)을 불활성 분위기로 변화시키고자, 불활성 가스를 이용하여 3∼5분 동안 챔버(Chamber) 공 진행을 수행할 수 있다.
도 1e를 참조하면, 상기와 같은 플로우(110) 공정이 수행된 금속막(108) 상에 확산 방지막(112)을 형성하여 본 발명의 실시예에 따른 반도체 소자의 금속배선(100)을 완성한다.
전술한 바와 같이 본 발명은, 구리막을 적용한 금속배선 형성시, 상기와 같이 CMP가 수행된 반도체 기판에 대해 약 400℃ 이상의 온도에서 PECVD 방식으로 "F"가 함유된 가스를 플로우시킴으로써, 상기 CMP 공정 후, 자체 필드에 의해 구리막 및 절연막 상부에 형성된 구리 산화물을 제거할 수 있다.
따라서, 상기와 같이 구리막 및 절연막 상부에 형성된 구리 산화물을 제거할 수 있으므로, 상기 트렌치 또는 콘택 홀이 형성된 절연막까지 상기 구리막에의 구리 이온이 이동 및 대기 중에 노출됨에 따른 상기 절연막 상에서의 CuO와 같은 산화된 구리막의 성장을 원천적으로 방지할 수 있다.
그 결과, 상기 절연막 상에서 성장 및 산화된 구리막에 의한 각 구리막 간의 전기적 통전을 방지할 수 있으므로, 그에 따른 파괴 전압(BreakDown Voltage)와 같 은 전체 반도체 소자의 전기적 특성 저하를 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위해 도시한 공정별 단면도.
Claims (9)
- 반도체 기판 상부에 배선 형성 영역을 갖는 절연막을 형성하는 단계;상기 배선 형성 영역을 매립하도록 상기 절연막 상에 금속막을 형성하는 단계;상기 절연막이 노출될 때까지 상기 금속막을 제거하는 단계; 및상기 금속막 및 절연막의 표면에 "F"가 함유된 가스를 플로우(Flow) 하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 배선 형성 영역은 트렌치를 포함하는 싱글 다마신 구조로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 배선 형성 영역은 비아홀 및 트렌치를 포함하는 듀얼 다마신 구조로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 금속막은 구리를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 "F"가 함유된 가스로 플로우 하는 단계는 400∼550℃의 온도 및 1∼100 Torr의 압력에서 1∼5분 동안 PECVD 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 "F"가 함유된 가스는 NF4 또는 CF3인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 "F"가 함유된 가스로 플로우 하는 단계 후,불활성 가스를 이용하여 3∼5분 동안 챔버(Chamber) 공 진행을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 "F"가 함유된 가스로 플로우 하는 단계 후,상기 반도체 기판을 NH3 또는 H2 플라즈마 처리하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 "F"가 함유된 가스로 플로우 하는 단계 후,상기 금속막 상에 확산 방지막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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| KR1020080047398A KR20090121477A (ko) | 2008-05-22 | 2008-05-22 | 반도체 소자의 금속배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090121477A (ko) |
-
2008
- 2008-05-22 KR KR1020080047398A patent/KR20090121477A/ko not_active Application Discontinuation
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Legal Events
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| WITN | Withdrawal due to no request for examination |