JP4173393B2

JP4173393B2 - 半導体装置の製造方法

Info

Publication number: JP4173393B2
Application number: JP2003081339A
Authority: JP
Inventors: 統多米谷
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-03-24
Filing date: 2003-03-24
Publication date: 2008-10-29
Anticipated expiration: 2023-03-24
Also published as: JP2004289009A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、銅を主成分とする主導体膜を含む埋込配線を有する半導体装置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の素子間は、例えば多層配線構造により結線され回路が構成される。微細化に伴い配線構造として埋込配線構造が開発されている。埋込配線構造は、例えば絶縁膜に形成された配線溝や孔などのような配線開口部内に、ダマシン（Damascene）技術（シングルダマシン（Single-Damascene）技術およびデュアルダマシン（Dual-Damascene）技術）によって、配線材料を埋込むことで形成される。
【０００３】
特開２００２−２１７２０２号公報には、凹部が設けられた絶縁膜上に拡散バリア用下地膜を形成し、拡散バリア用下地膜上にＣｕシード膜を形成してアニールを行ってから、Ｃｕシード膜上に凹部を埋める銅膜をめっき形成する技術が記載されている（特許文献１参照）。
【０００４】
特開２００２−５３９７１号公報には、絶縁膜の凹部の内面にバリア層を形成した後、無電解めっき液中で銅の電解めっきによりバリア層上に第１シード層を形成し、続いて無電解めっき液に基板を浸したまま連続的に銅の無電解めっきを行うことにより第１シード層上に第２シード層を形成し、更に無電解めっきまたは電解めっきにより凹部に銅を埋め込む技術が記載されている（特許文献２参照）。
【０００５】
【特許文献１】
特開２００２−２１７２０２号公報
【０００６】
【特許文献２】
特開２００２−５３９７１号公報
【０００７】
【発明が解決しようとする課題】
本発明者の検討によれば、以下のことが分かった。
【０００８】
配線開口部にバリアメタル層を形成し、バリアメタル層上に銅のシード膜を形成し、アニールを行ってからシード膜上に銅の主導体膜をめっきして配線開口部を埋める技術では、シード膜をアニールしたときにシード膜が凝集してバリアメタル層が部分的に露出し、主導体膜形成時にボイドが発生する恐れがある。このボイドの発生を防ぐためにシード膜を厚くすると、シード膜とバリアメタル層の接着性が低下する恐れがある。これらは、形成される埋込銅配線の信頼性を低下させる。
【０００９】
また、配線開口部にバリアメタル層を形成し、バリアメタル層上に第１のシード膜と第２のシード膜の積層膜からなるシード膜を形成し、そのシード膜上に銅の主導体膜をめっきして配線開口部を埋める技術では、シード膜とバリアメタル層の接着性が低下する恐れがある。また、シード膜上に形成される主導体膜の結晶粒径が比較的小さく、形成される埋込銅配線のストレスマイグレーション特性が低下する恐れがある。これらは、形成される埋込銅配線の信頼性を低下させる。
【００１０】
本発明の目的は、信頼性の高い埋込配線を形成できる半導体装置の製造方法を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の半導体装置の製造方法は、配線開口部に銅配線を形成する際に、第１銅膜を形成して熱処理を行い、第１銅膜上に第２銅膜を形成して熱処理を行い、その後、主導体膜としての銅膜を形成するものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図１は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、の製造工程中の要部断面図である。
【００１６】
図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１の主面に素子分離領域２が形成される。素子分離領域２は酸化シリコンなどからなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。
【００１７】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型ウエル３を形成する。ｐ型ウエル３は、例えばホウ素（Ｂ）などの不純物をイオン注入することなどによって形成される。
【００１８】
次に、ｐ型ウエル３の表面にゲート絶縁膜４が形成される。ゲート絶縁膜４は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００１９】
次に、ｐ型ウエル３のゲート絶縁膜４上にゲート電極５が形成される。例えば、半導体基板１上に多結晶シリコン膜を形成し、その多結晶シリコン膜にリン（Ｐ）などをイオン注入して低抵抗のｎ型半導体膜とし、その多結晶シリコン膜をドライエッチングによってパターニングすることにより、多結晶シリコン膜からなるゲート電極５を形成することができる。
【００２０】
次に、ｐ型ウエル３のゲート電極５の両側の領域にリンなどの不純物をイオン注入することにより、ｎ^-型半導体領域６が形成される。
【００２１】
次に、ゲート電極５の側壁上に、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール７が形成される。サイドウォール７は、例えば、半導体基板１上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。
【００２２】
サイドウォール７の形成後、ｎ⁺型半導体領域８（ソース、ドレイン）が、例えば、ｐ型ウエル３のゲート電極５およびサイドウォール７の両側の領域にリンなどの不純物をイオン注入することにより形成される。ｎ⁺型半導体領域８は、ｎ^-型半導体領域６よりも不純物濃度が高い。
【００２３】
次に、ゲート電極５およびｎ⁺型半導体領域８の表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、ゲート電極５とｎ⁺型半導体領域８との表面に、それぞれシリサイド膜５ａおよびシリサイド膜８ａを形成する。これにより、ｎ⁺型半導体領域８の拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。その後、未反応のコバルト膜は除去する。
【００２４】
このようにして、ｐ型ウエル３にｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）９が形成される。
【００２５】
次に、半導体基板１上に窒化シリコンなどからなる絶縁膜１０と、酸化シリコンなどからなる絶縁膜１１を順次堆積する。それから、絶縁膜１１および絶縁膜１０を順次ドライエッチングすることにより、コンタクトホール１２を形成する。コンタクトホール１２の底部では、半導体基板１の主面の一部、例えばｎ⁺型半導体領域８の一部、やゲート電極５の一部などが露出される。
【００２６】
次に、コンタクトホール１２内に、タングステン（Ｗ）などからなるプラグ１３が形成される。プラグ１３は、例えば、コンタクトホール１２の内部を含む絶縁膜１１上にバリア膜として例えば窒化チタン膜１３ａを形成した後、タングステン膜をＣＶＤ（Chemical Vapor Deposition）法などによって窒化チタン膜１３ａ上にコンタクトホール１２を埋めるように形成し、絶縁膜１１上の不要なタングステン膜および窒化チタン膜１３ａをＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去することにより形成することができる。
【００２７】
図２〜図１１は、図１に続く半導体装置の製造工程中における要部断面図を示している。理解を簡単にするために、図１の絶縁膜１１より下の構造に対応する部分は図示を省略している。
【００２８】
まず、図２に示されるように、プラグ１３が埋め込まれた絶縁膜１１上に絶縁膜（エッチングストッパ膜）１４を形成する。絶縁膜１４は、例えば窒化シリコン膜または炭化シリコン（ＳｉＣ）膜からなる。絶縁膜１４は、その上層の絶縁膜（層間絶縁膜）１５に配線形成用の溝や孔をエッチングにより形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するために形成される。すなわち、絶縁膜１４は絶縁膜１５をエッチングする際にエッチングストッパとして機能する。それから、絶縁膜１４上に、下層からフッ素（Ｆ）が添加された酸化シリコン膜およびフッ素（Ｆ）の添加されていない酸化シリコン膜を順次堆積することによって絶縁膜（層間絶縁膜）１５を形成する。なお、絶縁膜１５は、フッ素の添加されていない酸化シリコン膜のみから形成してもよい。また、フッ素を添加することにより、絶縁膜１５の誘電率を下げることができるので、半導体装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。また、絶縁膜１５は、有機系の低誘電率材料で形成してもよい。
【００２９】
次に、フォトリソグラフィ法およびエッチング法を用いて、絶縁膜１５および絶縁膜１４をドライエッチングすることによって、配線開口部すなわち開口部（配線溝）１６を形成する。このとき、開口部１６の底部では、プラグ１３の上面が露出される。これにより、図２に示される構造が得られる。
【００３０】
次に、図３に示されるように、半導体基板１の主面上の全面に（すなわち、開口部１６の底面および側壁上を含む絶縁膜１５上に）、例えば窒化チタン（ＴｉＮ）などからなる例えば厚さ１０〜５０ｎｍ程度の相対的に薄い導電性バリア膜（バリア導体膜）１７を、スパッタリング法またはＣＶＤ法などを用いて形成する。導電性バリア膜１７は、例えば後述の主導体膜（およびシード膜）の銅の拡散を抑制または防止する機能や、その主導体膜（およびシード膜）と絶縁膜（絶縁膜１１，１４，１５）との密着性を向上させる機能などを有している。このような導電性バリア膜１７の材料としては、窒化チタンに代えて、銅と殆ど反応しない窒化タンタル（ＴａＮ）、窒化バナジウム（ＶＮ）または窒化ニオブ（ＮｂＮ）などのような高融点金属窒化物を用いることもできる。また、導電性バリア膜１７の材料として、高融点金属窒化物にシリコン（Ｓｉ）を添加した材料（例えばＴａＳｉＮ）や、銅と反応し難いタンタル（Ｔａ）またはチタン（Ｔｉ）などのような高融点金属を用いることもできる。また、導電性バリア膜１７としては、上記材料膜の単体膜だけでなく積層膜を用いることもできる。
【００３１】
次に、図４に示されるように、導電性バリア膜１７上に、相対的に薄いシード膜（第１のシード膜）１８を形成する。ここで、シード膜１８は後で形成される主導体膜と導電性バリア膜１７の密着性を向上させるために形成される。シード膜１８は、銅を主成分とする導体膜、例えば銅膜により形成することができる。シード膜１８は、スパッタリング法またはＣＶＤ法などにより形成することができる。シード膜１８の厚みは１０〜１００ｎｍの範囲内であることが好ましく、５０ｎｍ以下であればより好ましい。シード膜１８が１００ｎｍ以上であれば、後述する熱処理（第１の熱処理）によるシード膜１８と導電性バリア膜１７との接着性（密着性）向上の効果が小さくなる。シード膜１８が１０ｎｍ以下であれば、シード膜１８の成膜均一性が低下し、またシード膜１８の成膜時の成膜装置の制御が難しくなる。
【００３２】
シード膜１８の成膜後、半導体基板１に対して熱処理（第１の熱処理、アニール）を行う。この熱処理（第１の熱処理）により、シード膜１８が結晶化して大粒径化し（粒径または結晶粒径が大きくなり）、また導電性バリア膜１７とシード膜１８との接着性（密着性）が向上する。導電性バリア膜１７とシード膜１８との接着性（密着性）を向上できるので、形成される埋込銅配線のストレスマイグレーション特性などを向上することができる。熱処理（第１の熱処理）は、水素（Ｈ₂）ガス、窒素（Ｎ₂）ガス、ヘリウム（Ｈｅ）ガスまたはアルゴン（Ａｒ）ガス（あるいはそれらの混合ガス）などの還元または不活性ガス雰囲気中で行われる。熱処理雰囲気が、１００ｐｐｍ以下程度の酸素（Ｏ₂）ガスを含んでいてもよい。熱処理（第１の熱処理）の温度は、２５０〜４５０℃範囲内であることが好ましい。熱処理の温度が２５０℃より低いと、シード膜１８の接着性向上などの効果が小さくなる。熱処理の温度が４５０℃より高いと、形成される配線の信頼性が低下する恐れがある。
【００３３】
上記のように、熱処理（第１の熱処理）を行うと、シード膜１８と導電性バリア膜１７との接着性が向上するが、薄いシード膜１８を熱処理したことによりシード膜１８に凝集が生じる恐れがある。そのような状態のシード膜１８上に主導体膜としての厚い銅膜をめっき法などで形成したとすると、ボイドが発生し、形成された埋込銅配線の信頼性を低下させる恐れがある。本実施の形態では、上記熱処理（第１の熱処理）の後で、主導体膜を形成する前に、図５に示されるように、シード膜（第１のシード膜）１８上にシード膜（第２のシード膜）１９を形成する。上記熱処理（第１の熱処理）によってシード膜１８に凝集が生じてシード膜１８から導電性バリア膜１７が部分的に露出していたとしても、シード膜１９を形成したことにより、導電性バリア膜１７の露出部をシード膜１９により覆うことができ、その後の主導体膜２０の形成工程（めっき工程）でのボイドの発生を防止することができる。シード膜１９は、シード膜１８と同様、銅を主成分とする導体膜、例えば銅膜により形成することができる。シード膜１９は、スパッタリング法、ＣＶＤ法またはめっき法（電解めっき法または無電解めっき法）などにより形成することができる。シード膜１９の膜厚は、シード膜１９上に主導体膜２０を形成するための銅めっき工程で支障が生じない（例えばボイドの発生やめっき膜厚の不均一などの不具合が生じない）程度の補足膜厚であり、例えば１０〜２００ｎｍ程度である。
【００３４】
シード膜１９を形成した後、半導体基板１に対して熱処理（第２の熱処理、アニール）を行う。この熱処理（第２の熱処理）により、シード膜１８およびシード膜１９が結晶化して大粒径化する。これにより、シード膜１８およびシード膜１９からなるシード膜全体が一様に大粒径化し、シード膜１９の粒径（結晶粒径）をシード膜１８の粒径（結晶粒径）とほぼ同程度にすることができる。熱処理（第２の熱処理）は、水素（Ｈ₂）ガス、窒素（Ｎ₂）ガス、ヘリウム（Ｈｅ）ガスまたはアルゴン（Ａｒ）ガス（あるいはそれらの混合ガス）などの還元または不活性ガス雰囲気中で行われる。熱処理雰囲気が、１００ｐｐｍ以下程度の酸素（Ｏ₂）ガスを含んでいてもよい。熱処理（第２の熱処理）の温度は、２５０〜４５０℃範囲内であることが好ましい。熱処理の温度が２５０℃より低いと、シード膜１９の大粒径化（粒成長）が不十分になる恐れがある。熱処理の温度が４５０℃より高いと、形成される配線の信頼性が低下する恐れがある。なお、この熱処理（第２の熱処理）によりシード膜１９およびシード膜１８は一体化され得るが、理解を簡単にするために、以降の図および説明においてはシード膜１９およびシード膜１８を個別の層として記載している。
【００３５】
上記熱処理（第２の熱処理）の後、図６に示されるように、シード膜１９上に、開口部１６内を埋める（満たす）ように、相対的に厚い銅からなる主導体膜２０を形成する。主導体膜２０は、例えば電解めっきまたは無電解めっきのようなめっき法を用いて形成することができる。また、主導体膜２０は銅を主成分とする導体膜、例えば銅または銅合金により形成することができる。上記のように熱処理（第２の熱処理）によって下地層（シード膜１９）が大粒径化されているので、その上に形成される主導体膜２０の粒径（結晶粒径）も大きくすることができる。これにより、形成される銅配線のストレスマイグレーション特性やエレクトロマイグレーション特性を改善または向上することができる。また、薄いシード膜上に相対的に厚い主導体膜２０をめっき法で形成するとボイドが発生する恐れがあるが、本実施の形態では、シード膜１８上にシード膜１９を形成することによってシード膜全体の膜厚を厚くし、その上に主導体膜２０を形成しているので、主導体膜２０を形成する際のボイドの発生を抑制または防止することができる。また、導電性バリア膜１７上に薄いシード膜１８を形成して熱処理（第１の熱処理）を行い、その後シード膜１８上にシード膜１９を形成して熱処理（第２の熱処理）を行っているので、導電性バリア膜１７とシード膜（シード膜１８とシード膜１９の積層膜）との間の接着性（密着性）を向上することができる。このため、導電性バリア膜１７と主導体膜２０の接着性（密着性）を向上することもできる。
【００３６】
主導体膜２０の形成後、例えば１００〜４００℃程度の温度で半導体基板１に対して熱処理を施す。この熱処理は、水素（Ｈ₂）ガス、窒素（Ｎ₂）ガス、ヘリウム（Ｈｅ）ガスまたはアルゴン（Ａｒ）ガス（あるいはそれらの混合ガス）などの還元または不活性ガス雰囲気中または、そのような雰囲気に微量酸素（例えば５００ｐｐｍ以下程度の濃度の酸素（Ｏ₂）ガス）を含有する雰囲気中で行うことができる。これにより、主導体膜２０（の銅）を再結晶化させ、主導体膜２０の結晶粒を成長させる（結晶粒径を拡大させる）。なお、この熱処理により主導体膜２０、シード膜１９およびシード膜１８は一体化され得るが、理解を簡単にするために、以降の図および説明においては主導体膜２０、シード膜１９およびシード膜１８を個別の層として記載している。
【００３７】
次に、図７に示されるように、主導体膜２０、シード膜１９、シード膜１８および導電性バリア膜１７をＣＭＰ法によって、絶縁膜１５の上面が露出するまで研磨する。これにより、開口部１６内に埋め込まれた主導体膜２０、シード膜１９、シード膜１８および導電性バリア膜１７が残され、それ以外の主導体膜２０、シード膜１９、シード膜１８および導電性バリア膜１７が除去される。このようにして、図７に示されるように、導電性バリア膜１７、シード膜１８、シード膜１９および相対的に厚い主導体膜２０からなる配線（第１層配線）２１を開口部（配線溝）１６からなる配線開口部内に形成する。配線２１は、プラグ１３を介してｎ⁺型半導体領域（ソース、ドレイン）８やゲート電極５と電気的に接続されている。
【００３８】
次に、図８に示されるように、配線２１が埋め込まれた絶縁膜１５上に、絶縁膜（バリア絶縁膜）２２、絶縁膜（層間絶縁膜）２３、絶縁膜（エッチングストッパ膜）２４および絶縁膜（層間絶縁膜）２５を形成する。絶縁膜２２は、例えば炭窒化シリコン（ＳｉＣＮ）膜などからなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜２２は、配線２１中の銅が、絶縁膜２３中に拡散するのを抑制または防止する。絶縁膜２２の他の材料として、例えば窒化シリコン膜、炭化シリコン（ＳｉＣ）膜または酸窒化シリコン（ＳｉＯＮ）膜を用いることもできる。絶縁膜２３は、絶縁膜１５と同様の材料により形成することができる。絶縁膜２４および絶縁膜２５は、絶縁膜１４および絶縁膜１５と同様の材料により形成することができる。
【００３９】
次に、図９に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて絶縁膜２２〜２５をドライエッチングすることなどによって、配線開口部すなわち、配線２１に達する開口部（ビア）３０および開口部（配線溝）３１を形成する。開口部３１は、絶縁膜２５および絶縁膜２４を選択的に除去することにより形成されている。開口部３０は、開口部３１の底部において絶縁膜２３および絶縁膜２２を選択的に除去することにより形成されている。開口部３０の底部では、配線２１の上面が露出される。
【００４０】
次に、開口部３０の底部で露出する配線２１（下層銅配線）の表面に形成された酸化銅を除去して配線２１の露出した上面を清浄化（クリーニング）する処理を行う。これは、例えば水素（Ｈ₂）プラズマ処理のような還元性プラズマ処理により、銅配線表面の酸化銅（ＣｕＯ、Ｃｕ₂Ｏ、ＣｕＯ₂）を銅（Ｃｕ）に還元することにより行うことができる。
【００４１】
次に、図１０に示されるように、半導体基板１の主面上の全面に（すなわち、開口部３０および開口部３１の底面および側壁上を含む絶縁膜２５上に）、導電性バリア膜１７と同様の材料（例えば窒化チタン）からなる薄い導電性バリア膜（バリア導体膜）３２を同様の手法を用いて形成する。導電性バリア膜３２は、導電性バリア膜１７と同様の機能を有し、例えば後述の主導体膜（およびシード膜）の銅の拡散を抑制または防止する機能や、その主導体膜（およびシード膜）と絶縁膜（絶縁膜２２，２３，２４，２５）との密着性を向上させる機能などを有している。
【００４２】
次に、導電性バリア膜３２上に、相対的に薄いシード膜（第１のシード膜）３３を形成する。ここで、シード膜３３は後で形成される主導体膜と導電性バリア膜３２の密着性を向上させるために形成される。シード膜３３は、シード膜１８と同様の材料（例えば銅膜）からなり、同様の手法を用いて形成することができる。シード膜３３の膜厚は、シード膜１８と同様に、１０〜１００ｎｍの範囲内であることが好ましく、５０ｎｍ以下であればより好ましい。シード膜３３が１００ｎｍ以上であれば、後述する熱処理によるシード膜３３と導電性バリア膜３２との接着性向上の効果が小さくなる。シード膜３３が１０ｎｍ以下であれば、シード膜３３の成膜均一性が低下し、またシード膜３３の成膜時の成膜装置の制御が難しくなる。
【００４３】
シード膜３３の成膜後、半導体基板１に対して熱処理（第１の熱処理、アニール）を行う。この熱処理は、シード膜１８の形成後でシード膜１９の形成前に行われる熱処理と同様にして行うことができる。この熱処理（第１の熱処理）により、シード膜３３が結晶化して大粒径化し、また導電性バリア膜３２とシード膜３３との接着性が向上する。導電性バリア膜３２とシード膜３３との接着性（密着性）を向上できるので、形成される埋込銅配線のストレスマイグレーション特性などを向上することができる。熱処理（第１の熱処理）は、水素（Ｈ₂）ガス、窒素（Ｎ₂）ガス、ヘリウム（Ｈｅ）ガスまたはアルゴン（Ａｒ）ガス（あるいはそれらの混合ガス）などの還元または不活性ガス雰囲気中で行われる。熱処理雰囲気が、１００ｐｐｍ以下程度の酸素（Ｏ₂）ガスを含んでいてもよい。熱処理（第１の熱処理）の温度は、２５０〜４５０℃範囲内であることが好ましい。熱処理の温度が２５０℃より低いと、シード膜３３の接着性向上などの効果が小さくなる。熱処理の温度が４５０℃より高いと、形成される配線の信頼性が低下する恐れがある。
【００４４】
上記のように、熱処理（第１の熱処理）を行うと、シード膜３３と導電性バリア膜３２との接着性が向上するが、薄いシード膜３３を熱処理したことによりシード膜３３に凝集が生じる恐れがある。そのような状態のシード膜３３上に主導体膜としての厚い銅膜をめっき法などで形成したとすると、ボイドが発生し、形成された埋込銅配線の信頼性を低下させる恐れがある。本実施の形態では、上記熱処理（第１の熱処理）の後で、主導体膜を形成する前に、シード膜（第１のシード膜）３３上にシード膜（第２のシード膜）３４を形成する。上記熱処理（第１の熱処理）によってシード膜３３に凝集が生じてシード膜３３から導電性バリア膜３２が部分的に露出していたとしても、シード膜３４を形成したことにより、導電性バリア膜３２の露出部をシード膜３４により覆うことができ、その後の主導体膜３５の形成工程（めっき工程）でのボイドの発生を防止することができる。シード膜３４は、シード膜１９と同様の材料（例えば銅膜）からなり、同様の手法を用いて形成することができる。シード膜３４の膜厚は、シード膜３４上に主導体膜３５を形成するための銅めっき工程で支障が生じない（例えばボイドの発生やめっき膜厚の不均一などの不具合が生じない）程度の補足膜厚であり、例えば１０〜２００ｎｍ程度である。
【００４５】
シード膜３４を形成した後、半導体基板１に対して熱処理（第２の熱処理、アニール）を行う。この熱処理（第２の熱処理）により、シード膜３３およびシード膜３４が結晶化して大粒径化する。これにより、シード膜３３およびシード膜３４からなるシード膜全体が一様に大粒径化し、シード膜３４の粒径をシード膜３３の粒径とほぼ同程度にすることができる。熱処理（第２の熱処理）は、水素（Ｈ₂）ガス、窒素（Ｎ₂）ガス、ヘリウム（Ｈｅ）ガスまたはアルゴン（Ａｒ）ガス（あるいはそれらの混合ガス）などの還元または不活性ガス雰囲気中で行われる。熱処理雰囲気が、１００ｐｐｍ以下程度の酸素（Ｏ₂）ガスを含んでいてもよい。熱処理（第２の熱処理）の温度は、２５０〜４５０℃範囲内であることが好ましい。熱処理の温度が２５０℃より低いと、シード膜３４の大粒径化（粒成長）が不十分になる恐れがある。熱処理の温度が４５０℃より高いと、形成される配線の信頼性が低下する恐れがある。なお、この熱処理（第２の熱処理）によりシード膜３４およびシード膜３３は一体化され得るが、理解を簡単にするために、以降の図および説明においてはシード膜３４およびシード膜３３を個別の層として記載している。
【００４６】
上記熱処理（第２の熱処理）の後、シード膜３４上に、開口部３０および開口部３１内を埋める（満たす）ように、相対的に厚い銅からなる主導体膜３５を形成する。主導体膜３５は、例えば電解めっきまたは無電解めっきのようなめっき法を用いて形成することができる。また、主導体膜３５は銅を主成分とする導体膜、例えば銅または銅合金により形成することができる。上記のように熱処理（第２の熱処理）によって下地層（シード膜３４）が大粒径化されているので、その上に形成される主導体膜３５の粒径も大きくすることができる。これにより、形成される銅配線のストレスマイグレーション特性やエレクトロマイグレーション特性を改善または向上することができる。また、薄いシード膜上に相対的に厚い主導体膜３５をめっき法で形成するとボイドが発生する恐れがあるが、本実施の形態では、シード膜３３上にシード膜３４を形成することによってシード膜全体の膜厚を厚くし、その上に主導体膜３５を形成しているので、主導体膜３５を形成する際のボイドの発生を抑制または防止することができる。また、導電性バリア膜３２上に薄いシード膜３３を形成して熱処理（第１の熱処理）を行い、その後シード膜３３上にシード膜３４を形成して熱処理（第２の熱処理）を行っているので、導電性バリア膜３２とシード膜（シード膜３３とシード膜３４の積層膜）との間の接着性（密着性）を向上することができる。このため、導電性バリア膜３２と主導体膜３５の接着性（密着性）を向上することもできる。
【００４７】
主導体膜３５の形成後、例えば１００〜４００℃程度の温度で半導体基板１に対して熱処理を施す。この熱処理は、水素（Ｈ₂）ガス、窒素（Ｎ₂）ガス、ヘリウム（Ｈｅ）ガスまたはアルゴン（Ａｒ）ガス（あるいはそれらの混合ガス）などの還元または不活性ガス雰囲気中または、そのような雰囲気に微量酸素（例えば５００ｐｐｍ以下程度の濃度の酸素（Ｏ₂）ガス）を含有する雰囲気中で行うことができる。これにより、主導体膜３５（の銅）を再結晶化させ、主導体膜３５の結晶粒を成長させる（結晶粒径を拡大させる）。なお、この熱処理により主導体膜３５、シード膜３４およびシード膜３３は一体化され得るが、理解を簡単にするために、以降の図および説明においては主導体膜３５、シード膜３４およびシード膜３３を個別の層として記載している。
【００４８】
次に、主導体膜３５、シード膜３４、シード膜３３および導電性バリア膜３２をＣＭＰ法によって、絶縁膜２５の上面が露出するまで研磨する。これにより、開口部３０および開口部３１内に埋め込まれた主導体膜３５、シード膜３４、シード膜３３および導電性バリア膜３２が残され、それ以外の主導体膜３５、シード膜３４、シード膜３３および導電性バリア膜３２が除去される。このようにして、図１１に示されるように、導電性バリア膜３２、シード膜３３、シード膜３４および相対的に厚い主導体膜３５からなる配線（第２層配線）３６を開口部（配線溝）３１および開口部（ビア）３０からなる配線開口部内に形成する。配線３６は、開口部（ビア）３０に埋め込まれた導電性バリア膜３２、シード膜３３、シード膜３４および主導体膜３５からなるビア部を介して配線２１と電気的に接続されている。
【００４９】
その後、同様の工程を必要に応じて繰り返して、第３層配線以降の上層配線を形成することができるが、ここではその説明は省略する。
【００５０】
本実施の形態では、埋込銅配線（配線２１，３６）を形成する際のシード膜を第１のシード膜（シード膜１８，３３）と第２のシード膜（シード膜１９，３４）により形成する。第１のシード膜の形成後には、第１の熱処理を行う。これにより、導電性バリア膜（導電性バリア膜１７，３２）と第１のシード膜との接着性を向上することができる。この際、第１のシード膜の厚みが厚すぎると接着性向上効果が小さくなる。一方、薄いシード膜上に銅の主導体膜をめっき法で形成すると、ボイドが生じる恐れがある。このため、第１のシード膜上に第２のシード膜を形成する。これにより、第１のシード膜の膜厚を厚くしなくとも、第１のシード膜と第２のシード膜とからなる全体のシード膜の厚みを厚くすることができる。第１のシード膜に凝集が生じて導電性バリア膜が第１のシード膜から部分的に露出したとしても、導電性バリア膜の露出部を第２のシード膜により覆うことができるので、主導体膜（主導体膜２０，３４）を形成してもボイドが生じない。これにより、形成される埋込銅配線の欠陥を低減または防止できる。また、第２のシード膜の形成後で主導体膜の形成前に、第２の熱処理を行うことで、第１のシード膜と第２のシード膜とを一様に大粒径化し、その後に形成される主導体膜の粒径を大きくできる。また、第１のシード膜形成後に第１の熱処理を行い、第２のシード膜形成後に第２の熱処理を行うことで、導電性バリア膜とシード膜（第１のシード膜および第２のシード膜の積層膜）との接着性（密着性）を向上することができる。シード膜を大粒径化でき、また導電性バリア膜とシード膜との接着性を向上することができるので、形成される埋込銅配線のストレスマイグレーション特性やエレクトロマイグレーション特性などを大幅に改善できる。配線欠陥密度（配線中のマイクロボイド）も大幅に低減できる。このため、埋込銅配線の信頼性を向上することができる。また、半導体装置の製造歩留まりを向上でき、半導体装置の製造コストを低減できる。
【００５１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５２】
前記実施の形態では、ＭＩＳＦＥＴを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、銅を主成分とする主導体膜を含む配線を有する種々の半導体装置に適用することができる。
【００５３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５４】
配線開口部に銅配線を形成する際に、第１銅膜を形成して熱処理を行い、第１銅膜上に第２銅膜を形成して熱処理を行い、その後、主導体膜としての銅膜を形成することにより、信頼性の高い埋込銅配線を形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
１半導体基板
２素子分離領域
３ｐ型ウエル
４ゲート絶縁膜
５ゲート電極
５ａシリサイド膜
６ｎ^-型半導体領域
７サイドウォール
８ｎ⁺型半導体領域
８ａシリサイド膜
９ｎチャネル型のＭＩＳＦＥＴ
１０絶縁膜
１１絶縁膜
１２コンタクトホール
１３プラグ
１３ａ窒化チタン膜
１４絶縁膜
１５絶縁膜
１６開口部
１７導電性バリア膜
１８シード膜
１９シード膜
２０主導体膜
２１配線
２２絶縁膜
２３絶縁膜
２４絶縁膜
２５絶縁膜
３０開口部
３１開口部
３２導電性バリア膜
３３シード膜
３４シード膜
３５主導体膜
３６配線

Claims

（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜に配線開口部を形成する工程、
（ｄ）前記配線開口部の底部および側壁を含む前記第１絶縁膜上に、バリア導体膜を形成する工程、
（ｅ）前記バリア導体膜上に銅を主成分とする第１シード膜を形成する工程、
（ｆ）前記（ｅ）工程後に、第１熱処理を行うことで、前記第１シード膜の結晶粒径を大きくする工程、
（ｇ）前記（ｆ）工程後に、前記第１シード膜上に銅を主成分とする第２シード膜を形成する工程、
（ｈ）前記（ｇ）工程後に、第２熱処理を行うことで、前記第２シード膜の結晶粒径を、前記第１シード膜の結晶粒径と同程度に大きくする工程、
（ｉ）前記（ｈ）工程後に、前記配線開口部内を満たすように前記第２シード膜上に銅を主成分とする導体膜をめっき法を用いて形成する工程、
（ｊ）前記配線開口部内に埋め込まれた前記バリア導体膜、前記第１シード膜、前記第２シード膜および前記導体膜を残すように、それ以外の前記バリア導体膜、前記第１シード膜、前記第２シード膜および前記導体膜を除去する工程、
を有し、
前記（ｆ）工程の第１熱処理によって、前記第１シード膜に凝集が発生することを特徴とする半導体装置の製造方法。
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜に配線開口部を形成する工程、
（ｄ）前記配線開口部の底部および側壁を含む前記第１絶縁膜上に、銅の拡散を抑制または防止する機能を有するバリア導体膜を形成する工程、
（ｅ）前記バリア導体膜上に銅を主成分とする第１シード膜を形成する工程、
（ｆ）前記（ｅ）工程後に、２５０〜４５０℃の範囲内の温度で第１熱処理を行うことで、前記第１シード膜の結晶粒径を大きくする工程、
（ｇ）前記（ｆ）工程後に、前記第１シード膜上に銅を主成分とする第２シード膜を形成する工程、
（ｈ）前記（ｇ）工程後に、２５０〜４５０℃の範囲内の温度で第２熱処理を行うことで、前記第２シード膜の結晶粒径を、前記第１シード膜の結晶粒径と同程度に大きくする工程、
（ｉ）前記（ｈ）工程後に、前記配線開口部内を満たすように前記第２シード膜上に銅を主成分とする導体膜をめっき法を用いて形成する工程、
（ｊ）前記配線開口部内に埋め込まれた前記バリア導体膜、前記第１シード膜、前記第２シード膜および前記導体膜を残すように、それ以外の前記バリア導体膜、前記第１シード膜、前記第２シード膜および前記導体膜を除去する工程、
を有し、
前記（ｆ）工程の第１熱処理によって、前記第１シード膜に凝集が発生することを特徴とする半導体装置の製造方法。
請求項１または２に記載の半導体装置の製造方法において、
前記（ｆ）工程後に、前記第１シード膜には前記バリア導体膜が露出している箇所が存在しており、
前記（ｇ）工程で、前記露出している箇所は、前記第２シード膜によって覆われることを特徴とする半導体装置の製造方法。
請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
前記（ｆ）工程の第１熱処理は、還元または不活性ガス雰囲気中で行われることを特徴とする半導体装置の製造方法。
請求項４に記載の半導体装置の製造方法において、
前記第１熱処理が行われる前記還元または不活性ガス雰囲気は、水素ガス、窒素ガス、ヘリウムガスまたはアルゴンガス雰囲気であることを特徴とする半導体装置の製造方法。
請求項１〜５のいずれか１項に記載の半導体装置の製造方法において、
前記（ｈ）工程の第２熱処理は、還元または不活性ガス雰囲気中で行われることを特徴とする半導体装置の製造方法。
請求項６に記載の半導体装置の製造方法において、
前記第２熱処理が行われる前記還元または不活性ガス雰囲気は、水素ガス、窒素ガス、ヘリウムガスまたはアルゴンガス雰囲気であることを特徴とする半導体装置の製造方法。
請求項１〜７のいずれか１項に記載の半導体装置の製造方法において、
前記（ｅ）工程で、前記第１シード膜は、スパッタリング法またはＣＶＤ法によって形成されることを特徴とする半導体装置の製造方法。
請求項１〜８のいずれか１項に記載の半導体装置の製造方法において、
前記（ｇ）工程で、前記第２シード膜は、スパッタリング法、ＣＶＤ法またはめっき法によって形成されることを特徴とする半導体装置の製造方法。
請求項１〜９のいずれか１項に記載の半導体装置の製造方法において、
前記第１絶縁膜は、フッ素が添加された酸化シリコン膜であることを特徴とする半導体装置の製造方法。
請求項１〜９のいずれか１項に記載の半導体装置の製造方法において、
前記第１絶縁膜は、有機膜であることを特徴とする半導体装置の製造方法。