JP4344506B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法 Download PDFInfo
- Publication number
- JP4344506B2 JP4344506B2 JP2002144447A JP2002144447A JP4344506B2 JP 4344506 B2 JP4344506 B2 JP 4344506B2 JP 2002144447 A JP2002144447 A JP 2002144447A JP 2002144447 A JP2002144447 A JP 2002144447A JP 4344506 B2 JP4344506 B2 JP 4344506B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- temperature
- wiring
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、半導体集積回路装置に含まれる配線間の電気的導通不良を防ぐ手段に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば、特開平１０−１２５７８２号公報には、半導体基板上に形成された層間絶縁膜に接続孔または溝を形成した後、熱処理によって層間絶縁膜の脱ガスを行うことにより、高圧リフロー法によってその接続孔または溝に配線材料を埋め込む際に、良好な埋め込みを可能とする技術が開示されている。
【０００３】
また、特開平７−８６４０１号公報には、下層から高融点金属膜、Ａｌ（アルミニウム）合金膜および高融点金属膜を積層して配線膜を形成する際に、Ａｌ合金膜の成膜温度を上層の高融点金属膜の成膜温度よりも高くすることにより、Ａｌ合金膜からのヒロック（突起）の発生および配線抵抗の増加を防ぐ技術が開示されている。
【０００４】
また、特開２００１−１９６４５３号公報には、層間絶縁膜に形成された比較的アスペクト比の高い接続孔内にＡｌ合金膜を埋め込む際に、その接続孔内および層間絶縁膜上に第１のＡｌ合金膜を形成し、続いて、その接続孔を酸化シリコン膜で埋め込み、第１のＡｌ合金膜および酸化シリコン膜上に３５０℃以下の低温でのスパッタリング法により第２のＡｌ合金膜を形成した後、第１および第２のＡｌ合金膜をパターニングして配線を形成することにより、接続孔内でのボイドの発生およびＡｌ合金膜表面でのウィスカーの発生を抑制する技術が開示されている。
【０００５】
また、特開２００１−１３５７２２号公報には、層間絶縁膜に形成された接続孔内にＡｌを主成分とする合金膜を埋め込み、その合金膜をパターニングして配線を形成する際に、まずＡｌ粒子の流動が生じ得る温度以上かつ前記合金膜の融点以下の第１温度で半導体基板を加熱しながら前記合金膜の一部となる第１の合金膜を層間絶縁膜上に堆積し、その第１の合金膜で接続孔を埋め込み、次いで、第１の合金膜上に前記第１温度以下かつ第１の合金膜中のＡｌ合金結晶粒が成長しない程度の低温の第２温度で半導体基板を冷却しながら前記合金膜の一部となる第２の合金膜を層間絶縁膜上に堆積した後、第１および第２の合金膜をパターニングすることによって、表面の平坦性を確保された配線を形成する技術が開示されている。
【０００６】
【発明が解決しようとする課題】
本発明者は、半導体集積回路装置における配線形成技術について検討している。その中で、本発明者は、以下のような課題を見出した。その課題について、図２０〜２５を用いて説明する。
【０００７】
たとえば、図２０に示すように、層間絶縁膜１０１上にＡｌを主成分とする配線１０２を形成した後、層間絶縁膜１０１および配線１０２上に層間絶縁膜１０３を形成する。続いて、層間絶縁膜１０３に配線１０２に達する接続孔１０４を形成する。次いで、後の工程で形成するバリア導体膜の接続孔内での層間絶縁膜１０３との密着性の向上とを目的として、加熱により層間絶縁膜１０３に対して脱ガス処理を施し、層間絶縁膜１０３に吸着された水分などを除去する。この時、配線１０２を形成しＡｌを主成分とする薄膜の成膜温度よりその脱ガス処理時の温度が高いと、配線１０２を形成しＡｌを主成分とする薄膜が流動化し、流動化した薄膜の一部（アルミニウム１０２Ａ）が接続孔１０４内へ噴出してしまう場合がある。すなわち、図２１に示すように、流動化したＡｌが膨張して接続孔１０４内の一部に隆起する状態となる。このように流動化した薄膜の一部が接続孔１０４内へ隆起した状態のまま、以降の工程を継続すると、加熱または冷却によってその薄膜の一部が再度流動し、膨張したＡｌが収縮する状態なる。これに起因して、図２２に示すように、接続孔１０４内に形成されるプラグ１０４Ａと配線１０２との間で空隙１０４Ｂが生じ、接続不良が発生してしまう問題がある。また、そのプラグ１０４Ａと配線１０２とが電気的導通が取れたとしても、半導体集積回路装置が設計値通りの特性を実現できなくなってしまう問題がある。
【０００８】
また、図２３は、配線１０２を形成し、Ａｌを主成分とする薄膜の成膜温度より層間絶縁膜１０３の脱ガス処理時の温度を低くした場合における、その脱ガス処理工程以降の工程における問題点を説明するものである。層間絶縁膜１０３の脱ガス工程後、接続孔１０４の内部を含む層間絶縁膜１０３上にバリア導体膜となるＴｉ（チタン）膜１０５およびＴｉＮ（窒化チタン）膜１０６を順次下層より堆積する。ここで、層間絶縁膜１０３の脱ガス工程において、層間絶縁膜１０３から十分に水分などが除去されていない場合、および上記脱ガス工程時の温度よりＴｉＮ膜１０６の成膜温度の方が高い場合には、ＴｉＮ膜１０６の成膜中の加熱により接続孔１０４の底部より脱ガスし、接続孔１０４の底部におけるＴｉＮ膜１０６の膜質およびカバレッジが低下し、バリア導体膜のバリア性が低下してしまう問題がある。
【０００９】
図２４は、接続孔１０４の底部におけるバリア導体膜のバリア性が低下した状態のままその後の工程（図２３に続く工程）を継続した場合を説明するものである。ＴｉＮ膜１０６を堆積後、たとえばＣＶＤ法により接続孔１０４を埋め込むＷ（タングステン）膜をＴｉＮ膜１０６上に堆積する。なお、このＷ膜については、説明のために図２４中での図示は省略する。この時、Ｗ膜の成膜に用いられる成膜ガス中に含まれるＷＦ6ガスは、接続孔１０４の底部のＴｉＮ膜１０６の膜質およびカバレッジが低下した部分からＴｉ膜１０５に達する。Ｔｉ膜１０５に達したＷＦ6ガスは、Ｔｉ膜１０５と反応してＴｉＦ4ガスを生成する。このＴｉＦ4ガスが生成されることによって、接続孔１０４の底部周辺に空隙１０７が形成されてしまう。すなわち、Ｗ膜とＡｌ配線１０２との間のバリア導体膜であるＴｉ膜１０５がＷＦ6ガスと反応してＴｉＦ4ガスとなるために、Ｔｉ膜１０５が不足した状態となり、空隙が形成され、Ｗ膜とＡｌ配線１０２との間で導通不良に至ってしまう。
【００１０】
図２５は、配線１０２を形成し、Ａｌを主成分とする薄膜の成膜温度より層間絶縁膜１０３の脱ガス処理時の温度を低くし、層間絶縁膜１０３の脱ガス工程において、層間絶縁膜１０３から十分に水分などが除去されている場合における、上記ＴｉＮ膜１０６の成膜工程について説明するものである。ＴｉＮ膜１０６の成膜時において、配線１０２を形成し、Ａｌを主成分とする薄膜の成膜温度よりＴｉＮ膜１０６の成膜温度を低くした場合でも、その温度差が小さい場合には、図２０を用いて前述したアルミニウム１０２Ａと同様のアルミニウム１０２Ａが接続孔１０４内へ噴出してしまう問題がある。
【００１１】
本発明の目的は、Ａｌを主成分とする配線の上層に形成された層間絶縁膜に、その配線に達する接続孔を形成し、その接続孔内にプラグを形成する工程において、プラグと配線とを確実に接続できる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、本発明は、半導体基板上にアルミニウムを主成分とする第１導電性膜を第１温度で形成する工程と、前記第１導電性膜をパターニングして配線を形成する工程と、前記絶縁膜に前記配線に達する孔部を形成した後、前記半導体基板を第２温度で加熱し、前記絶縁膜の脱ガス処理を行う工程と、前記孔部の側面および底面に第２導電性膜を第３温度で形成する工程とを含むものであり、前記第１温度は前記第２温度以上であり、前記第２温度は前記第３温度以上であり、前記第３温度は前記第１温度より低いものである。
【００１５】
また、本発明は、半導体基板上にアルミニウムを主成分とする第１導電性膜を第１温度で形成する工程と、前記第１導電性膜をパターニングして配線を形成する工程と、前記絶縁膜に前記配線に達する孔部を形成した後、前記半導体基板を第２温度で加熱し、前記絶縁膜の脱ガス処理を行う工程と、前記孔部の側面および底面に第２導電性膜を第３温度で形成する工程とを含むものであり、前記第１温度は前記第２温度以上であり、前記第２温度は前記第３温度以上であり、前記第３温度は１００℃以上であり且つ前記第１温度より５０℃以上低いものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
本実施の形態１の半導体集積回路装置は、たとえばＣＭＩＳ（Complementary MIS）トランジスタを有するものであり、図１はそのＣＭＩＳトランジスタの製造工程を説明するための要部拡大平面図の一例であり、図２は図１中のＡ−Ａ線の断面図を示している。本実施の形態１では、ＣＭＩＳトランジスタが、２つのｐチャネル型ＭＩＳＦＩＴ（Metal Insulator Semiconductor Field Effect Transistor）および２つのｎチャネル型ＭＩＳＦＥＴを有し、Ｘ、Ｙ方向に沿って配置される構成について例示する。以下、本実施の形態１の半導体集積回路装置の製造方法を説明する。
【００１８】
まず、たとえば比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板１を８５０℃程度で熱処理して、その主面（素子形成面）に膜厚１０ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）を形成する。次いで、この酸化シリコン膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜と酸化シリコン膜とを除去する。この酸化シリコン膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）する時などに基板に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。
【００１９】
続いて、窒化シリコン膜をマスクにしたドライエッチングで素子分離領域の半導体基板１に深さ３５０ｎｍ程度の溝を形成した後、エッチングでその溝の内壁に生じたダメージ層を除去するために、半導体基板１を１０００℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。
【００２０】
続いて、たとえば絶縁膜としてＣＶＤ法にて半導体基板１上に酸化シリコン膜３を堆積した後、この酸化シリコン膜３の膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜３をデンシファイ（焼き締め）する。その後、窒化シリコン膜をストッパに用いたＣＭＰ（Chemical Mechanical Polishing）法でその酸化シリコン膜を研磨して溝の内部に残すことにより、表面が平坦化された素子分離領域を形成する。
【００２１】
次いで、半導体基板１にｐ型の導電型を有する不純物（たとえばＢ（ホウ素））およびｎ型の導電型を有する不純物（たとえばＰ（リン））をイオン打ち込みした後、半導体基板１に約１０００℃の熱処理を施すことにより上記不純物を拡散させることによって、ｐ型ウェル４およびｎ型ウェル５を形成する。半導体基板１には、ｐ型ウェル４およびｎ型ウェル５の主表面である活性領域Ａｎ、Ａｐが形成され、これらの活性領域は酸化シリコン膜３が埋め込まれた素子分離領域によって囲まれている。
【００２２】
次に、たとえばフッ酸系の洗浄液を用いて半導体基板１（ｐ型ウェル４およびｎ型ウェル５）の主面をウェット洗浄した後、約８００℃の熱酸化によりｐ型ウェル４およびｎ型ウェル５のそれぞれの表面に膜厚６ｎｍ程度の清浄な酸化膜からなるゲート絶縁膜６を形成する。この時、このゲート絶縁膜６を酸窒化シリコン膜（ＳｉＯＮ膜）によって形成しても良い。これにより、ゲート絶縁膜６中における界面準位の発生を抑制することができ、また、同時にゲート絶縁膜６中の電子トラップも低減することができるので、ホットキャリア耐性を向上させることが可能となる。これにより、ｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴの動作信頼性を向上させることが可能となる。
【００２３】
続いて、たとえばＣＶＤ法にて、ゲート絶縁膜６の上部に導電体膜として膜厚１００ｎｍ程度の低抵抗多結晶シリコン膜を堆積する。続いて、フォトレジスト膜をマスクにしたドライエッチングによりその多結晶シリコン膜をパターニングすることにより、ゲート電極７を形成する。このゲート電極７は、たとえばｎ型の低抵抗多結晶シリコン膜上に、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮ）等のようなバリア金属膜を介してタングステン（Ｗ）等のような金属膜を下層から順に堆積することで形成する、いわゆるポリメタル構造としてもよい。このバリア金属膜は、低抵抗多結晶シリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまうのを防止する等の機能を有している。ポリメタル構造とすることによりゲート電極７の抵抗を低減させることができ、ゲートアレイの動作速度を向上させることができる。また、ゲート電極７を低抵抗多結晶シリコン膜上にタングステンシリサイド等のようなシリサイド膜を堆積させてなる、いわゆるポリサイド構造としても良い。ゲート電極７の長手方向両端部（活性領域Ａｎ、Ａｐの外周の分離領域と重なる位置）には幅広部が形成されており、ここに上層配線との接続孔が配置される。ゲート電極７は、互いに等しい寸法で同一のフォトリソグラフィ技術およびドライエッチング技術によるパターニング工程で形成されているものであり、特に限定されるものではないが、そのゲート長は、たとえば０．１３μｍ程度である。
【００２４】
次に、図３および図４に示すように、たとえば半導体基板１上に窒化シリコン膜を堆積する。続いて、その窒化シリコン膜を異方的にエッチングすることにより、サイドウォールスペーサを形成する。続いて、ｐ型ウェル４にｎ型の導電型を有する不純物（たとえばＰまたはＡｓ（ヒ素））をイオン注入することによりｎ型半導体領域（ソース、ドレイン）９Ｎを形成し、ｎ型ウェル５にｐ型の導電型を有する不純物（たとえばＢ）をイオン注入することによりｐ型半導体領域（ソース、ドレイン）９Ｐを形成する。ここまでの工程により、本実施の形態１のＣＭＩＳゲートアレイを形成する基本セルＫＣと、その基本セルＫＣを形成するｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎとを形成することができる。ただし、基本セルＫＣの構成は前記したものに限定されるものではなく種々変更可能である。たとえば１個の基本セルＫＣ内に相対的にゲート幅の小さいＭＩＳＦＥＴと相対的にゲート幅の大きいＭＩＳＦＥＴとを配置する等、１個の基本セルＫＣ内にゲート電極寸法の異なるＭＩＳＦＥＴを配置しても良い。これにより、たとえば駆動電流の大きなＭＩＳＦＥＴ（ゲート幅が相対的に大きなＭＩＳＦＥＴ）で構成される論理回路の入力に駆動電流の小さなＭＩＳＦＥＴ（ゲート幅が相対的に小さなＭＩＳＦＥＴ）を接続したい場合に、それを短い配線経路で実現できる。
【００２５】
上記ｐ型半導体領域９Ｐのうち、互いに平行に隣接するゲート電極７間の中央のｐ型半導体領域９Ｐは、２個のｐチャネル型ＭＩＳＦＥＴＱｐに共有の領域となっている。なお、ホットキャリアを抑制すべく、ｐ型半導体領域９Ｐを、そのＭＩＳＦＥＴのチャネル側に配置された低不純物濃度領域と、それに電気的に接続されチャネルから低不純物濃度領域分だけ離間した位置に、サイドウォールスペーサをマスクとして、ｎ型の導電型を有する不純物（たとえばＰまたはＡｓ）をイオン注入することにより形成された高不純物濃度領域とで構成する、いわゆるＬＤＤ（Lightly Doped Drain）構造としても良い。また、ソース・ドレイン間のパンチスルーを抑制すべく、ｐ型半導体領域９Ｐのチャネル側端部近傍において半導体基板１の主面から所定の深さ位置にｐ型半導体領域９Ｐとは導電型の異なる半導体領域を設けても良い。ｐチャネル型ＭＩＳＦＥＴＱｐと同様に、ｎチャネル型ＭＩＳＦＥＴＱｎについても、基本セルＫＣの中央のｎ型半導体領域９Ｎは、２個のｎチャネル型ＭＩＳＦＥＴＱｎに共有の領域となっている。なお、ｎチャネル型ＭＩＳＦＥＴＱｎの場合もｐチャネル型ＭＩＳＦＥＴＱｐと同様に、ＬＤＤ構造としても良いし、パンチスルーを抑制するためのｐ型の半導体領域を設ける構造としても良い。
【００２６】
次に、図５および図６に示すように、半導体基板１上に酸化シリコン膜を堆積することによって層間絶縁膜１１を形成した後、その層間絶縁膜１１の表面をＣＭＰ法によって研磨し平坦化する。続いて、たとえば図示しないフォトレジスト膜をマスクとして層間絶縁膜１１をドライエッチングすることによって、ｎ型半導体領域（ソース、ドレイン）９Ｎ、ｐ型半導体領域（ソース、ドレイン）９Ｐおよびゲート電極７に達する接続孔１２を形成する。接続孔１２は、ゲート電極７の幅広部、ｐ型半導体領域９Ｐおよびｎ型半導体領域９Ｎに重なるように配置されている。ここには基本セルＫＣに接続可能な全ての接続孔１２を例示している。実際には製品毎に接続孔１２の配置が異なる場合がある。各接続孔１２の底部からは、ゲート電極７の幅広部、ｐ型半導体領域９Ｐまたはｎ型半導体領域９Ｎの一部が露出されている。ゲートアレイでは、上記のように複数の基本セルＫＣのパターンが共通パターンとして半導体基板１に作り込まれている。そして、この複数の基本セルＫＣ間をホールパターン（接続孔１２やビアホール）および配線によって接続することにより所望の論理回路を形成する。すなわち、ホールパターンと配線とのレイアウトの仕方によって種々の論理回路を形成することが可能になっている。
【００２７】
次いで、層間絶縁膜１１の上部に、たとえばスパッタリング法にて膜厚１０ｎｍ程度のＴｉ膜および膜厚１００ｎｍ程度のＴｉＮ膜を順次堆積する。この時、そのＴｉ膜およびＴｉＮ膜は接続孔１２の内部にも堆積される。続いて、半導体基板１に約５００℃〜７００℃で約１分間の熱処理を施すことにより、Ｔｉ膜とＴｉＮ膜との積層膜からなるバリア導体膜１４を形成する。
【００２８】
次に、バリア導体膜１４の上部に、たとえばＣＶＤ法（化学気相的成膜手段）により接続孔１２の内部を埋め込むＷ（タングステン）膜１５を堆積する。続いて、バリア導体膜１４およびＷ膜１５に対して、層間絶縁膜１１の表面が現れるまでエッチバックもしくはＣＭＰ等の研磨を施すことにより、接続孔１２の外部のバリア導体膜１４およびＷ膜１５を除去する。これにより、接続孔１２内に、バリア導体膜１４およびＷ膜１５からなるプラグ１６を形成することができる。
【００２９】
次に、図７に示すように、層間絶縁膜１１の上部にＴｉ（チタン）膜１８、Ａｌ合金膜（第１導電性膜）１９および窒化チタン膜２０を、たとえばスパッタリング法により順次堆積する。ここで、チタン膜１８と窒化チタン膜２０のいずれか一方、もしくは両方において、これらの膜をチタン膜と窒化チタン膜の積層膜で形成してもよい。続いて、フォトレジスト膜（図示は省略）をマスクとしたドライエッチングによりそのＴｉ膜１８、Ａｌ合金膜１９および窒化チタン膜２０をパターニングすることによって、ｐ型半導体領域９Ｐと電気的に接続する配線２１を形成する。なお、図示は省略するが、ｎ型半導体領域８Ｎにも同様の配線２１が電気的に接続している。
【００３０】
次に、図８に示すように、たとえばＣＶＤ法により、層間絶縁膜１１および配線２１上に酸化シリコン膜を堆積することによって層間絶縁膜２２を形成する。続いて、フォトレジスト膜（図示は省略）をマスクとして層間絶縁膜２２をドライエッチングすることによって、配線２１に達する径が０．２５μｍ程度の接続孔（孔部）２３を形成する。続いて、図９に示すように、半導体基板１に対して熱処理を施すことによって、半導体基板１（層間絶縁膜２２）に対して脱ガス処理を施す。この脱ガス処理によって、半導体基板１（層間絶縁膜２２）から水分等を除去し、後の工程で接続孔２３内に形成するバリア導体膜の接続孔２３への密着性を向上することができる。
【００３１】
次に、図１０に示すように、層間絶縁膜２２の上部に、たとえばスパッタリング法にてＴｉ膜２４およびＴｉ膜２４より相対的に膜厚が厚いＴｉＮ膜（第２導電性膜）２５を順次堆積し、Ｔｉ膜２４およびＴｉＮ膜２５からなるバリア導体膜２６を形成する。このＴｉ膜２４およびＴｉＮ膜２５の膜厚は、それぞれ１５ｎｍ程度および１００ｎｍ程度とすることを例示できる。
【００３２】
本実施の形態１においては、上記Ａｌ合金膜１９の成膜温度をＡ（第１温度）とし、接続孔２３形成後の熱処理工程（脱ガス工程）時の温度（第２温度）をＢとし、ＴｉＮ膜２５の成膜温度（第３温度）をＣとした場合に、Ａ、ＢおよびＣの関係がＡ≧Ｂ≧ＣかつＡ＞Ｃとなるようにする。
【００３３】
まず、Ａ≧Ｂとすることについて説明する。Ａ＜Ｂである場合には、接続孔２３形成後の熱処理工程（脱ガス工程）時に配線２１を形成するＡｌ合金膜１９が流動および膨張し、Ａｌ合金膜１９の一部が接続孔２３内に噴出してしまうことが懸念されるが、Ａ≧Ｂとすることによってそれを防ぐことができる。Ａｌ合金膜１９が接続孔２３内へ噴出した状態のまま、以降の工程を継続すると、加熱または冷却によって接続孔２３内へ噴出したＡｌ合金膜１９の一部が再度流動し、膨張するため、Ａｌ合金膜１９の一部が接続孔２３内部に隆起してしまう状態となる。この状態で接続孔２３内にプラグの形成を行うと、後の工程で加熱あるいは冷却処理を行った際に、接続孔２３内部に隆起したＡｌ合金膜１９が収縮し、形成されたプラグと配線２１との間で空隙が生じ、接続不良が発生してしまう不具合が懸念されるが、本実施の形態１によれば、Ａｌ合金膜１９が接続孔２３内に噴出してしまうことを防ぐことができるので、そのような不具合を未然に防ぐことが可能となる。すなわち、本実施の形態１によれば、プラグと配線２１との電気的導通が確保でき、信頼性が向上する。
【００３４】
次に、Ｂ≧Ｃとすることについて説明する。Ｂ＜Ｃである場合には、ＴｉＮ膜２５の成膜中に層間絶縁膜２２から脱ガスが起こってしまうことが懸念されるが、Ｂ≧Ｃとすることによってそれを防ぐことができる。それにより、特に接続孔２３の底部においてＴｉＮ膜２５の膜質およびカバレッジが低下してしまうことを防ぐことができる。その結果、バリア導体膜２６の形成後において、接続孔２３内にプラグとなるＷ膜をＣＶＤ法によって埋め込む際に、成膜ガス中に含まれるＷＦ6ガスが、接続孔２３の底部におけるＴｉＮ膜２５の膜質およびカバレッジが低下した部分からＴｉ膜２４に達することを防ぐことができる。すなわち、Ｔｉ膜２４に達したＷＦ6ガスとＴｉ膜２４との反応によるＴｉＦ4ガスの生成を防ぐので、バリア導体膜２６を形成するＴｉ膜が不足することによって、接続孔２３の底部周辺に空隙が形成されてしまうことを防ぐことが可能となる。そのような空隙の形成を防ぐことにより、後の工程で接続孔２３内に形成されるプラグと配線２１との電気的導通を確実に取れるようにすることができる。
【００３５】
次に、Ａ＞Ｃとすることについて説明する。Ａ≦Ｃである場合には、ＴｉＮ膜２５の成膜時において配線２１を形成するＡｌ合金膜１９が流動および膨張し、膨張するため、Ａｌ合金膜１９の一部が接続孔２３内に噴出してしまうこと、あるいはＡｌ合金膜１９の一部が接続孔２３内部に隆起してしまう状態となることが懸念されるが、この状態で接続孔２３内にプラグの形成を行うと、後の工程で加熱、あるいは冷却処理を行った際に、接続孔２３内部に隆起したＡｌ合金膜１９が収縮し、形成されたプラグと配線２１との間で空隙が生じる。したがって、Ａ＞Ｃとすることによってそれを防ぐことができる。これにより、後の工程で接続孔２３内に形成されるプラグと配線２１との間で空隙が生じ、接続不良が発生してしまう不具合を未然に防ぐことが可能となる。すなわち、プラグと配線２１間で電気的導通が確保でき、配線の信頼性が向上する。本発明者が行った実験によれば、ＡとＣとの温度差を約５０℃以上とすることによって、特に顕著な効果が得られることがわかった。
【００３６】
ここで、本発明者が行った実験によれば、Ａｌ合金膜１９の成膜温度Ａを約３００℃〜４００℃とし、接続孔２３形成後の熱処理工程（脱ガス工程）時の温度Ｂを約２５０℃〜３５０℃とし、ＴｉＮ膜２５の成膜温度Ｃを約５０℃〜２５０℃とすることで良好な結果が得られることがわかった。本実施の形態１においては、層間絶縁膜２２をＣＶＤ法にて形成した酸化シリコン膜とし、接続孔２３の径を約０．２５μｍとした場合において、Ａを約３５０℃とし、Ｂを約２５０℃とし、Ｃを約２００℃として各処理を行うことを例示できる。
【００３７】
図１１は、上記Ａ、ＢおよびＣを、それぞれ約３５０℃、約２５０℃および約３００℃として各処理を行った際の実験結果を示すものである。この場合、半導体集積回路が形成される半導体ウェハ（半導体基板１）の主面上において１ｃｍ2当たり３５個のＡｌ合金膜１９の噴き出し箇所が発見された。一方、図１２は、上記Ａ、ＢおよびＣを、上記した一例通りにそれぞれ約３５０℃、約２５０℃および約２００℃として各処理を行った際の実験結果を示すものである。この場合、半導体集積回路が形成される半導体ウェハ１Ｗ（半導体基板１）の主面上においてＡｌ合金膜１９の噴き出し箇所は発見されなかった。すなわち、図１１および図１２に示した実験結果からも、Ａ、ＢおよびＣそれぞれの温度範囲を上記した本実施の形態１のように、Ａ≧Ｂ≧Ｃ、Ａ＞Ｃと設定することの効果を確認することができる。
【００３８】
以上のように、成膜温度条件Ａ、Ｂ、Ｃについて説明を加えたが、ここで示す成膜温度とは、半導体製造装置内の半導体基板を置くステージの設定温度を示している。
【００３９】
また、指向性スパッタリング法またはＣＶＤ法を用いてＴｉＮ膜２５を成膜しても良い。指向性スパッタリング法を用いることにより、特に接続孔２３の底部におけるＴｉＮ膜２５のカバレッジを向上することができる。一方、ＣＶＤ法を用いることにより、接続孔２３の側壁および底部におけるＴｉＮ膜２５のカバレッジを向上することができる。
【００４０】
次に、図１３に示すように、バリア導体膜２６の上部に、たとえばＣＶＤ法により接続孔２３の内部を埋め込むＷ膜２８を堆積する。続いて、図１４に示すように、バリア導体膜２６およびＷ膜２８に対して、層間絶縁膜２２の表面が現れるまでエッチバックもしくはＣＭＰ等の研磨を施すことにより、接続孔２３の外部のバリア導体膜２６およびＷ膜２８を除去する。これにより、接続孔２３内に、バリア導体膜２６およびＷ膜２８からなるプラグ３０を形成することができる。
【００４１】
次に、図１５に示すように、層間絶縁膜２２の上部にＴｉ膜、Ａｌ合金膜および窒化チタン膜を、たとえばスパッタリング法により順次堆積する。続いて、フォトレジスト膜（図示は省略）をマスクとしたドライエッチングによりそれらＴｉ膜、Ａｌ合金膜および窒化チタン膜をパターニングすることによってプラグ３０に接続する配線３１を形成し、本実施の形態１の半導体集積回路装置を製造する。
【００４２】
（実施の形態２）
本実施の形態２では、前記実施の形態１においてＷ膜を主成分として形成したプラグ３０（図１５参照）とＡｌ合金膜を主成分として形成した配線３１（図１５参照）とをＣｕを主成分として一体に形成するものである。このような本実施の形態２の半導体集積回路装置の製造方法を図１６〜図１９を用いて説明する。
【００４３】
本実施の形態２の半導体集積回路装置の製造工程は、前記実施の形態１において層間絶縁膜２２を形成した工程（図８参照）までは同様である。その後、半導体基板１上に窒化シリコン膜を堆積してバリア絶縁膜２２Ａを形成する。この窒化シリコン膜の堆積には、たとえばプラズマＣＶＤ法を用いることができる。バリア絶縁膜２２Ａは、後の工程においてエッチングを行なう際のエッチストッパ層として機能する。
【００４４】
続いて、バリア絶縁膜２２Ａの表面に、絶縁膜２２Ｂを堆積する。この絶縁膜２２Ｂは、たとえばフッ素を添加したＣＶＤ酸化膜などのＳｉＯＦ膜とする。絶縁膜２２ＢとしてＳｉＯＦ膜を用いた場合には、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。
【００４５】
続いて、絶縁膜２２Ｂの表面に、たとえばプラズマＣＶＤ法にて窒化シリコン膜を堆積し、エッチストッパ膜２２Ｃを堆積する。このエッチストッパ膜２２Ｃは、後の工程でエッチストッパ膜２２Ｃ上に堆積する絶縁膜に配線形成用の溝部や孔部を形成する際に、その掘り過ぎにより下層に損傷を与えたり加工寸法精度が劣化したりすることを回避するためのものである。
【００４６】
続いて、エッチストッパ膜２２Ｃの表面に、たとえばＣＶＤ法によりＳｉＯＦ膜を堆積して絶縁膜２２Ｄを形成する。絶縁膜２２Ｄは、絶縁膜２２Ｂと同様に半導体集積回路装置の配線の総合的な誘電率を下げる機能を有し、配線遅延を改善することができる。次いで、絶縁膜２２Ｄを、たとえばＣＭＰ法で研磨することによりその表面を平坦化した後、絶縁膜２２Ｄ上に反射防止膜（図示は省略）を形成する。
【００４７】
次に、フォトレジスト膜をマスクとしたドライエッチング法により、上記反射防止膜、絶縁膜２２Ｄ、エッチストッパ膜２２Ｃ、絶縁膜２２Ｂおよびバリア絶縁膜２２Ａを順次エッチングし、接続孔（孔部）２３を形成する。続いて、接続孔２３の形成時に用いた反射防止膜およびフォトレジスト膜を除去した後、接続孔２３を埋め込む反射防止膜（図示は省略）を半導体基板１上に成膜する。この反射防止膜は、上記接続孔２３の形成時に用いた反射防止膜と同じ材質とすることができる。
【００４８】
次に、フォトレジスト膜をマスクとしたドライエッチング法により、上記反射防止膜、絶縁膜２２Ｄおよびエッチストッパ膜２２Ｃを順次エッチングする。続いて、上記フォトレジスト膜および反射防止膜を除去し、配線溝２３Ａを形成する。
【００４９】
次に、図１７に示すように、前記実施の形態１において図９を用いて説明した工程と同様の工程により、半導体基板１（バリア絶縁膜２２Ａ、２２Ｃおよび絶縁膜２２Ｂ、２２Ｄ）に対して脱ガス処理を施すを施す。この脱ガス処理によって、半導体基板１（バリア絶縁膜２２Ａ、２２Ｃおよび絶縁膜２２Ｂ、２２Ｄ）から水分等を除去し、後の工程で接続孔２３および配線溝２３Ａ内に形成するバリア導体膜の接続孔２３および配線溝２３Ａへの密着性を向上することができる。
【００５０】
次に、図１８に示すように、絶縁膜２２Ｄの上部に、たとえばスパッタリング法にてＴａＮ（タンタル窒化膜）膜を堆積することでバリア導体膜２７を形成する。このバリア導体膜２７となるＴａＮ膜の膜厚は、５０ｎｍ程度とすることを例示できる。また、このバリア導体膜２７をＴａ（タンタル）およびＴａＮからなる積層膜で形成してもよい。なお、この後の工程であるＣｕ（銅）膜の形成直前にバリア導体膜２７の表面をスパッタエッチングすることも可能である。このようなスパッタエッチングにより、バリア導体膜２７の表面に吸着した水、酸素分子等を除去し、Ｃｕ膜の接着性を改善することができる。この技術は、特に、バリア導体膜２７となるＴａＮ膜の堆積後、真空破壊して表面を大気に曝し、Ｃｕ膜を形成する場合に効果が大きい。
【００５１】
本実施の形態２においても、前記実施の形態１の場合と同様に、配線２１の主導電層となるＡｌ合金膜１９（図７参照）の成膜温度をＡとし、接続孔２３および配線溝２３Ａの形成後の熱処理工程（脱ガス工程）時の温度をＢとし、バリア導体膜２７となるＴａＮ膜の成膜温度をＣとした場合に、Ａ、ＢおよびＣの関係がＡ≧Ｂ≧ＣかつＡ＞Ｃとなるようにする。
【００５２】
前記実施の形態１と同様に、Ａ≧Ｂとすることによって、接続孔２３および配線溝２３Ａの形成後の熱処理工程（脱ガス工程）時に配線２１を形成するＡｌ合金膜１９が流動および膨張し、接続孔２３内に噴出してしまうことを防ぐことができる。
【００５３】
また、前記実施の形態１と同様に、Ｂ≧Ｃとすることによって、バリア導体膜２７となるＴａＮ膜の成膜中にバリア絶縁膜２２Ａ、２２Ｃおよび絶縁膜２２Ｂ、２２Ｄから脱ガスが起こってしまうことを防ぐことができる。それにより、特に接続孔２３の底部においてバリア導体膜２７の膜質およびカバレッジが低下してしまうことを防ぐことができる。
【００５４】
また、前記実施の形態１と同様に、Ａ＞Ｃとすることによって、バリア導体膜２７となるＴａＮ膜の成膜時において配線２１を形成するＡｌ合金膜１９が流動および膨張し、接続孔２３内に噴出してしまうことを防ぐことができる。
【００５５】
次に、図１９に示すように、たとえばスパッタリング法によりシード膜となるＣｕ膜または銅合金膜を接続孔２３および配線溝２３Ａの内部を含む半導体基板１上に堆積する。シード膜を銅合金膜とする場合には、その合金中にＣｕを８０重量パーセント程度以上含むようにする。次いで、上記シード膜が堆積された半導体基板１上に、たとえばＣｕ膜を接続孔２３および配線溝２３Ａを埋め込むように形成し、このＣｕ膜とシード膜とを合わせて導電性膜３２とする。接続孔２３および配線溝２３Ａを埋め込むＣｕ膜は、たとえば電解めっき法にて形成し、めっき液としては、たとえばＨ2ＳＯ4（硫酸）に１０％のＣｕＳＯ4（硫酸銅）およびＣｕ膜のカバレージ向上用の添加剤を加えたものを用いる。このＣｕ膜の形成に電解めっき法を用いた場合、Ｃｕ膜の成長速度を電気的に制御できるので、接続孔２３および配線溝２３Ａの内部における導電性膜３２のカバレージを向上することができる。本実施の形態２においては、導電性膜３２の堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。無電解めっき法を用いた場合、電圧印加を必要としないので、電圧印加に起因する半導体基板１のダメージを、電解めっき法を用いた場合よりも低減することができる。また、導電性膜３２を形成する工程に続いて、アニール処理によってその導電性膜３２を流動化させることにより、導電性膜３２の接続孔２３および配線溝３２への埋め込み性をさらに向上させることもできる。
【００５６】
続いて、たとえばＣＭＰ法により、絶縁膜２２Ｄの表面を研磨終点として絶縁膜２２Ｄ上の余分なバリア導体膜２７および導電性膜３２を研磨し、接続孔２３および配線溝２３Ａ内にバリア導体膜２７および導電性膜３２を残すことで配線３３を形成し、本実施の形態２の半導体集積回路装置を製造する。
【００５７】
上記のような本実施の形態２においても、前記実施の形態１と同様の効果を得ることが可能となる。
【００５８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５９】
前記実施の形態においては、本発明をＣＭＩＳトランジスタを有する半導体集積回路装置の製造工程に適用する場合について例示したが、複数層の配線を有し、下層の配線の主導電層がＡｌ膜またはＡｌ合金膜である他の半導体集積回路装置の製造工程にも適用可能である。
【００６０】
本願の実施の形態によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）Ａｌを主成分とする配線の上層に形成された絶縁膜に、その配線に達する孔部を形成し、その孔部内にプラグを形成する工程において、配線となるアルミニウムを主成分とする第１導電性膜を第１温度で形成し、孔部を形成した後、第１温度以下の第２温度での加熱処理により絶縁膜に脱ガス処理を施すので、その脱ガス処理時に第１導電性膜の一部が孔内部に噴出してしまうことを防ぐことができる。
（２）Ａｌを主成分とする配線の上層に形成された絶縁膜に、その配線に達する接続孔を形成し、その接続孔内にプラグを形成する工程において、孔部を形成した後、第２温度での加熱処理により絶縁膜に脱ガス処理を施し、孔部の側面および底面にプラグの一部となる第２導電性膜を第２温度以下の第３温度で成膜するので、第２導電性膜の成膜中に絶縁膜から脱ガスが起こってしまうこと防ぐことができる。その結果、孔部の底部において第２導電性膜の膜質およびカバレッジが低下してしまうことを防ぐことができる。
（３）Ａｌを主成分とする配線の上層に形成された絶縁膜に、その配線に達する接続孔を形成し、その接続孔内にプラグを形成する工程において、配線となるアルミニウムを主成分とする第１導電性膜を第１温度で形成し、孔部の側面および底面にプラグの一部となる第２導電性膜を第１温度より低い第３温度で成膜するので、第２導電性膜の成膜時に第１導電性膜の一部が孔内部に噴出してしまうことを防ぐことができる。
【００６１】
【発明の効果】
本願によって開示される発明の効果を簡単に説明すれば以下の通りである。
【００６２】
Ａｌ配線とＡｌ配線上に形成するプラグとの電気的導通を確保し、信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を説明する要部平面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造方法を説明する要部断面図である。
【図３】図１に続く半導体集積回路装置の製造工程中の要部平面図である。
【図４】図２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５】図３に続く半導体集積回路装置の製造工程中の要部平面図である。
【図６】図４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１１】本発明者が本発明の一実施の形態である半導体集積回路装置の製造方法と比較および検討した温度設定で脱ガス処理および成膜処理を行った場合の実験結果を示す説明図である。
【図１２】本発明の一実施の形態である半導体集積回路装置の製造工程における温度設定で脱ガス処理および成膜処理を行った場合の実験結果を示す説明図である。
【図１３】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１６】本発明の他の実施の形態である半導体集積回路装置の製造方法を説明する要部断面図である。
【図１７】本発明の他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１９】本発明の他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図２０】本発明者が検討した課題について説明する半導体集積回路装置の製造工程中の要部断面図である。
【図２１】本発明者が検討した課題について説明する半導体集積回路装置の製造工程中の要部断面図である。
【図２２】本発明者が検討した課題について説明する半導体集積回路装置の製造工程中の要部断面図である。
【図２３】本発明者が検討した課題について説明する半導体集積回路装置の製造工程中の要部断面図である。
【図２４】本発明者が検討した課題について説明する半導体集積回路装置の製造工程中の要部断面図である。
【図２５】本発明者が検討した課題について説明する半導体集積回路装置の製造工程中の要部断面図である。
【符号の説明】
１ 半導体基板
３ 酸化シリコン膜
４ ｐ型ウェル
５ ｎ型ウェル
６ ゲート絶縁膜
７ ゲート電極
９Ｎ ｎ型半導体領域（ソース、ドレイン）
９Ｐ ｐ型半導体領域（ソース、ドレイン）
１１ 層間絶縁膜
１２ 接続孔
１４ バリア導体膜
１５ Ｗ膜
１６ プラグ
１８ Ｔｉ膜
１９ Ａｌ合金膜（第１導電性膜）
２０ ＴｉＮ膜
２１ 配線
２２ 層間絶縁膜
２２Ａ バリア絶縁膜
２２Ｂ 絶縁膜
２２Ｃ エッチストッパ膜
２２Ｄ 絶縁膜
２３ 接続孔（孔部）
２３Ａ 配線溝
２４ Ｔｉ膜
２５ ＴｉＮ膜（第２導電性膜）
２６ バリア導体膜
２７ バリア導体膜
２８ Ｗ膜
３０ プラグ
３１ 配線
３２ 導電性膜
３３ 配線
１０１ 層間絶縁膜
１０２ 配線
１０２Ａ アルミニウム
１０３ 層間絶縁膜
１０４ 接続孔
１０４Ａ プラグ
１０４Ｂ 空隙
１０５ Ｔｉ膜
１０６ ＴｉＮ膜
１０７ 空隙
Ａｎ、Ａｐ 活性領域
ＫＣ 基本セル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、半導体集積回路装置に含まれる配線間の電気的導通不良を防ぐ手段に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば、特開平１０−１２５７８２号公報には、半導体基板上に形成された層間絶縁膜に接続孔または溝を形成した後、熱処理によって層間絶縁膜の脱ガスを行うことにより、高圧リフロー法によってその接続孔または溝に配線材料を埋め込む際に、良好な埋め込みを可能とする技術が開示されている。
【０００３】
また、特開平７−８６４０１号公報には、下層から高融点金属膜、Ａｌ（アルミニウム）合金膜および高融点金属膜を積層して配線膜を形成する際に、Ａｌ合金膜の成膜温度を上層の高融点金属膜の成膜温度よりも高くすることにより、Ａｌ合金膜からのヒロック（突起）の発生および配線抵抗の増加を防ぐ技術が開示されている。
【０００４】
また、特開２００１−１９６４５３号公報には、層間絶縁膜に形成された比較的アスペクト比の高い接続孔内にＡｌ合金膜を埋め込む際に、その接続孔内および層間絶縁膜上に第１のＡｌ合金膜を形成し、続いて、その接続孔を酸化シリコン膜で埋め込み、第１のＡｌ合金膜および酸化シリコン膜上に３５０℃以下の低温でのスパッタリング法により第２のＡｌ合金膜を形成した後、第１および第２のＡｌ合金膜をパターニングして配線を形成することにより、接続孔内でのボイドの発生およびＡｌ合金膜表面でのウィスカーの発生を抑制する技術が開示されている。
【０００５】
また、特開２００１−１３５７２２号公報には、層間絶縁膜に形成された接続孔内にＡｌを主成分とする合金膜を埋め込み、その合金膜をパターニングして配線を形成する際に、まずＡｌ粒子の流動が生じ得る温度以上かつ前記合金膜の融点以下の第１温度で半導体基板を加熱しながら前記合金膜の一部となる第１の合金膜を層間絶縁膜上に堆積し、その第１の合金膜で接続孔を埋め込み、次いで、第１の合金膜上に前記第１温度以下かつ第１の合金膜中のＡｌ合金結晶粒が成長しない程度の低温の第２温度で半導体基板を冷却しながら前記合金膜の一部となる第２の合金膜を層間絶縁膜上に堆積した後、第１および第２の合金膜をパターニングすることによって、表面の平坦性を確保された配線を形成する技術が開示されている。
【０００６】
【発明が解決しようとする課題】
本発明者は、半導体集積回路装置における配線形成技術について検討している。その中で、本発明者は、以下のような課題を見出した。その課題について、図２０〜２５を用いて説明する。
【０００７】
たとえば、図２０に示すように、層間絶縁膜１０１上にＡｌを主成分とする配線１０２を形成した後、層間絶縁膜１０１および配線１０２上に層間絶縁膜１０３を形成する。続いて、層間絶縁膜１０３に配線１０２に達する接続孔１０４を形成する。次いで、後の工程で形成するバリア導体膜の接続孔内での層間絶縁膜１０３との密着性の向上とを目的として、加熱により層間絶縁膜１０３に対して脱ガス処理を施し、層間絶縁膜１０３に吸着された水分などを除去する。この時、配線１０２を形成しＡｌを主成分とする薄膜の成膜温度よりその脱ガス処理時の温度が高いと、配線１０２を形成しＡｌを主成分とする薄膜が流動化し、流動化した薄膜の一部（アルミニウム１０２Ａ）が接続孔１０４内へ噴出してしまう場合がある。すなわち、図２１に示すように、流動化したＡｌが膨張して接続孔１０４内の一部に隆起する状態となる。このように流動化した薄膜の一部が接続孔１０４内へ隆起した状態のまま、以降の工程を継続すると、加熱または冷却によってその薄膜の一部が再度流動し、膨張したＡｌが収縮する状態なる。これに起因して、図２２に示すように、接続孔１０４内に形成されるプラグ１０４Ａと配線１０２との間で空隙１０４Ｂが生じ、接続不良が発生してしまう問題がある。また、そのプラグ１０４Ａと配線１０２とが電気的導通が取れたとしても、半導体集積回路装置が設計値通りの特性を実現できなくなってしまう問題がある。
【０００８】
また、図２３は、配線１０２を形成し、Ａｌを主成分とする薄膜の成膜温度より層間絶縁膜１０３の脱ガス処理時の温度を低くした場合における、その脱ガス処理工程以降の工程における問題点を説明するものである。層間絶縁膜１０３の脱ガス工程後、接続孔１０４の内部を含む層間絶縁膜１０３上にバリア導体膜となるＴｉ（チタン）膜１０５およびＴｉＮ（窒化チタン）膜１０６を順次下層より堆積する。ここで、層間絶縁膜１０３の脱ガス工程において、層間絶縁膜１０３から十分に水分などが除去されていない場合、および上記脱ガス工程時の温度よりＴｉＮ膜１０６の成膜温度の方が高い場合には、ＴｉＮ膜１０６の成膜中の加熱により接続孔１０４の底部より脱ガスし、接続孔１０４の底部におけるＴｉＮ膜１０６の膜質およびカバレッジが低下し、バリア導体膜のバリア性が低下してしまう問題がある。
【０００９】
図２４は、接続孔１０４の底部におけるバリア導体膜のバリア性が低下した状態のままその後の工程（図２３に続く工程）を継続した場合を説明するものである。ＴｉＮ膜１０６を堆積後、たとえばＣＶＤ法により接続孔１０４を埋め込むＷ（タングステン）膜をＴｉＮ膜１０６上に堆積する。なお、このＷ膜については、説明のために図２４中での図示は省略する。この時、Ｗ膜の成膜に用いられる成膜ガス中に含まれるＷＦ6ガスは、接続孔１０４の底部のＴｉＮ膜１０６の膜質およびカバレッジが低下した部分からＴｉ膜１０５に達する。Ｔｉ膜１０５に達したＷＦ6ガスは、Ｔｉ膜１０５と反応してＴｉＦ4ガスを生成する。このＴｉＦ4ガスが生成されることによって、接続孔１０４の底部周辺に空隙１０７が形成されてしまう。すなわち、Ｗ膜とＡｌ配線１０２との間のバリア導体膜であるＴｉ膜１０５がＷＦ6ガスと反応してＴｉＦ4ガスとなるために、Ｔｉ膜１０５が不足した状態となり、空隙が形成され、Ｗ膜とＡｌ配線１０２との間で導通不良に至ってしまう。
【００１０】
図２５は、配線１０２を形成し、Ａｌを主成分とする薄膜の成膜温度より層間絶縁膜１０３の脱ガス処理時の温度を低くし、層間絶縁膜１０３の脱ガス工程において、層間絶縁膜１０３から十分に水分などが除去されている場合における、上記ＴｉＮ膜１０６の成膜工程について説明するものである。ＴｉＮ膜１０６の成膜時において、配線１０２を形成し、Ａｌを主成分とする薄膜の成膜温度よりＴｉＮ膜１０６の成膜温度を低くした場合でも、その温度差が小さい場合には、図２０を用いて前述したアルミニウム１０２Ａと同様のアルミニウム１０２Ａが接続孔１０４内へ噴出してしまう問題がある。
【００１１】
本発明の目的は、Ａｌを主成分とする配線の上層に形成された層間絶縁膜に、その配線に達する接続孔を形成し、その接続孔内にプラグを形成する工程において、プラグと配線とを確実に接続できる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、本発明は、半導体基板上にアルミニウムを主成分とする第１導電性膜を第１温度で形成する工程と、前記第１導電性膜をパターニングして配線を形成する工程と、前記絶縁膜に前記配線に達する孔部を形成した後、前記半導体基板を第２温度で加熱し、前記絶縁膜の脱ガス処理を行う工程と、前記孔部の側面および底面に第２導電性膜を第３温度で形成する工程とを含むものであり、前記第１温度は前記第２温度以上であり、前記第２温度は前記第３温度以上であり、前記第３温度は前記第１温度より低いものである。
【００１５】
また、本発明は、半導体基板上にアルミニウムを主成分とする第１導電性膜を第１温度で形成する工程と、前記第１導電性膜をパターニングして配線を形成する工程と、前記絶縁膜に前記配線に達する孔部を形成した後、前記半導体基板を第２温度で加熱し、前記絶縁膜の脱ガス処理を行う工程と、前記孔部の側面および底面に第２導電性膜を第３温度で形成する工程とを含むものであり、前記第１温度は前記第２温度以上であり、前記第２温度は前記第３温度以上であり、前記第３温度は１００℃以上であり且つ前記第１温度より５０℃以上低いものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
本実施の形態１の半導体集積回路装置は、たとえばＣＭＩＳ（Complementary MIS）トランジスタを有するものであり、図１はそのＣＭＩＳトランジスタの製造工程を説明するための要部拡大平面図の一例であり、図２は図１中のＡ−Ａ線の断面図を示している。本実施の形態１では、ＣＭＩＳトランジスタが、２つのｐチャネル型ＭＩＳＦＩＴ（Metal Insulator Semiconductor Field Effect Transistor）および２つのｎチャネル型ＭＩＳＦＥＴを有し、Ｘ、Ｙ方向に沿って配置される構成について例示する。以下、本実施の形態１の半導体集積回路装置の製造方法を説明する。
【００１８】
まず、たとえば比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板１を８５０℃程度で熱処理して、その主面（素子形成面）に膜厚１０ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）を形成する。次いで、この酸化シリコン膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜と酸化シリコン膜とを除去する。この酸化シリコン膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）する時などに基板に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。
【００１９】
続いて、窒化シリコン膜をマスクにしたドライエッチングで素子分離領域の半導体基板１に深さ３５０ｎｍ程度の溝を形成した後、エッチングでその溝の内壁に生じたダメージ層を除去するために、半導体基板１を１０００℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。
【００２０】
続いて、たとえば絶縁膜としてＣＶＤ法にて半導体基板１上に酸化シリコン膜３を堆積した後、この酸化シリコン膜３の膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜３をデンシファイ（焼き締め）する。その後、窒化シリコン膜をストッパに用いたＣＭＰ（Chemical Mechanical Polishing）法でその酸化シリコン膜を研磨して溝の内部に残すことにより、表面が平坦化された素子分離領域を形成する。
【００２１】
次いで、半導体基板１にｐ型の導電型を有する不純物（たとえばＢ（ホウ素））およびｎ型の導電型を有する不純物（たとえばＰ（リン））をイオン打ち込みした後、半導体基板１に約１０００℃の熱処理を施すことにより上記不純物を拡散させることによって、ｐ型ウェル４およびｎ型ウェル５を形成する。半導体基板１には、ｐ型ウェル４およびｎ型ウェル５の主表面である活性領域Ａｎ、Ａｐが形成され、これらの活性領域は酸化シリコン膜３が埋め込まれた素子分離領域によって囲まれている。
【００２２】
次に、たとえばフッ酸系の洗浄液を用いて半導体基板１（ｐ型ウェル４およびｎ型ウェル５）の主面をウェット洗浄した後、約８００℃の熱酸化によりｐ型ウェル４およびｎ型ウェル５のそれぞれの表面に膜厚６ｎｍ程度の清浄な酸化膜からなるゲート絶縁膜６を形成する。この時、このゲート絶縁膜６を酸窒化シリコン膜（ＳｉＯＮ膜）によって形成しても良い。これにより、ゲート絶縁膜６中における界面準位の発生を抑制することができ、また、同時にゲート絶縁膜６中の電子トラップも低減することができるので、ホットキャリア耐性を向上させることが可能となる。これにより、ｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴの動作信頼性を向上させることが可能となる。
【００２３】
続いて、たとえばＣＶＤ法にて、ゲート絶縁膜６の上部に導電体膜として膜厚１００ｎｍ程度の低抵抗多結晶シリコン膜を堆積する。続いて、フォトレジスト膜をマスクにしたドライエッチングによりその多結晶シリコン膜をパターニングすることにより、ゲート電極７を形成する。このゲート電極７は、たとえばｎ型の低抵抗多結晶シリコン膜上に、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮ）等のようなバリア金属膜を介してタングステン（Ｗ）等のような金属膜を下層から順に堆積することで形成する、いわゆるポリメタル構造としてもよい。このバリア金属膜は、低抵抗多結晶シリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまうのを防止する等の機能を有している。ポリメタル構造とすることによりゲート電極７の抵抗を低減させることができ、ゲートアレイの動作速度を向上させることができる。また、ゲート電極７を低抵抗多結晶シリコン膜上にタングステンシリサイド等のようなシリサイド膜を堆積させてなる、いわゆるポリサイド構造としても良い。ゲート電極７の長手方向両端部（活性領域Ａｎ、Ａｐの外周の分離領域と重なる位置）には幅広部が形成されており、ここに上層配線との接続孔が配置される。ゲート電極７は、互いに等しい寸法で同一のフォトリソグラフィ技術およびドライエッチング技術によるパターニング工程で形成されているものであり、特に限定されるものではないが、そのゲート長は、たとえば０．１３μｍ程度である。
【００２４】
次に、図３および図４に示すように、たとえば半導体基板１上に窒化シリコン膜を堆積する。続いて、その窒化シリコン膜を異方的にエッチングすることにより、サイドウォールスペーサを形成する。続いて、ｐ型ウェル４にｎ型の導電型を有する不純物（たとえばＰまたはＡｓ（ヒ素））をイオン注入することによりｎ型半導体領域（ソース、ドレイン）９Ｎを形成し、ｎ型ウェル５にｐ型の導電型を有する不純物（たとえばＢ）をイオン注入することによりｐ型半導体領域（ソース、ドレイン）９Ｐを形成する。ここまでの工程により、本実施の形態１のＣＭＩＳゲートアレイを形成する基本セルＫＣと、その基本セルＫＣを形成するｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎとを形成することができる。ただし、基本セルＫＣの構成は前記したものに限定されるものではなく種々変更可能である。たとえば１個の基本セルＫＣ内に相対的にゲート幅の小さいＭＩＳＦＥＴと相対的にゲート幅の大きいＭＩＳＦＥＴとを配置する等、１個の基本セルＫＣ内にゲート電極寸法の異なるＭＩＳＦＥＴを配置しても良い。これにより、たとえば駆動電流の大きなＭＩＳＦＥＴ（ゲート幅が相対的に大きなＭＩＳＦＥＴ）で構成される論理回路の入力に駆動電流の小さなＭＩＳＦＥＴ（ゲート幅が相対的に小さなＭＩＳＦＥＴ）を接続したい場合に、それを短い配線経路で実現できる。
【００２５】
上記ｐ型半導体領域９Ｐのうち、互いに平行に隣接するゲート電極７間の中央のｐ型半導体領域９Ｐは、２個のｐチャネル型ＭＩＳＦＥＴＱｐに共有の領域となっている。なお、ホットキャリアを抑制すべく、ｐ型半導体領域９Ｐを、そのＭＩＳＦＥＴのチャネル側に配置された低不純物濃度領域と、それに電気的に接続されチャネルから低不純物濃度領域分だけ離間した位置に、サイドウォールスペーサをマスクとして、ｎ型の導電型を有する不純物（たとえばＰまたはＡｓ）をイオン注入することにより形成された高不純物濃度領域とで構成する、いわゆるＬＤＤ（Lightly Doped Drain）構造としても良い。また、ソース・ドレイン間のパンチスルーを抑制すべく、ｐ型半導体領域９Ｐのチャネル側端部近傍において半導体基板１の主面から所定の深さ位置にｐ型半導体領域９Ｐとは導電型の異なる半導体領域を設けても良い。ｐチャネル型ＭＩＳＦＥＴＱｐと同様に、ｎチャネル型ＭＩＳＦＥＴＱｎについても、基本セルＫＣの中央のｎ型半導体領域９Ｎは、２個のｎチャネル型ＭＩＳＦＥＴＱｎに共有の領域となっている。なお、ｎチャネル型ＭＩＳＦＥＴＱｎの場合もｐチャネル型ＭＩＳＦＥＴＱｐと同様に、ＬＤＤ構造としても良いし、パンチスルーを抑制するためのｐ型の半導体領域を設ける構造としても良い。
【００２６】
次に、図５および図６に示すように、半導体基板１上に酸化シリコン膜を堆積することによって層間絶縁膜１１を形成した後、その層間絶縁膜１１の表面をＣＭＰ法によって研磨し平坦化する。続いて、たとえば図示しないフォトレジスト膜をマスクとして層間絶縁膜１１をドライエッチングすることによって、ｎ型半導体領域（ソース、ドレイン）９Ｎ、ｐ型半導体領域（ソース、ドレイン）９Ｐおよびゲート電極７に達する接続孔１２を形成する。接続孔１２は、ゲート電極７の幅広部、ｐ型半導体領域９Ｐおよびｎ型半導体領域９Ｎに重なるように配置されている。ここには基本セルＫＣに接続可能な全ての接続孔１２を例示している。実際には製品毎に接続孔１２の配置が異なる場合がある。各接続孔１２の底部からは、ゲート電極７の幅広部、ｐ型半導体領域９Ｐまたはｎ型半導体領域９Ｎの一部が露出されている。ゲートアレイでは、上記のように複数の基本セルＫＣのパターンが共通パターンとして半導体基板１に作り込まれている。そして、この複数の基本セルＫＣ間をホールパターン（接続孔１２やビアホール）および配線によって接続することにより所望の論理回路を形成する。すなわち、ホールパターンと配線とのレイアウトの仕方によって種々の論理回路を形成することが可能になっている。
【００２７】
次いで、層間絶縁膜１１の上部に、たとえばスパッタリング法にて膜厚１０ｎｍ程度のＴｉ膜および膜厚１００ｎｍ程度のＴｉＮ膜を順次堆積する。この時、そのＴｉ膜およびＴｉＮ膜は接続孔１２の内部にも堆積される。続いて、半導体基板１に約５００℃〜７００℃で約１分間の熱処理を施すことにより、Ｔｉ膜とＴｉＮ膜との積層膜からなるバリア導体膜１４を形成する。
【００２８】
次に、バリア導体膜１４の上部に、たとえばＣＶＤ法（化学気相的成膜手段）により接続孔１２の内部を埋め込むＷ（タングステン）膜１５を堆積する。続いて、バリア導体膜１４およびＷ膜１５に対して、層間絶縁膜１１の表面が現れるまでエッチバックもしくはＣＭＰ等の研磨を施すことにより、接続孔１２の外部のバリア導体膜１４およびＷ膜１５を除去する。これにより、接続孔１２内に、バリア導体膜１４およびＷ膜１５からなるプラグ１６を形成することができる。
【００２９】
次に、図７に示すように、層間絶縁膜１１の上部にＴｉ（チタン）膜１８、Ａｌ合金膜（第１導電性膜）１９および窒化チタン膜２０を、たとえばスパッタリング法により順次堆積する。ここで、チタン膜１８と窒化チタン膜２０のいずれか一方、もしくは両方において、これらの膜をチタン膜と窒化チタン膜の積層膜で形成してもよい。続いて、フォトレジスト膜（図示は省略）をマスクとしたドライエッチングによりそのＴｉ膜１８、Ａｌ合金膜１９および窒化チタン膜２０をパターニングすることによって、ｐ型半導体領域９Ｐと電気的に接続する配線２１を形成する。なお、図示は省略するが、ｎ型半導体領域８Ｎにも同様の配線２１が電気的に接続している。
【００３０】
次に、図８に示すように、たとえばＣＶＤ法により、層間絶縁膜１１および配線２１上に酸化シリコン膜を堆積することによって層間絶縁膜２２を形成する。続いて、フォトレジスト膜（図示は省略）をマスクとして層間絶縁膜２２をドライエッチングすることによって、配線２１に達する径が０．２５μｍ程度の接続孔（孔部）２３を形成する。続いて、図９に示すように、半導体基板１に対して熱処理を施すことによって、半導体基板１（層間絶縁膜２２）に対して脱ガス処理を施す。この脱ガス処理によって、半導体基板１（層間絶縁膜２２）から水分等を除去し、後の工程で接続孔２３内に形成するバリア導体膜の接続孔２３への密着性を向上することができる。
【００３１】
次に、図１０に示すように、層間絶縁膜２２の上部に、たとえばスパッタリング法にてＴｉ膜２４およびＴｉ膜２４より相対的に膜厚が厚いＴｉＮ膜（第２導電性膜）２５を順次堆積し、Ｔｉ膜２４およびＴｉＮ膜２５からなるバリア導体膜２６を形成する。このＴｉ膜２４およびＴｉＮ膜２５の膜厚は、それぞれ１５ｎｍ程度および１００ｎｍ程度とすることを例示できる。
【００３２】
本実施の形態１においては、上記Ａｌ合金膜１９の成膜温度をＡ（第１温度）とし、接続孔２３形成後の熱処理工程（脱ガス工程）時の温度（第２温度）をＢとし、ＴｉＮ膜２５の成膜温度（第３温度）をＣとした場合に、Ａ、ＢおよびＣの関係がＡ≧Ｂ≧ＣかつＡ＞Ｃとなるようにする。
【００３３】
まず、Ａ≧Ｂとすることについて説明する。Ａ＜Ｂである場合には、接続孔２３形成後の熱処理工程（脱ガス工程）時に配線２１を形成するＡｌ合金膜１９が流動および膨張し、Ａｌ合金膜１９の一部が接続孔２３内に噴出してしまうことが懸念されるが、Ａ≧Ｂとすることによってそれを防ぐことができる。Ａｌ合金膜１９が接続孔２３内へ噴出した状態のまま、以降の工程を継続すると、加熱または冷却によって接続孔２３内へ噴出したＡｌ合金膜１９の一部が再度流動し、膨張するため、Ａｌ合金膜１９の一部が接続孔２３内部に隆起してしまう状態となる。この状態で接続孔２３内にプラグの形成を行うと、後の工程で加熱あるいは冷却処理を行った際に、接続孔２３内部に隆起したＡｌ合金膜１９が収縮し、形成されたプラグと配線２１との間で空隙が生じ、接続不良が発生してしまう不具合が懸念されるが、本実施の形態１によれば、Ａｌ合金膜１９が接続孔２３内に噴出してしまうことを防ぐことができるので、そのような不具合を未然に防ぐことが可能となる。すなわち、本実施の形態１によれば、プラグと配線２１との電気的導通が確保でき、信頼性が向上する。
【００３４】
次に、Ｂ≧Ｃとすることについて説明する。Ｂ＜Ｃである場合には、ＴｉＮ膜２５の成膜中に層間絶縁膜２２から脱ガスが起こってしまうことが懸念されるが、Ｂ≧Ｃとすることによってそれを防ぐことができる。それにより、特に接続孔２３の底部においてＴｉＮ膜２５の膜質およびカバレッジが低下してしまうことを防ぐことができる。その結果、バリア導体膜２６の形成後において、接続孔２３内にプラグとなるＷ膜をＣＶＤ法によって埋め込む際に、成膜ガス中に含まれるＷＦ6ガスが、接続孔２３の底部におけるＴｉＮ膜２５の膜質およびカバレッジが低下した部分からＴｉ膜２４に達することを防ぐことができる。すなわち、Ｔｉ膜２４に達したＷＦ6ガスとＴｉ膜２４との反応によるＴｉＦ4ガスの生成を防ぐので、バリア導体膜２６を形成するＴｉ膜が不足することによって、接続孔２３の底部周辺に空隙が形成されてしまうことを防ぐことが可能となる。そのような空隙の形成を防ぐことにより、後の工程で接続孔２３内に形成されるプラグと配線２１との電気的導通を確実に取れるようにすることができる。
【００３５】
次に、Ａ＞Ｃとすることについて説明する。Ａ≦Ｃである場合には、ＴｉＮ膜２５の成膜時において配線２１を形成するＡｌ合金膜１９が流動および膨張し、膨張するため、Ａｌ合金膜１９の一部が接続孔２３内に噴出してしまうこと、あるいはＡｌ合金膜１９の一部が接続孔２３内部に隆起してしまう状態となることが懸念されるが、この状態で接続孔２３内にプラグの形成を行うと、後の工程で加熱、あるいは冷却処理を行った際に、接続孔２３内部に隆起したＡｌ合金膜１９が収縮し、形成されたプラグと配線２１との間で空隙が生じる。したがって、Ａ＞Ｃとすることによってそれを防ぐことができる。これにより、後の工程で接続孔２３内に形成されるプラグと配線２１との間で空隙が生じ、接続不良が発生してしまう不具合を未然に防ぐことが可能となる。すなわち、プラグと配線２１間で電気的導通が確保でき、配線の信頼性が向上する。本発明者が行った実験によれば、ＡとＣとの温度差を約５０℃以上とすることによって、特に顕著な効果が得られることがわかった。
【００３６】
ここで、本発明者が行った実験によれば、Ａｌ合金膜１９の成膜温度Ａを約３００℃〜４００℃とし、接続孔２３形成後の熱処理工程（脱ガス工程）時の温度Ｂを約２５０℃〜３５０℃とし、ＴｉＮ膜２５の成膜温度Ｃを約５０℃〜２５０℃とすることで良好な結果が得られることがわかった。本実施の形態１においては、層間絶縁膜２２をＣＶＤ法にて形成した酸化シリコン膜とし、接続孔２３の径を約０．２５μｍとした場合において、Ａを約３５０℃とし、Ｂを約２５０℃とし、Ｃを約２００℃として各処理を行うことを例示できる。
【００３７】
図１１は、上記Ａ、ＢおよびＣを、それぞれ約３５０℃、約２５０℃および約３００℃として各処理を行った際の実験結果を示すものである。この場合、半導体集積回路が形成される半導体ウェハ（半導体基板１）の主面上において１ｃｍ2当たり３５個のＡｌ合金膜１９の噴き出し箇所が発見された。一方、図１２は、上記Ａ、ＢおよびＣを、上記した一例通りにそれぞれ約３５０℃、約２５０℃および約２００℃として各処理を行った際の実験結果を示すものである。この場合、半導体集積回路が形成される半導体ウェハ１Ｗ（半導体基板１）の主面上においてＡｌ合金膜１９の噴き出し箇所は発見されなかった。すなわち、図１１および図１２に示した実験結果からも、Ａ、ＢおよびＣそれぞれの温度範囲を上記した本実施の形態１のように、Ａ≧Ｂ≧Ｃ、Ａ＞Ｃと設定することの効果を確認することができる。
【００３８】
以上のように、成膜温度条件Ａ、Ｂ、Ｃについて説明を加えたが、ここで示す成膜温度とは、半導体製造装置内の半導体基板を置くステージの設定温度を示している。
【００３９】
また、指向性スパッタリング法またはＣＶＤ法を用いてＴｉＮ膜２５を成膜しても良い。指向性スパッタリング法を用いることにより、特に接続孔２３の底部におけるＴｉＮ膜２５のカバレッジを向上することができる。一方、ＣＶＤ法を用いることにより、接続孔２３の側壁および底部におけるＴｉＮ膜２５のカバレッジを向上することができる。
【００４０】
次に、図１３に示すように、バリア導体膜２６の上部に、たとえばＣＶＤ法により接続孔２３の内部を埋め込むＷ膜２８を堆積する。続いて、図１４に示すように、バリア導体膜２６およびＷ膜２８に対して、層間絶縁膜２２の表面が現れるまでエッチバックもしくはＣＭＰ等の研磨を施すことにより、接続孔２３の外部のバリア導体膜２６およびＷ膜２８を除去する。これにより、接続孔２３内に、バリア導体膜２６およびＷ膜２８からなるプラグ３０を形成することができる。
【００４１】
次に、図１５に示すように、層間絶縁膜２２の上部にＴｉ膜、Ａｌ合金膜および窒化チタン膜を、たとえばスパッタリング法により順次堆積する。続いて、フォトレジスト膜（図示は省略）をマスクとしたドライエッチングによりそれらＴｉ膜、Ａｌ合金膜および窒化チタン膜をパターニングすることによってプラグ３０に接続する配線３１を形成し、本実施の形態１の半導体集積回路装置を製造する。
【００４２】
（実施の形態２）
本実施の形態２では、前記実施の形態１においてＷ膜を主成分として形成したプラグ３０（図１５参照）とＡｌ合金膜を主成分として形成した配線３１（図１５参照）とをＣｕを主成分として一体に形成するものである。このような本実施の形態２の半導体集積回路装置の製造方法を図１６〜図１９を用いて説明する。
【００４３】
本実施の形態２の半導体集積回路装置の製造工程は、前記実施の形態１において層間絶縁膜２２を形成した工程（図８参照）までは同様である。その後、半導体基板１上に窒化シリコン膜を堆積してバリア絶縁膜２２Ａを形成する。この窒化シリコン膜の堆積には、たとえばプラズマＣＶＤ法を用いることができる。バリア絶縁膜２２Ａは、後の工程においてエッチングを行なう際のエッチストッパ層として機能する。
【００４４】
続いて、バリア絶縁膜２２Ａの表面に、絶縁膜２２Ｂを堆積する。この絶縁膜２２Ｂは、たとえばフッ素を添加したＣＶＤ酸化膜などのＳｉＯＦ膜とする。絶縁膜２２ＢとしてＳｉＯＦ膜を用いた場合には、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。
【００４５】
続いて、絶縁膜２２Ｂの表面に、たとえばプラズマＣＶＤ法にて窒化シリコン膜を堆積し、エッチストッパ膜２２Ｃを堆積する。このエッチストッパ膜２２Ｃは、後の工程でエッチストッパ膜２２Ｃ上に堆積する絶縁膜に配線形成用の溝部や孔部を形成する際に、その掘り過ぎにより下層に損傷を与えたり加工寸法精度が劣化したりすることを回避するためのものである。
【００４６】
続いて、エッチストッパ膜２２Ｃの表面に、たとえばＣＶＤ法によりＳｉＯＦ膜を堆積して絶縁膜２２Ｄを形成する。絶縁膜２２Ｄは、絶縁膜２２Ｂと同様に半導体集積回路装置の配線の総合的な誘電率を下げる機能を有し、配線遅延を改善することができる。次いで、絶縁膜２２Ｄを、たとえばＣＭＰ法で研磨することによりその表面を平坦化した後、絶縁膜２２Ｄ上に反射防止膜（図示は省略）を形成する。
【００４７】
次に、フォトレジスト膜をマスクとしたドライエッチング法により、上記反射防止膜、絶縁膜２２Ｄ、エッチストッパ膜２２Ｃ、絶縁膜２２Ｂおよびバリア絶縁膜２２Ａを順次エッチングし、接続孔（孔部）２３を形成する。続いて、接続孔２３の形成時に用いた反射防止膜およびフォトレジスト膜を除去した後、接続孔２３を埋め込む反射防止膜（図示は省略）を半導体基板１上に成膜する。この反射防止膜は、上記接続孔２３の形成時に用いた反射防止膜と同じ材質とすることができる。
【００４８】
次に、フォトレジスト膜をマスクとしたドライエッチング法により、上記反射防止膜、絶縁膜２２Ｄおよびエッチストッパ膜２２Ｃを順次エッチングする。続いて、上記フォトレジスト膜および反射防止膜を除去し、配線溝２３Ａを形成する。
【００４９】
次に、図１７に示すように、前記実施の形態１において図９を用いて説明した工程と同様の工程により、半導体基板１（バリア絶縁膜２２Ａ、２２Ｃおよび絶縁膜２２Ｂ、２２Ｄ）に対して脱ガス処理を施すを施す。この脱ガス処理によって、半導体基板１（バリア絶縁膜２２Ａ、２２Ｃおよび絶縁膜２２Ｂ、２２Ｄ）から水分等を除去し、後の工程で接続孔２３および配線溝２３Ａ内に形成するバリア導体膜の接続孔２３および配線溝２３Ａへの密着性を向上することができる。
【００５０】
次に、図１８に示すように、絶縁膜２２Ｄの上部に、たとえばスパッタリング法にてＴａＮ（タンタル窒化膜）膜を堆積することでバリア導体膜２７を形成する。このバリア導体膜２７となるＴａＮ膜の膜厚は、５０ｎｍ程度とすることを例示できる。また、このバリア導体膜２７をＴａ（タンタル）およびＴａＮからなる積層膜で形成してもよい。なお、この後の工程であるＣｕ（銅）膜の形成直前にバリア導体膜２７の表面をスパッタエッチングすることも可能である。このようなスパッタエッチングにより、バリア導体膜２７の表面に吸着した水、酸素分子等を除去し、Ｃｕ膜の接着性を改善することができる。この技術は、特に、バリア導体膜２７となるＴａＮ膜の堆積後、真空破壊して表面を大気に曝し、Ｃｕ膜を形成する場合に効果が大きい。
【００５１】
本実施の形態２においても、前記実施の形態１の場合と同様に、配線２１の主導電層となるＡｌ合金膜１９（図７参照）の成膜温度をＡとし、接続孔２３および配線溝２３Ａの形成後の熱処理工程（脱ガス工程）時の温度をＢとし、バリア導体膜２７となるＴａＮ膜の成膜温度をＣとした場合に、Ａ、ＢおよびＣの関係がＡ≧Ｂ≧ＣかつＡ＞Ｃとなるようにする。
【００５２】
前記実施の形態１と同様に、Ａ≧Ｂとすることによって、接続孔２３および配線溝２３Ａの形成後の熱処理工程（脱ガス工程）時に配線２１を形成するＡｌ合金膜１９が流動および膨張し、接続孔２３内に噴出してしまうことを防ぐことができる。
【００５３】
また、前記実施の形態１と同様に、Ｂ≧Ｃとすることによって、バリア導体膜２７となるＴａＮ膜の成膜中にバリア絶縁膜２２Ａ、２２Ｃおよび絶縁膜２２Ｂ、２２Ｄから脱ガスが起こってしまうことを防ぐことができる。それにより、特に接続孔２３の底部においてバリア導体膜２７の膜質およびカバレッジが低下してしまうことを防ぐことができる。
【００５４】
また、前記実施の形態１と同様に、Ａ＞Ｃとすることによって、バリア導体膜２７となるＴａＮ膜の成膜時において配線２１を形成するＡｌ合金膜１９が流動および膨張し、接続孔２３内に噴出してしまうことを防ぐことができる。
【００５５】
次に、図１９に示すように、たとえばスパッタリング法によりシード膜となるＣｕ膜または銅合金膜を接続孔２３および配線溝２３Ａの内部を含む半導体基板１上に堆積する。シード膜を銅合金膜とする場合には、その合金中にＣｕを８０重量パーセント程度以上含むようにする。次いで、上記シード膜が堆積された半導体基板１上に、たとえばＣｕ膜を接続孔２３および配線溝２３Ａを埋め込むように形成し、このＣｕ膜とシード膜とを合わせて導電性膜３２とする。接続孔２３および配線溝２３Ａを埋め込むＣｕ膜は、たとえば電解めっき法にて形成し、めっき液としては、たとえばＨ2ＳＯ4（硫酸）に１０％のＣｕＳＯ4（硫酸銅）およびＣｕ膜のカバレージ向上用の添加剤を加えたものを用いる。このＣｕ膜の形成に電解めっき法を用いた場合、Ｃｕ膜の成長速度を電気的に制御できるので、接続孔２３および配線溝２３Ａの内部における導電性膜３２のカバレージを向上することができる。本実施の形態２においては、導電性膜３２の堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。無電解めっき法を用いた場合、電圧印加を必要としないので、電圧印加に起因する半導体基板１のダメージを、電解めっき法を用いた場合よりも低減することができる。また、導電性膜３２を形成する工程に続いて、アニール処理によってその導電性膜３２を流動化させることにより、導電性膜３２の接続孔２３および配線溝３２への埋め込み性をさらに向上させることもできる。
【００５６】
続いて、たとえばＣＭＰ法により、絶縁膜２２Ｄの表面を研磨終点として絶縁膜２２Ｄ上の余分なバリア導体膜２７および導電性膜３２を研磨し、接続孔２３および配線溝２３Ａ内にバリア導体膜２７および導電性膜３２を残すことで配線３３を形成し、本実施の形態２の半導体集積回路装置を製造する。
【００５７】
上記のような本実施の形態２においても、前記実施の形態１と同様の効果を得ることが可能となる。
【００５８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５９】
前記実施の形態においては、本発明をＣＭＩＳトランジスタを有する半導体集積回路装置の製造工程に適用する場合について例示したが、複数層の配線を有し、下層の配線の主導電層がＡｌ膜またはＡｌ合金膜である他の半導体集積回路装置の製造工程にも適用可能である。
【００６０】
本願の実施の形態によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）Ａｌを主成分とする配線の上層に形成された絶縁膜に、その配線に達する孔部を形成し、その孔部内にプラグを形成する工程において、配線となるアルミニウムを主成分とする第１導電性膜を第１温度で形成し、孔部を形成した後、第１温度以下の第２温度での加熱処理により絶縁膜に脱ガス処理を施すので、その脱ガス処理時に第１導電性膜の一部が孔内部に噴出してしまうことを防ぐことができる。
（２）Ａｌを主成分とする配線の上層に形成された絶縁膜に、その配線に達する接続孔を形成し、その接続孔内にプラグを形成する工程において、孔部を形成した後、第２温度での加熱処理により絶縁膜に脱ガス処理を施し、孔部の側面および底面にプラグの一部となる第２導電性膜を第２温度以下の第３温度で成膜するので、第２導電性膜の成膜中に絶縁膜から脱ガスが起こってしまうこと防ぐことができる。その結果、孔部の底部において第２導電性膜の膜質およびカバレッジが低下してしまうことを防ぐことができる。
（３）Ａｌを主成分とする配線の上層に形成された絶縁膜に、その配線に達する接続孔を形成し、その接続孔内にプラグを形成する工程において、配線となるアルミニウムを主成分とする第１導電性膜を第１温度で形成し、孔部の側面および底面にプラグの一部となる第２導電性膜を第１温度より低い第３温度で成膜するので、第２導電性膜の成膜時に第１導電性膜の一部が孔内部に噴出してしまうことを防ぐことができる。
【００６１】
【発明の効果】
本願によって開示される発明の効果を簡単に説明すれば以下の通りである。
【００６２】
Ａｌ配線とＡｌ配線上に形成するプラグとの電気的導通を確保し、信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を説明する要部平面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造方法を説明する要部断面図である。
【図３】図１に続く半導体集積回路装置の製造工程中の要部平面図である。
【図４】図２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５】図３に続く半導体集積回路装置の製造工程中の要部平面図である。
【図６】図４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１１】本発明者が本発明の一実施の形態である半導体集積回路装置の製造方法と比較および検討した温度設定で脱ガス処理および成膜処理を行った場合の実験結果を示す説明図である。
【図１２】本発明の一実施の形態である半導体集積回路装置の製造工程における温度設定で脱ガス処理および成膜処理を行った場合の実験結果を示す説明図である。
【図１３】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１６】本発明の他の実施の形態である半導体集積回路装置の製造方法を説明する要部断面図である。
【図１７】本発明の他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１９】本発明の他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図２０】本発明者が検討した課題について説明する半導体集積回路装置の製造工程中の要部断面図である。
【図２１】本発明者が検討した課題について説明する半導体集積回路装置の製造工程中の要部断面図である。
【図２２】本発明者が検討した課題について説明する半導体集積回路装置の製造工程中の要部断面図である。
【図２３】本発明者が検討した課題について説明する半導体集積回路装置の製造工程中の要部断面図である。
【図２４】本発明者が検討した課題について説明する半導体集積回路装置の製造工程中の要部断面図である。
【図２５】本発明者が検討した課題について説明する半導体集積回路装置の製造工程中の要部断面図である。
【符号の説明】
１ 半導体基板
３ 酸化シリコン膜
４ ｐ型ウェル
５ ｎ型ウェル
６ ゲート絶縁膜
７ ゲート電極
９Ｎ ｎ型半導体領域（ソース、ドレイン）
９Ｐ ｐ型半導体領域（ソース、ドレイン）
１１ 層間絶縁膜
１２ 接続孔
１４ バリア導体膜
１５ Ｗ膜
１６ プラグ
１８ Ｔｉ膜
１９ Ａｌ合金膜（第１導電性膜）
２０ ＴｉＮ膜
２１ 配線
２２ 層間絶縁膜
２２Ａ バリア絶縁膜
２２Ｂ 絶縁膜
２２Ｃ エッチストッパ膜
２２Ｄ 絶縁膜
２３ 接続孔（孔部）
２３Ａ 配線溝
２４ Ｔｉ膜
２５ ＴｉＮ膜（第２導電性膜）
２６ バリア導体膜
２７ バリア導体膜
２８ Ｗ膜
３０ プラグ
３１ 配線
３２ 導電性膜
３３ 配線
１０１ 層間絶縁膜
１０２ 配線
１０２Ａ アルミニウム
１０３ 層間絶縁膜
１０４ 接続孔
１０４Ａ プラグ
１０４Ｂ 空隙
１０５ Ｔｉ膜
１０６ ＴｉＮ膜
１０７ 空隙
Ａｎ、Ａｐ 活性領域
ＫＣ 基本セル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Claims (7)
- （ａ）半導体基板上にアルミニウムを主成分とする第１導電性膜を第１温度で形成する工程、
（ｂ）前記第１導電性膜をパターニングして配線を形成する工程、
（ｃ）前記配線上を含む前記半導体基板上に絶縁膜を形成する工程、
（ｄ）前記絶縁膜に前記配線に達する孔を形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板を第２温度で加熱し、前記絶縁膜の前記孔の部分を含み脱ガス処理を行う工程、
（ｆ）前記孔の側面および底面に第２導電性膜である窒化チタン膜を第３温度で形成する工程、
（ｇ）前記第２導電性膜が形成された前記孔内部にＷＦ ６ ガスを用いてタングステン膜を埋め込む工程、
を含み、
前記第１温度は前記第２温度以上であり、
前記第２温度は前記第３温度以上であり、
前記第３温度は前記第１温度より低いことを特徴とする半導体集積回路装置の製造方法。 - 請求項１に記載の半導体集積回路装置の製造方法において、
前記第１温度と前記第３温度との温度差は５０℃以上であり、
前記第３温度は１００℃以上であることを特徴とする半導体集積回路装置の製造方法。 - （ａ）半導体基板上にアルミニウムを主成分とする第１導電性膜を第１温度で形成する工程、
（ｂ）前記第１導電性膜をパターニングして配線を形成する工程、
（ｃ）前記配線上を含む前記半導体基板上に絶縁膜を形成する工程、
（ｄ）前記絶縁膜に前記配線に達する孔を形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板を第２温度で加熱し、前記絶縁膜の前記孔の部分を含み脱ガス処理を行う工程、
（ｆ）前記孔の側面および底面に第２導電性膜である窒化チタン膜を第３温度で形成する工程、
（ｇ）前記第２導電性膜が形成された前記孔内部にＷＦ ６ ガスを用いてタングステン膜を埋め込む工程、
を含み、
前記第１温度は前記第２温度以上であり、
前記第２温度は前記第３温度以上であり、
前記第３温度は１００℃以上であり且つ前記第１温度より５０℃以上低いことを特徴とする半導体集積回路装置の製造方法。 - 請求項１〜３のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記第１温度は３００℃〜４００℃であることを特徴とする半導体集積回路装置の製造方法。 - 請求項１〜４のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記第２温度は２５０℃〜３５０℃であることを特徴とする半導体集積回路装置の製造方法。 - 請求項１に記載の半導体集積回路装置の製造方法において、
前記第３温度は５０℃〜２５０℃であることを特徴とする半導体集積回路装置の製造方法。 - 請求項１〜６のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記第１導電性膜及び前記第２導電性膜はスパッタリング法で形成されることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002144447A JP4344506B2 (ja) | 2002-05-20 | 2002-05-20 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002144447A JP4344506B2 (ja) | 2002-05-20 | 2002-05-20 | 半導体集積回路装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003338540A JP2003338540A (ja) | 2003-11-28 |
| JP2003338540A5 JP2003338540A5 (ja) | 2005-09-22 |
| JP4344506B2 true JP4344506B2 (ja) | 2009-10-14 |
Family
ID=29704118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002144447A Expired - Lifetime JP4344506B2 (ja) | 2002-05-20 | 2002-05-20 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4344506B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7245130B2 (ja) | 2019-07-11 | 2023-03-23 | 西日本旅客鉄道株式会社 | 除雪システム |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081020A (ja) * | 2005-09-13 | 2007-03-29 | Denso Corp | 半導体装置の製造方法 |
| TW200814156A (en) | 2006-07-21 | 2008-03-16 | Toshiba Kk | Method for manufacturing semiconductor device and semiconductor device |
| JP5522979B2 (ja) | 2009-06-16 | 2014-06-18 | 国立大学法人東北大学 | 成膜方法及び処理システム |
-
2002
- 2002-05-20 JP JP2002144447A patent/JP4344506B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7245130B2 (ja) | 2019-07-11 | 2023-03-23 | 西日本旅客鉄道株式会社 | 除雪システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003338540A (ja) | 2003-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100702282B1 (ko) | 반도체 장치 제조 방법 | |
| TWI485753B (zh) | 積體電路元件的形成方法 | |
| TWI821416B (zh) | 半導體裝置的形成方法 | |
| JPH11224949A (ja) | サブミクロン金属ゲートｍｏｓトランジスタおよびその形成方法 | |
| JP2009540603A (ja) | 低接触抵抗ｃｍｏｓ回路およびその製造方法 | |
| US11532714B2 (en) | Semiconductor device and method of forming thereof | |
| TW201135885A (en) | Semiconductor device and method for forming the same | |
| CN104701150A (zh) | 晶体管的形成方法 | |
| US6650017B1 (en) | Electrical wiring of semiconductor device enabling increase in electromigration (EM) lifetime | |
| US20230120499A1 (en) | Source/Drain Contacts and Methods of Forming Same | |
| JP4751705B2 (ja) | 半導体装置の製造方法 | |
| JP2007103809A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US6034401A (en) | Local interconnection process for preventing dopant cross diffusion in shared gate electrodes | |
| JP4344506B2 (ja) | 半導体集積回路装置の製造方法 | |
| US11942390B2 (en) | Thermal dissipation in semiconductor devices | |
| JP2001308178A (ja) | 半導体装置の製造方法 | |
| US11355410B2 (en) | Thermal dissipation in semiconductor devices | |
| JP4173393B2 (ja) | 半導体装置の製造方法 | |
| KR100589490B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2000228523A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH11288935A (ja) | 半導体装置およびその製造方法 | |
| JP2004134498A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2006093649A (ja) | 半導体装置及びその製造方法 | |
| TWI782473B (zh) | 半導體元件及其製造方法 | |
| JPH1187701A (ja) | 半導体装置及び半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050414 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050414 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070806 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080715 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081125 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090331 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090529 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090630 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090713 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4344506 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130717 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |