JP2007081020A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 ビアホール５の上方に形成される異常構造部による金属配線間のショート不良の発生を抑制できる半導体装置の製造方法を提供する。
【解決手段】 ビアホール５を形成する工程において、１つのビアホール５の開口幅を、０．４μｍとし、ビアホール５の数を、第１金属配線の体積／ビアホール個数＜５という関係式を満たすように設定して、複数のビアホール５を第２層間絶縁膜４に形成する。これにより、ビアホール５を形成した後のビアプラグ６を形成する工程で、半導体基板１が加熱された場合に、第１金属配線３の１つのビアホール５底部に位置する部位にかかる応力を緩和することができ、ビアホール５内での第１金属配線３の柱状部１２の発生を抑制できる。この結果、異常構造部の形成を抑制でき、第２金属配線７と第３金属配線９との間のショート不良の発生を抑制することができる。
【選択図】 図１

Description

本発明は、層間絶縁膜にビアホールを形成する工程を有する半導体装置の製造方法に関するものである。

従来、多層配線構造の形成方法の１つとして、例えば、層間絶縁膜にビアホールを形成した後、ビアと、層間絶縁膜上の金属配線とを別々に形成する方法がある（例えば、特許文献１参照）。

ここで、図６に半導体装置の多層配線構造を示す。図６を参照して、上記した方法について説明する。

まず、半導体基板１の表面上に第１層間絶縁膜２、第１金属配線３を形成する工程を順に行う。続いて、第１金属配線３の表面上に第２層間絶縁膜４を形成する工程を行う。続いて、第２層間絶縁膜４にビアホール５を形成する工程を行う。

続いて、ビアホール５内に、Ｗ（タングステン）等からなるビアプラグ６を形成する。このとき、ビアプラグ６は、例えば、ＣＶＤ法により成膜した後、エッチバックもしくはＣＭＰ法により平坦化されることで形成される。

続いて、第２層間絶縁膜４の表面上にビアプラグ６を介して第１金属配線３と電気的に接続された第２金属配線７を形成する工程を行う。その後、第２金属配線７上に、第３層間絶縁膜８、第３金属配線９および保護膜１０を形成する工程を順に行う。なお、第３金属配線９の一部は、ビアプラグ６の真上に位置している。このようにして、図６に示す多層配線構造が形成される。

また、他の方法として、例えば、以下に説明するように、層間絶縁膜にビアホールを形成した後、ビアと、層間絶縁膜上の金属配線とを同時に形成する方法がある（例えば、特許文献１参照）。

この方法は、上記した方法において、ビアプラグ６を形成する工程を省略し、ビアプラグ６を形成する代わりに、直接、ビアホール５内に配線材料を埋め込むことで、ビアホール５内から第２層間絶縁膜４上に至って、第２金属配線７を形成する方法である。

なお、従来では、第１金属配線３と第２金属配線７の導通のために第２層間絶縁膜４に形成されるビアホール５の数は、ＩＣチップサイズをできるだけ小さくおさえる理由から、通常、１つであった。
特開２００３−２７３２０９号公報

前者の方法において、第１金属配線３として、例えば、Ａｌ配線を用いた場合では、ビアプラグ６の形成工程で、図７に示すように、ビアホール５の上方に、ビアプラグ６の表面から第３金属配線９に到達する異常構造部１１が形成され、この異常構造部１１が原因で、第２金属配線７と第３金属配線９との間でショート不良が発生するという問題が生じることがある。

そこで、本発明者らがこの異常構造部１１が形成されてしまう原因を調査したところ、以下のことがわかった。図８（ａ）〜（ｃ）に異常構造部１１が形成されるプロセスを説明するための図を示す。

上記したビアプラグ６を形成する工程では、例えば、Ｗからなるビアプラグ６をＣＶＤ法により形成する際、４００℃以上の高い温度で半導体基板が加熱される。このとき、第１金属配線３に、第２層間絶縁膜４との線膨張係数差による熱応力がかかるため、図８（ａ）に示すように、ビアホール５内で、第１金属配線３の一部が柱状に成長する。この柱状の部分を以下では、単に、柱状部１２と呼ぶ。

そして、図８（ｂ）に示すように、ＣＶＤ法により、ビアホール５内および第２層間絶縁膜４の表面上にＷ膜を成膜するときでは、Ａｌ配線の柱状部１２を核としてＷ膜が成長するため、Ａｌ配線の柱状部１２の周辺にＷ膜１３が形成される。なお、これらのＡｌ配線の柱状部１２およびその周辺のＷ膜１３は、その後にエッチバックやＣＭＰを施しても、残ってしまう。

さらに、図８（ｃ）に示すように、第２金属配線７を形成する工程では、Ａｌ配線の柱状部１２およびその周辺のＷ膜１３に沿って、第２金属配線７が形成される。このため、ビアホール５（ビアプラグ６）の上方に、異常構造部１１が形成される。

図９に、異常構造部１１の形成の有無と第１金属配線３の形状との関係を調査した結果を示す。なお、図９は、ビアホールが１つであり、ビアホールの開口形状が直径０．４μｍの円であり、ビアプラグ形成時の加熱温度が４３０℃のときの結果である。

図９に示すように、第１金属配線３の配線幅が１．０μｍ以下、配線長が４０μｍ以上のとき、上記した異常構造部１１が形成されることがわかった。これは、第１金属配線３が細く、かつ、長い場合では、第１金属配線３とその周辺の絶縁膜との線膨張係数差から生じる応力が大きくなるためであると推測される。

したがって、上記したショート不良が発生する問題は、特に、第１金属配線３が細く、かつ、長い場合に顕著となる。なお、ビアホール５の径が大きいほど、上記問題が発生しやすいこともわかっている。

また、この問題は、背景技術の欄で説明した後者の方法においても、ビアホール５を形成した後であって、第２金属配線７を形成する前に、基板が高温で加熱される場合（例えば、第２金属配線７を高温下で形成する場合）に、上記と同様の理由により、発生する。

また、この問題は、第１金属配線３をＡｌで構成した場合に限らず、Ｃｕ等の他の材料で構成した場合においても、同様に発生するものと思われる。

なお、特許文献１には、ビアホール内に配線材料を成膜し、高温アニールした後、冷却処理を施すことで、ビア内に残留する応力緩和する方法が記載されているが、この方法は、ビアを形成した後に、応力緩和処理を施す方法であるため、上記した問題を解決できない。

本発明は、上記点に鑑み、ビアホール５の上方に形成される異常構造部１１による金属配線間のショート不良の発生を抑制できる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、本発明は、ビアホール（５）を形成する工程で、ビアホール（５）の形成後に半導体基板を加熱した場合に、ビアホール内で、第１金属配線（３）から柱状部（１２）が発生しないように、第１金属配線（３）の配線体積の大きさに応じて、ビアホール（５）の個数を設定して、複数のビアホール（５）を形成することを第１の特徴としている。

これにより、１つのビアホールのみを形成する場合と比較して、ビアホールを形成した後に半導体基板が加熱された場合に、第１金属配線のビアホール底部に位置する部位にかかる応力を緩和することができ、ビアホール内での第１金属配線の柱状部の発生を抑制できる。この結果、上記した異常構造部の形成を抑制でき、金属配線間のショート不良の発生を抑制することができる。

この場合、具体的には、第１金属配線の配線体積／ビアホールの総開口面積＜４０（μｍ）という関係式を満たすように、ビアホールの数や１つのビアホールの開口面積を設定する。

例えば、１つのビアホール（５）の開口幅を、０．４μｍにする場合では、ビアホール（５）の数を、第１金属配線の配線体積／ビアホールの個数＜１０（μｍ^３／個）という関係式を満たすように設定することができる。ただし、ここでいう「０．４μｍ」には、多少のばらつきの範囲も含まれ、例えば、０．４μｍに対してその１割程度の値を加減した範囲も含まれる。また、ビアホール（５）の開口形状については、円、正方形等の多角形とすることができる。

なお、半導体基板（１）のうち、回路の形成予定領域の全域で、複数のビアホール（５）を第２層間絶縁膜（４）に形成することが好ましい。言い換えると、半導体基板のうち、回路領域内では、どの位置においても、必ず、複数のビアホールによって、金属配線同士が電気的に接続された構造となるように、ビアホールを形成することが好ましい。

また、本発明では、第３金属配線（９）を形成する工程で、半導体基板（１）のうち、回路の形成予定領域の全域で、ビアホール（５）の上方を除く位置に第３金属配線（９）を形成することを第２の特徴としている。

本発明では、回路の形成予定領域内のどの位置においても、ビアホールの上方に、第３金属配線を配置していないので、ビアホールを形成した後に半導体基板が加熱され、ビアホール内に第１金属配線の柱状部が発生することが原因で、ビアホール上に第３層間絶縁膜を突き抜ける異常構造部が形成されても、その異常構造部が第３金属配線と接触することを回避することができる。

したがって、本発明によれば、ビアホールの上方に形成される異常構造部による第２金属配線と第３金属配線間との間でのショート不良の発生を抑制することができる。

具体的には、ビアホール（５）の上方を除く位置として、ビアホール（５）の真上の領域から、少なくとも、ビアホール（５）の幅に対して１倍の長さの距離離れた位置に、第３金属配線（９）を形成することが好ましい。

また、配線幅が１μｍ以下であり、かつ、配線長（３ａ）が４０μｍ以上である細長い形状の第１金属配線（３）を形成する場合に、上記した問題が顕著に発生することから、この場合に、本発明を適用することが好ましい。

なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。

（第１実施形態）
図１に、本発明の第１実施形態における半導体装置の断面図を示す。図１では、半導体基板のうち、回路領域における多層配線構造を示している。

半導体基板１には、内周部に配置され、半導体素子によって回路が構成されている内部回路領域と、その外周部に配置され、入出力用のバッドが形成されているバッド領域が設けられている。ここでいう回路領域とは、半導体基板のうち、回路として機能させることを目的とした領域を意味し、その回路をノイズ等から保護することを目的とした保護領域や、外部電極との電気的接続を目的とした領域を除く領域を意味する。

そして、本実施形態の半導体装置では、図６に示す構造の半導体装置と異なり、半導体基板１の内部回路領域の全域において、第１金属配線３と第２金属配線７を導通させるためのビアプラグ６が、複数形成されている。

言い換えると、１つの第１金属配線３と、それに電気的に接続される１つの第２金属配線７とを１組としたとき、複数組の第１金属配線３および第２金属配線７のすべてにおいて、第１金属配線３と第２金属配線７は、複数のビアプラグ６によって、電気的に接続されている。

なお、本実施形態では、第１、第２および第３金属配線３、７、９として、Ａｌ配線を用いており、第１、第２および第３層間絶縁膜２、４、８として、シリコン酸化膜を用いており、保護膜１０として、シリコン窒化膜を用いている。

また、第１、第２および第３金属配線３、７、９は、内部回路領域だけでなく、パッド領域にも形成されているが、内部回路領域に形成されている金属配線の方が、パッド領域に形成されている金属配線よりも細長い形状となっている。具体的には、内部回路領域における第１金属配線３は、配線長３ａが４０μｍ以上であり、配線幅が１μｍ以下であり、配線膜厚３ｂが０．５μｍである。

また、本実施形態では、上記背景技術の欄で説明した前者の方法と異なり、ビアホール５の形成工程において、第１金属配線３と第２金属配線７とを電気的に接続するために、第２層間絶縁膜４に複数のビアホール５を形成している。

このとき、１つのビアホール５の開口形状を、直径５ａが０．４μｍの円に設定している。ただし、形成されたビアホールの大きさには、多少のばらつきが生じ、必ずしも０．４μｍに一致せず、０．４μｍに対して、多少のずれが生じる。したがって、１つのビアホール５の直径は、例えば、０．４μｍに対してその１割程度の値を加減した範囲の大きさとなる。

また、ビアホール５の数を、ビアホール５の形成後に半導体基板を加熱した場合に、ビアホール内で、第１金属配線３から柱状部１２が発生しないように、第１金属配線３の配線体積の大きさに応じて、設定している。これは、後述するように、第１金属配線３の配線体積の大きさによって、適切なビアホールの個数が異なるからである（図２参照）。

具体的には、ビアホール５の数を、
第１金属配線３の配線体積／ビアホール個数＜５（μｍ^３／個）
という関係式を満たすように、設定している。なお、第１金属配線３の配線体積は、配線長３ａと配線幅と配線膜厚３ｂの積である。

例えば、ビアホール５の数を、配線体積が１５μｍ^２の場合では４個以上、配線体積が２５μｍ^２の場合では６個以上、配線体積が４０μｍ^２の場合では、１０個以上に設定している。なお、図１では、図の見やすさの観点より、一例として、３つのビアホール５を示している。

また、ビアホール５同士の間隔を等間隔に設定している。また、ビアホール５の側壁が第２層間絶縁膜４の表面に対して垂直となるように設定している。

このように、本実施形態では、ビアホール５を形成する工程において、１つのビアホール５の開口形状を、直径が０．４μｍの円とし、ビアホール５の数を、配線体積／ビアホール個数＜５という関係式を満たすように設定して、複数のビアホール５を第２層間絶縁膜４に形成している。

これにより、ビアホール５を形成した後のビアプラグ６を形成する工程で、半導体基板１が加熱された場合に、第１金属配線３の１つのビアホール５底部に位置する部位にかかる応力を緩和することができる。

このため、ビアホール５内での第１金属配線３の柱状部１２の発生を抑制できる。この結果、異常構造部１１の形成を抑制でき、第２金属配線７と第３金属配線９との間のショート不良の発生を抑制することができる。

ここで、参考として、図２に、第１金属配線３の配線体積およびビアホールの個数（ビア個数）と、異常構造部１１の発生の有無との関係を示す。なお、図２は、第１金属配線３の配線体積およびビア個数を異ならせて、本実施形態と同様の製造方法により、半導体装置を製造したときの異常構造部１１の発生の有無を調査した結果である。また、ビアプラグ６の形成時における加熱温度は、４３０℃である。

図２に示すように、配線体積が１５μｍ^２の場合では、ビアホール５数が４個以上のとき、配線体積が２５μｍ^２の場合では、ビアホール５数が６個以上のとき、配線体積が８４０μｍ^２の場合では、ビアホール５数が１０個のとき、異常構造部１１が発生しなかった。

一方、配線体積が２５μｍ^２の場合では、ビアホール５数が３個以下のとき、配線体積が３５μｍ^２の場合では、ビアホール５数が６個以下のとき、配線体積が５０μｍ^２の場合では、ビアホール５数が８個以下のとき、異常構造部１１が発生した。

このように、ビアホール５の数を、図２中の直線（直線の式：配線体積／ビア数＝５）よりも上側に位置するように、すなわち、配線体積／ビア個数＜５（μｍ^３／個）という関係式を満たすように設定することで、異常構造部１１の発生を抑制できる。なお、図２中の直線は、ビアホール５の直径が０．４μｍの場合であって、ビアホール数が複数のときにおける異常構造部１１の発生の有無についての境界線であり、調査結果より、導き出されたものである。

（第２実施形態）
第１実施形態では、ビアホール５の開口形状を、直径が０．４μｍの円とする場合を例として説明したが、他の大きさとすることもできる。

この場合、第１金属配線３の配線体積／ビアホール５の総開口面積＜４０（μｍ）という関係式を満たすように、ビアホール５の直径や数を設定する。なお、ビアホール５の総開口面積とは、各ビアホール５の開口面積の総合計である。また、この関係式は、第１実施形態に記載の関係式に対して、ビアホール個数を、ビアホール５の開口形状が直径０．４μｍの円であることを考慮して、ビアホール５の総開口面積に換算した式である。

例えば、配線体積が１５μｍ^３の場合では総開口面積が０．５μｍ^２以上になるように、配線体積が２５μｍ^３の場合では総開口面積が０．７５μｍ^２以上になるように、配線体積が４０μｍ^３の場合では総開口面積が１０μｍ^２以上になるように、ビアホール５の直径および数を設定する。

このとき、総開口面積が同じであれば、１つのビアホール５の直径を小さくして、ビアホールの数を多く設定したり、１つのビアホール５の直径を大きくして、ビアホールの数を少なく設定したりすることができる。ただし、ビアホールの数を少なくとも２以上とする。

これにより、本実施形態においても、第１実施形態と同様の効果が得られると思われる。

ここで、参考として、図３に、第１金属配線３の配線体積およびビアホール５の総開口面積と、異常構造部１１の発生の有無との関係を示す。なお、図３は、図２の縦軸をビアホール５の総開口面積に換算した図である。

図３から、配線体積が１５μｍ^３の場合ではビア面積が０．５μｍ^２以上のとき、配線体積が２５μｍ^３の場合ではビア面積が０．７５μｍ^２以上のとき、配線体積が４０μｍ^３の場合ではビア面積が１０μｍ^２以上のとき、異常構造部１１が発生しないことがわかる。

一方、配線体積が２５μｍ^３の場合ではビア面積が約０．３８μｍ^２以下のとき、配線体積が３５μｍ^３の場合ではビア面積が０．７５μｍ^２以下のとき、配線体積が５０μｍ^３の場合ではビア面積が１．０μｍ^２以上のとき、異常構造部１１が発生することがわかる。

このように、ビアホール５の直径および数を、図３中の直線（第１金属配線３の配線体積／ビアホール５の総開口面積＝４０）よりも上側に位置するように、すなわち、第１金属配線３の配線体積／ビアホール５の総開口面積＜４０（μｍ）という関係式を満たすように設定することで、異常構造部１１の発生を抑制できる。なお、図３中の直線は、ビアホール数が複数のときにおける異常構造部１１の発生の有無についての境界線である。

（第３実施形態）
図４に本発明の第３実施形態における半導体装置の平面レイアウト図を示し、図５に図４中のＡ−Ａ’線断面図を示す。なお、図４では、便宜上、第１金属配線３、第２金属配線７および第３金属配線９のみを示しており、同一の金属配線には、同一の向きおよび間隔で斜線を付している。また、図４、５では、図６と同様の構成部に、図１と同一の符号を付している。

本実施形態では、図６に示す従来の半導体装置と同様に、ビアホール５の数を１つとしているが、従来と異なり、半導体基板のうちの内部回路領域の全域において、ビアホール５の上方に第３金属配線９を配置しないレイアウトとしている。

すなわち、本実施形態では、上記した従来の製造方法と異なり、第３金属配線９を形成する工程において、半導体基板１のうち、内部回路の形成予定領域の全域で、ビアホール５の上方を除く位置に、第３金属配線９を形成するようにしている。

そして、図４に示すように、ビアホール５の真上に位置する領域と第３金属配線９との間隔２１をビアホール幅の２倍の大きさ、例えば、ビアホール５の幅が０．４μｍときでは０．８μｍに設定している。

このように、本実施形態では、ビアホール５の上方に、第３金属配線９を配置していないので、図５中に破線で示すように、ビアホール５上に第３層間絶縁膜８を突き抜ける異常構造部１１が形成されても、その異常構造部１１が第３金属配線９と接触するのを回避することができる。

したがって、本実施形態によれば、ビアホール５の上方に形成される異常構造部１１による第２金属配線７と第３金属配線９間との間でのショート不良の発生を抑制することができる。

なお、ビアホール５の真上に位置する領域と第３金属配線９との間隔２１については、少なくとも、ビアホール５の幅の１倍以上とすればよい。これは、図５中に破線で示すように、異常構造部１１が形成された場合、その異常構造部１１の横方向における大きさは、最大で、ビアホール５からビアホール幅の１倍弱（例えば、０．７５倍）程度だからである。

また、第１、第２実施形態に対して、本実施形態を組み合わせることもできる。すなわち、本実施形態において、ビアホール５の数を、上記した関係式を満たすように、複数とすることもできる。

（他の実施形態）
（１）上記した各実施形態では、ビアホール５の開口形状を、円とする場合を例として説明したが、多角形等の他の形状とすることもできる。

例えば、ビアホール５の開口形状を正方形とすることもできる。なお、通常、ビアホール５の開口形状を正方形に設定してビアホール５を形成する場合、ビアホール５の幅が大きい程、ビアホール形成のためのエッチング加工により、ビアホール５の開口形状が円になり、ビアホール５の幅が小さい程、ビアホール５の開口形状は正方形となる。

（２）上記した各実施形態では、ビアホール５の形状を、ビアホール５の側壁が第２層間絶縁膜４の表面に対して垂直な形状とする場合を例として説明したが、ビアホール５の形状を、ビアホール５の間隔がビアホールの底に向かうにつれて徐々に狭くなっているテーパ形状とすることもできる。この場合、ビアホール５の底部における開口幅を、第１、第２実施形態と同様に、設定する。

（３）上記した各実施形態では、ビアホール５内にビアプラグ６を形成することで、ビアホール５を介して、第１金属配線３と電気的に接続された第２金属配線７を第２層間絶縁膜４の表面上に、直接、形成する場合を例として説明した。

これに対して、ビアプラグを形成する代わりに、配線材料を埋め込み、ビアと、第２層間絶縁膜４の表面上の第２金属配線７とを同時に形成することもできる。

（４）上記した各実施形態では、第１、第２および第３金属配線３、７、９を、Ａｌで構成する場合を例として説明したが、Ａｌ合金で構成したり、Ｃｕ等の他の配線材料で構成したりすることもできる。

（５）上記した各実施形態では、各表面上に、直接、第１層間絶縁膜２、第１金属配線３、第２層間絶縁膜４、第２金属配線７、第３層絶縁膜８、第３金属配線９もしくは保護膜１０を形成する場合を例として説明した。

これに対して、半導体基板１の表面上に、他の膜を介して、第１層間絶縁膜２を形成したり、第１層間絶縁膜２の表面上に、他の膜を介して、第１金属配線３を形成したり、第２金属配線７の表面上に、他の膜を介して、第３層間絶縁膜８を形成したり、第３層間絶縁膜８の表面上に、他の膜を介して、第３金属配線９を形成したりすることもできる。

また、第１、第２、第３層間絶縁膜２、４、８を、それぞれ、単一層で構成する場合に限らず、複数層で構成することができる。

（６）上記した各実施形態では、第１金属配線３の大きさを、配線長３ａが４０μｍ以上であり、配線幅が１μｍ以下であり、配線膜厚３ｂが０．５μｍである場合を例として説明したが、他の大きさとすることもできる。ただし、配線長３ａを４０μｍ以上、配線幅が１μｍ以下とすることが好ましい。従来では、第１金属配線３がこのような大きさのときに、上記発明が解決しようとする課題の欄で説明した問題が顕著だったからである。

（７）上記した各実施形態では、半導体基板１の表面上における第１層目と第２層目の金属配線３、４を電気的に接続させるためのビアホール５の形成方法について、本発明を適用する場合を例として説明したが、他の配線間のビアホールの形成方法について、本発明を適用することができる。

例えば、第２層目と第３層目の金属配線を電気的に接続させるビアホールを、上記した各実施形態と同様に、形成することができる。

（８）第１、第２実施形態では、半導体基板１のうち、内部回路の形成予定領域の全域で、上記した関係式を満たすように、複数のビアホール５を形成する場合を例として説明したが、必ずしも、全域でなくても良い。すなわち、内部回路領域において、複数組の第１金属配線３と第２金属配線７とが存在する場合、ある組では、上記した関係式を満たすように、ビアホール５を複数形成し、他の組では、従来と同様に、ビアホールを１つのみ形成することもできる。

この場合であっても、内部回路の形成予定領域の全域で、複数組の金属配線に対して、ビアホールが１つずつしか形成されていない場合と比較して、金属配線間のショート不良の発生を抑制することができる。

また、この場合においても、上記した関係式を満たさず、単に、複数のビアホールを形成することもできる。

なお、図２からわかるように、配線体積が小さい場合（例えば、５μｍ^３）では、形成するビアホール５の数を１つとしても、異常構造部１１の発生を抑制でき、金属配線間のショート不良の発生を抑制することができる。

（９）上記した各実施形態では、回路領域が半導体基板の内周部に配置されている場合を例として説明したが、回路領域を半導体基板の外周部に配置することもできる。

本発明の第１実施形態における半導体装置の断面図である。 第１金属配線３の配線体積およびビアホールの個数と、異常構造部１１の発生の有無との関係を示す図である。 第１金属配線３の配線体積およびビアホール５の総開口面積と、異常構造部１１の発生の有無との関係を示す図である。 本発明の第３実施形態における半導体装置の各金属配線の平面レイアウト図である。 図４中のＡ−Ａ’線断面図である。 従来における半導体装置の断面図である。 発明が解決しようとする課題を説明するための半導体装置の断面図である。 異常構造部１１が形成されるプロセスを説明するための半導体装置の断面図である。 異常構造部１１の形成の有無と第１金属配線３の形状との関係を調査した結果を示す図である。

符号の説明

１…半導体基板、２…第１層間絶縁膜、３…第１金属配線、４…第２層間絶縁膜、
５…ビアホール、６…ビアプラグ、７…第２金属配線、８…第３層絶縁膜、
９…第３金属配線９、１０…保護膜、１１…異常構造部、１２…第１金属配線の柱状部。

Claims (7)

1. 半導体基板（１）の表面上に第１層間絶縁膜（２）を形成する工程と、
   前記第１層間絶縁膜（２）の表面上に第１金属配線（３）を形成する工程と、
   前記第１金属配線（３）の表面上に、直接、第２層間絶縁膜（４）を形成する工程と、
   前記第２層間絶縁膜（４）に前記第１金属配線（３）に到達する深さのビアホール（５）を形成する工程と、
   前記ビアホール（５）を介して、前記第１金属配線（３）と電気的に接続された第２金属配線（７）を、前記第２層間絶縁膜（４）の表面上に、直接、形成する工程と、
   前記第２金属配線（７）の表面上に第３層間絶縁膜（８）を形成する工程と、
   前記第３層間絶縁膜（８）の表面上に第３金属配線（９）を形成する工程とを備える半導体装置の製造方法において、
   前記ビアホール（５）を形成する工程では、前記ビアホール（５）の形成後に前記半導体基板（１）を加熱した場合に、前記ビアホール（５）内で、前記第１金属配線（３）から柱状部（１２）が発生しないように、前記第１金属配線（３）の配線体積の大きさに応じて、前記ビアホール（５）の個数を設定して、複数の前記ビアホール（５）を形成することを特徴とする半導体装置の製造方法。
2. 前記ビアホール（５）を形成する工程では、
   第１金属配線の配線体積／ビアホールの総開口面積＜４０（μｍ）
   という関係式を満たすように、前記複数のビアホール（５）を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ビアホール（５）を形成する工程では、形成される前記ビアホール（５）の開口幅を、０．４μｍに設定し、前記ビアホール（５）の数を、
   第１金属配線の配線体積／ビアホールの個数＜１０（μｍ^３／個）
   という前記関係式を満たすように設定して、前記複数のビアホール（５）を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記ビアホール（５）を形成する工程では、
   前記半導体基板（１）のうち、回路の形成予定領域の全域で、
   前記複数のビアホール（５）を前記第２層間絶縁膜（４）に形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
5. 半導体基板（１）の表面上に第１層間絶縁膜（２）を形成する工程と、
   前記第１層間絶縁膜（２）の表面上に第１金属配線（３）を形成する工程と、
   前記第１金属配線（３）の表面上に、直接、第２層間絶縁膜（４）を形成する工程と、
   前記第２層間絶縁膜（４）に前記第１金属配線（３）に到達する深さのビアホール（５）を形成する工程と、
   前記ビアホール（５）を介して、前記第１金属配線（３）と電気的に接続された第２金属配線（７）を、前記第２層間絶縁膜（４）の表面上に、直接、形成する工程と、
   前記第２金属配線（７）の表面上に第３層間絶縁膜（８）を形成する工程と、
   前記第３層間絶縁膜（８）の表面上に第３金属配線（９）を形成する工程とを備える半導体装置の製造方法において、
   前記第３金属配線（９）を形成する工程では、前記半導体基板（１）のうち、回路の形成予定領域の全域で、前記ビアホール（５）の上方を除く位置に前記第３金属配線（９）を形成することを特徴とする半導体装置の製造方法。
6. 前記第３金属配線（９）を形成する工程では、前記ビアホール（５）の真上の領域から、少なくとも、前記ビアホール（５）の幅に対して１倍の長さの距離離れた位置に、前記第３金属配線（９）を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記第１金属配線（３）を形成する工程では、配線幅が１μｍ以下であり、かつ、配線長（３ａ）が４０μｍ以上である前記第１金属配線（３）を形成することを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置の製造方法。
   

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