JP4784595B2 - バイポーラ型の半導体装置の製造方法 - Google Patents

バイポーラ型の半導体装置の製造方法 Download PDF

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Description

本発明は、面方位（１１１）オフアングル３〜４°のＰ型の支持基板上に形成されたバイポ−ラ型半導体装置、特に２４Ｖ以上の耐圧が要求される高耐圧バイポ−ラ型の半導体装置の製造方法に関するものである。
バイポ−ラ型半導体装置において、日科技連出版社発行の「半導体デバイスの信頼性技術」に記載のように、外部環境、図１４に示すように、例えば水分によるトランジスタのｈＦＥの劣化現象を抑止し信頼性を確保するためには、最終保護膜としてプラズマＣＶＤ法で形成したシリコン窒化膜（以下、プラズマ窒化膜と記載）を用いるべきであることは、一般的によく知られている。
しかし、プラズマ窒化膜は膜応力が高いため配線寿命低下等の副作用に加えて、近年例えば、非特許文献１における報告によれば、成膜中にプラズマ窒化膜に残留する水素に起因したＰｏｌｙ−Ｓｉ抵抗の特性変動が問題となっている。
このプラズマ窒化膜中の残留水素によるＰｏｌｙ−Ｓｉ抵抗の特性変動を改善する従来の技術として、図１５に示す特許文献１の技術（従来技術１）が提案されている。この技術によれば、多結晶シリコン抵抗膜１０８ａ、１０８ｂの下部の酸化膜を介して多結晶シリコン抵抗膜に拡散する水素量が酸化膜厚により依存するため、多結晶シリコン抵抗膜の下層に水素イオン遮蔽膜として減圧ＣＶＤ法で形成された窒化シリコン膜１２１を形成することにより下地の酸化膜から水素拡散を抑止し、多結晶シリコン抵抗膜の抵抗バラツキを低減している。
また、特許文献１では、別の技術として、図１６に示す技術（従来技術２）が提案されている。この技術によれば、従来技術１とは異なり、バイポ−ラ装置を形成する半導体基板上に下層窒化シリコン膜２１６を介して形成したポリシリコン抵抗素子２０７を、カバ−酸化膜２０８で被覆した後、接合分離層を含む半導体基板の表面を減圧ＣＶＤ法によって形成された窒化シリコン膜２１０で被覆することにより、前述の水素がポリシリコン抵抗素子へ拡散すること抑止することにより、ポリシリコン抵抗素子の抵抗値変動を低減している。
一方、図１７に示す一般的なバイポ−ラトランジスタのｈＦＥに対するプラズマ窒化膜が及ぼす影響として、図１８に示すようにプラズマ窒化膜中の残留水素によりバイポ−ラトランジスタのｈＦＥが増大するという現象が起こる。このｈＦＥの増大は、言い換えると、バイポ−ラトランジスタの利得が大きくなるということであり、トランジスタの特性面では利点と考えられる。
しかしながら、図１７中のａ３で示すような、例えばＰＮＰトランジスタのコレクタとなるＰ型拡散層６とＰ型拡散抵抗層７と、厚い熱酸化膜９と厚いＣＶＤ酸化膜１０との積層部（以下、フィ−ルド部と記載する。）を介して配置されたアルミ配線からなる寄生ＭＯＳ型素子のしきい値（以下、フィ−ルドＶｔと記載する）は、図１９に示すように、プラズマ窒化膜中の残留水素により低下する。このプラズマ窒化膜中の残留水素によるフィ−ルドＶｔの低下量は、基板面方位の依存性を持ち、フィ−ルド部の酸化膜の総膜厚が１．５μｍの場合でも、バイポ−ラ集積型半導体素子で一般的に用いられる面方位（１１１）オフアングル３〜４°のシリコン基板を用いた場合では、図１９に示すように、プラズマ窒化膜中の残留水素によりフィ−ルドＶｔは約１０Ｖも低下する。
加えて、図１７に示すように、面方位（１１１）オフアングル３〜４°のＮ型エピタキシャル層４内に形成したＮ型拡散層８を一方の電極とするコンデンサにおいては、面方位の影響と高濃度のＮ型拡散層８上に熱酸化によりコンデンサ酸化膜１１を形成するため、信頼性の高いコンデンサが得られにくいという問題がある。
フィ−ルドＶｔが低い場合、その分寄生素子が動作し易くなる。言い換えると、半導体装置の誤動作が起き易くなるということを意味し、プラズマ窒化膜中の残留水素によるフィ−ルドＶｔの大幅な低下は、耐圧が２４Ｖ以上の車載用高耐圧バイポ−ラ型半導体装置において重大な信頼性低下をもたらす。
接合層の耐圧を低下させることなくフィ−ルドＶｔを高くするためには、フィ−ルド部の酸化膜総厚を厚くするということが一般的に知られているが、フィ−ルド部の酸化膜総厚を更に厚くした場合、コンタクト部でのアルミ配線切れや、特に、厚いＣＶＤ酸化膜１０を更に厚くした場合、ＣＶＤ酸化膜１０に割れが発生し、割れに起因した半導体装置の信頼性低下といった副次的問題が発生する。
一方、バイポ−ラトランジスタ等の素子へプラズマ窒化膜中の残留水素が及ぼす影響を抑止するという点に関しては、半導体基板表面を減圧ＣＶＤ法によって形成された窒化シリコン膜で被覆するという従来技術２は優れているかも知れないが、この技術を用いると膜応力の大きな減圧ＣＶＤ法によって形成された窒化シリコン膜と素子の保護のために形成するプラズマ窒化膜によりアルミ配線が覆われることとなるため、アルミ配線にストレスマイグレ−ションが発生し配線寿命を著しく低下させるという問題が発生する。加えて、半導体基板上に金属または金属シリサイドによる薄膜抵抗を形成した場合においても、窒化シリコン膜の膜応力により薄膜抵抗の特性が変動するという問題が発生する。
また、バイポ−ラ型半導体装置においてフィ−ルド部の総膜厚を薄くし且つ、原因はγ線ではあるが、フィ−ルド部での不具合を改善するための従来の技術として、図２０に示す特許文献２の技術（従来技術３）が提案されている。この技術によれば、熱酸化膜３０５とＣＶＤ酸化膜３０７の間に窒化シリコン膜３０６を挿入した構造とし且つ、ＮＰＮトランジスタのベ−ス領域にＰ+領域層３０４を形成することにより、γ線によるＰ型領域表面の反転を抑止している。この従来技術３の構造によれば、フィ−ルド部の総膜厚を薄く出来ると共に、窒化シリコン膜３０６上のアルミ配線はＣＶＤ酸化膜３０７を介して形成されるため、窒化シリコン膜３０６の膜応力の影響はＣＶＤ酸化膜３０７により緩和されるため配線信頼性を劣化させることは無いと考えられる。しかしながら、ベ−ス領域にＰ+領域層３０４を形成するため、この技術を車載用高耐圧バイポ−ラ型半導体装置に用いた場合、耐圧が低下するという問題が発生する。
更に、従来技術３および前述の従来技術２は、ともに半導体基板表面を膜応力の高い窒化シリコン膜で覆うため、膜応力起因の素子特性変動が発生する。特に、図１７に示すようなバイポ−ラ型半導体装置において従来技術３または前述の従来技術２を適用した場合、Ｐ型埋め込み層２とＰ型分離拡散層５からなる接合分離層をベ−スとする寄生ＮＰＮトランジスタのｈＦＥが増大することにより誤動作が生じ、バイポ−ラ型半導体装置の信頼性を著しく低下させる。
上述した従来技術では、プラズマ窒化膜中の残留水素が起因するフィ−ルドＶｔの低下と寄生素子も含めたバイポ−ラトランジスタへ及ぼす影響の低減の両立は図れない。加えて、アルミ配線の信頼性低下および、金属または金属シリサイドによる薄膜抵抗の抵抗値変動を抑止することも出来ない。
従って、本発明の目的とするところは、プラズマ窒化膜中の残留水素が起因する問題を改善すると共に、これらの副次的に発生する課題を改善することに加え、面方位に起因するコンデンサ膜質の劣化を抑止し、高い信頼性を持つ車載用高耐圧のバイポ−ラ型半導体装置を提供するものである。
上記目的を達成するために、本発明によれば、面方位（１１１）オフアングル３〜４°を用いて形成したバイポ−ラ型半導体装置において、コンデンサ膜の一部となる酸化膜を形成した後、コンタクト孔底部およびＰ型分離拡散層上面を除いて減圧ＣＶＤ法による薄い窒化シリコン膜により基板表面を被覆し、更に減圧ＣＶＤ法による薄い酸化シリコン膜で基板表面を被覆した構造とする。金属または金属シリサイドによる薄膜抵抗を形成する場合は、減圧ＣＶＤ法による薄い酸化シリコン膜上に形成し、プラズマＣＶＤ法による酸化シリコン膜で基板表面を被覆する。その後、所望の回路となるようアルミ配線で、コンタクト孔を介して基板に形成した接合層を接続し、ヴィア孔を介して薄膜抵抗と接続した後、プラズマＣＶＤ法による窒化シリコン膜で被覆することにより、バイポ−ラ型半導体装置を保護するものである。
プラズマ窒化膜中の残留水素に起因した寄生ＭＯＳのフィ−ルドＶｔ低下に対する本発明の効果を図２１に示す。図２１から明らかなように、前述の図１７に示した従来構造の半導体装置では、プラズマ窒化膜形成後、寄生ＭＯＳ（図１７中のａ３）のフィ−ルドＶｔが約１０Ｖ低下するのに対し、本発明による半導体装置では、プラズマ窒化膜形成後、寄生ＭＯＳのフィ−ルドＶｔは殆ど低下せず、プラズマ窒化膜中の残留水素の影響を十分に抑止している。
加えて、減圧ＣＶＤ法による窒化シリコン膜による半導体基板の被覆に関し、窒化シリコン膜の膜応力起因による副次的課題に対する本発明の効果として、前述したＰ型接合分離層をベ−スとする寄生ＮＰＮトランジスタのｈＦＥについて、従来技術２を用いた半導体装置と比較した結果を、図２２に示す。この図２２から明らかなように、本発明による半導体装置における寄生ＮＰＮトランジスタのｈＦＥは、従来技術２を用いた半導体装置の寄生ＮＰＮトランジスタのｈＦＥに対し、十分に低い値に抑えられている。それ故、本発明による半導体装置は誤動作に対する耐量が十分に高い。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
次に、本発明の実施形態について図面を用いて説明する。図１および図２は、本発明の第１の実施形態を示す構造断面図である。図１に示すように、面方位（１１１）オフアングル３〜４°のＰ型基板１にＰ型埋め込み層２および埋め込みＮ型層３を形成したのちＮ型エピタキシャル層４を成膜し、Ｐ型埋め込み層２とＰ型分離拡散層５とからなるＰ型接合分離層と所望のＰ型拡散層６、Ｐ型拡散抵抗層７およびＮ型拡散層８を形成した半導体基板に対し、コンデンサとなる領域とコンタクト底部に薄い酸化シリコン膜２１を形成した後、コンタクト底部とＰ型分離拡散層５の表面を除いて減圧ＣＶＤ法による薄い窒化シリコン膜２２により基板表面を被覆し、更に減圧ＣＶＤ法による薄い酸化シリコン膜２３で基板表面を被覆する。
その後、コンデンサ領域を被覆するとともに、コンタクト孔を介してＰ型拡散層６、Ｐ型拡散抵抗層７およびＮ型拡散層８を接続するアルミ配線１２を形成し、プラズマＣＶＤ法によるプラズマ窒化シリコン膜１３で表面を保護するにより、所望のバイポ−ラトランジスタ、Ｐ型拡散抵抗７およびコンデンサからなるバイポ−ラ型半導体装置を得ることが出来る。
上述した本発明の第１の実施形態によれば、コンデンサ膜は薄い酸化シリコン膜２１と薄い窒化シリコン膜２２と薄い酸化シリコン膜２３からなるＯＮＯ構造となるのに加え、図１中のａ１で示す寄生ＭＯＳトランジスタ部は厚い熱酸化膜９と厚いＣＶＤ膜１０を薄い窒化シリコン膜２２で被覆した構造となるとともに、薄い窒化シリコン膜２２はＰ型分離拡散層５で分断される構造となる。更に、図２に示すようにコンタクト底部においては、薄い酸化シリコン膜２１と薄い酸化シリコン膜２３の２層のみが積層され、その開口において低いコンタクト抵抗が得られる湿式エッチングによる開口が可能な構造となっている。
次に、本実施形態の製造方法について図面を用いて説明する。図１１は、本実施形態の製造方法を示す図である。図１１（ａ）に示すように、面方位（１１１）オフアングル３〜４°のＰ型基板１にＰ型埋め込み層２および埋め込みＮ型層３を形成したのちＮ型エピタキシャル層４を成膜し、Ｐ型埋め込み層２とＰ型分離拡散層５とからＰ型なる接合分離層を形成した後、厚い熱酸化膜９を形成する。その後、厚い熱酸化膜９を局部的に開口して所望のＰ型拡散層６およびＰ型拡散抵抗層を形成した半導体基板に対し、厚いＣＶＤ酸化膜１０を成膜し所望の開口部を形成し、例えば、リン添加処理を半導体基板全面に実施した後、熱拡散することによりＮ型拡散層８を形成する。（ 図１１（ｂ）参照 ）
その後、図１１（ｃ）に示すように、コンデンサ部と後にコンタクト孔を形成する部分の不要な酸化シリコン膜を除去する。この際、後にコンタクト孔を形成する部分の不要な酸化シリコン膜の除去はコンタクト孔の大きさより大きな領域を除去する。その後、例えば、熱酸化により薄い酸化シリコン膜２１を形成し、減圧ＣＶＤ法による薄い窒化シリコン膜２２を成膜する。その後、後にコンタクト孔を形成する部分とＰ型分離拡散層５の表面の薄い窒化シリコン膜２２を除去する。この際も、後にコンタクト孔を形成する部分の不要な薄い窒化シリコン膜２２の除去はコンタクト孔の大きさより大きな領域を除去する。
その後、図１１（ｄ）に示すように、例えば、有機シリコン（ＴＥＯＳ）を主原料とした減圧ＣＶＤ法による酸化シリコン膜２３を成膜する。この前述のようにコンタクト孔の形成領域は熱酸化により薄い酸化シリコン膜２１と減圧ＣＶＤ法による薄い酸化シリコン膜２３の積層構造となっているため、例えば、低いコンタクト抵抗が得られる湿式エッチングによりコンタクト孔を形成する。更に図１１（ｅ）に示すように、アルミ合金を主たる構成材料とするアルミ配線１２を形成し、プラズマ窒化シリコン膜１３により半導体基板表面を保護することにより、本発明の第１の実施形態による半導体装置の製造を完了する。
（第２実施形態）
次に、本発明の第２の実施形態を図３および図４を用いて説明する。図３に示すように、本発明の第２の実施形態では、第１の実施形態と同様にＰ型埋め込み層２とＰ型分離拡散層５とからなるＰ型接合分離層と所望のＰ型拡散層６、Ｐ型拡散抵抗層７およびＮ型拡散層８を形成した半導体基板に対し、コンデンサとなる領域とコンタクト底部に減圧ＣＶＤ法による薄い下層酸化シリコン膜２４を形成した後、コンタクト底部とＰ型分離拡散層５の表面を除いて減圧ＣＶＤ法による薄い窒化シリコン膜２２により基板表面を被覆し、更に減圧ＣＶＤ法による薄い上層酸化シリコン膜２５で基板表面を被覆する。
その後、コンデンサ領域を被覆するとともに、コンタクト孔を介してＰ型拡散層６、Ｐ型拡散抵抗層７およびＮ型拡散層８を接続するアルミ配線１２を形成し、プラズマＣＶＤ法によるプラズマ窒化シリコン膜１３で表面を保護するにより、所望のバイポ−ラトランジスタ、Ｐ型拡散抵抗およびコンデンサからなるバイポ−ラ型半導体装置を得ることが出来る。
上述した本発明の第２の実施形態によれば、コンデンサ膜は薄い下層酸化シリコン膜２４と薄い窒化シリコン膜２２と薄い上層酸化シリコン膜２５からなるＯＮＯ構造となるのに加え、図３中のａ２で示す寄生ＭＯＳトランジスタ部は厚い熱酸化膜９と厚いＣＶＤ膜１０を薄い窒化シリコン膜２２で被覆した構造となるとともに、薄い窒化シリコン膜２２はＰ型分離拡散層５で分断される構造となる。更に、図４に示すようにコンタクト底部においては、薄い下層酸化シリコン膜２４と薄い上層酸化シリコン膜２５の２層のみが積層され、その開口において低いコンタクト抵抗が得られる湿式エッチングによる開口が可能な構造となっている。
また、本実施形態にかかる製造方法は、図１１に示す第１の実施形態にかかる製造方法の薄い酸化シリコン膜２１に変えて、例えば、有機シリコン（ＴＥＯＳ）を主原料とした減圧ＣＶＤ法による薄い下層酸化シリコン膜２４を基板表面に形成した後、第１の実施形態と同様に、減圧ＣＶＤ法による薄い窒化シリコン膜２２を成膜後にコンタクト孔を形成する部分とＰ型分離拡散層５の表面の薄い窒化シリコン膜２２を除去した後、例えば、有機シリコン（ＴＥＯＳ）を主原料とした減圧ＣＶＤ法による薄い上層酸化シリコン膜２５を形成したものであるため、図による説明は省略する。
（第３実施形態）
次に、本発明の第３の実施形態を図５、図６および図７を用いて説明する。図５に示すように、本発明の第３の実施形態では、第１の実施形態と同様に、コンデンサとなる領域とコンタクト底部に薄い酸化シリコン膜２１を形成した後、コンタクト底部とＰ型分離拡散層５の表面を除いて減圧ＣＶＤ法による薄い窒化シリコン膜２２により基板表面を被覆し、更に減圧ＣＶＤ法による薄い酸化シリコン膜２３で基板表面を被覆した半導体基板上に、高融点金属またはその合金によるバリア膜３１を介してアルミまたはアルミ合金膜３２を成膜し、バリア膜３１とアルミまたはアルミ合金膜３２による２層膜を所望の形状に加工した後、プラズマＣＶＤ法で形成したプラズマ酸化シリコン膜３３で基板表面を被覆する。更に、所望の回路となるようアルミ配線１２で、ヴィア孔を介して所望の形状に加工された２層膜と接続し、コンタクト孔を介して基板に形成した接合層を接続した後、プラズマＣＶＤ法によるプラズマ窒化シリコン膜１３で表面を保護するにより、所望のバイポ−ラトランジスタ、Ｐ型拡散抵抗およびコンデンサからなるバイポ−ラ型半導体装置を得ることが出来る。
上述した本発明の第３の実施形態によれば、図６に示すようにコンデンサは、第１の実施形態と同様にコンデンサ膜は薄い酸化シリコン膜２１と減圧ＣＶＤ法による薄い窒化シリコン膜２２と減圧ＣＶＤ法による薄い酸化シリコン膜２３からなるＯＮＯ構造となるのに加え、上部電極はバリア膜３１とアルミまたはアルミ合金膜３２による２層膜となるため信頼性が向上する。
フィールド部においては、寄生ＭＯＳトランジスタ部は薄い窒化シリコン膜２２で被覆した構造となり前述の水素起因のフィールドＶｔ低下を抑止する構造となる。加えて、２層膜を下層配線としアルミ配線１２を上層配線とする２層配線構造とすることにより配線効率を向上せしめる。
また、図７に示すようにコンタクト底部においては、第１の実施形態と同様に薄い酸化シリコン膜２１と減圧ＣＶＤ法による薄い酸化シリコン膜２３の２層のみが積層され、その開口において良好なコンタクト抵抗が得られる湿式エッチングによる開口が可能な構造となる。
（第４実施形態）
本発明の第４の実施形態は、第２の実施形態と第３の実施形態との組み合わせた実施形態であるため図は省略する。本発明の第４の実施形態は、コンデンサにおいては、第２の実施形態と同様にコンデンサ膜は薄い下層酸化シリコン膜２４と薄い窒化シリコン膜２２と薄い上層酸化シリコン膜２５からなるＯＮＯ構造となり、その上部電極は第３の実施形態と同様にバリア膜３１とアルミまたはアルミ合金膜３２による２層膜となる。
加えて、本発明の第４の実施形態におけるフィールド部においても、寄生ＭＯＳトランジスタ部は薄い窒化シリコン膜２２で被覆した構造となり、２層膜を下層配線としアルミ配線１２を上層配線とする２層配線構造とすることにより配線効率を向上せしめる。
次に図１２を用いて本実施形態にかかる製造方法を説明する。図１２（ａ）に示すように、第１の実施形態にかかる製造方法と同様に、コンタクト孔を形成する部分とＰ型分離拡散層５の表面を除いて減圧ＣＶＤ法による薄い窒化シリコン膜２２で半導体基板を被覆し、例えば、有機シリコン（ＴＥＯＳ）を主原料とした減圧ＣＶＤ法による酸化シリコン膜２３を半導体基板表面に成膜した後、図１２（ｂ）に示すように、高融点金属またはその合金例えば、チタンまたはチタン・タングステン合金によるバリア膜３１を介してアルミまたはアルミ合金膜３２を成膜した後、バリア膜３１とアルミまたはアルミ合金膜３２による２層膜を所望の形状に加工し、少なくとも、コンデンサの上部電極や下層配線となるよう加工する。
その後、図１２（ｃ）に示すように、プラズマＣＶＤ法によるプラズマ酸化シリコン膜３３により被覆した後、所望の形状に加工した２層膜が所望の回路の一部となるよう接続するためのヴィア孔を開口する。
更に図１２（ｄ）に示すように、前述のようにコンタクト孔の形成領域は熱酸化により薄い酸化シリコン膜２１と減圧ＣＶＤ法による薄い酸化シリコン膜２３の積層構造となっているため、例えば、良好なコンタクト抵抗が得られる湿式エッチングによりコンタクト孔を形成した後、図１２（ｅ）に示すように、アルミ合金を主たる構成材料とするアルミ配線１２を形成し、プラズマ窒化シリコン膜１３により半導体基板表面を保護することにより、本実施形態による半導体装置の製造を完了する。
また、本実施形態にかかる製造方法は、第２の実施形態にかかる製造方法により減圧ＣＶＤ法による薄い上層酸化シリコン膜２５を基板表面に形成した後、第３の実施形態と同様に、所望の形状に加工したバリア膜３１とアルミまたはアルミ合金膜３２による２層膜が所望の回路の一部となるよう接続するためのヴィア孔を開口しコンタクト孔を形成した後、アルミ配線１２を形成し、プラズマ窒化シリコン膜１３により半導体基板表面を保護することにより、本実施形態による半導体装置の製造を完了するため、図による説明は省略する。
（第５実施形態）
次に、本発明の第５の実施形態を図８、図９および図１０を用いて説明する。図８に示すように、本発明の第５の実施形態では、第１の実施形態と同様に、コンデンサとなる領域とコンタクト底部に薄い酸化シリコン膜２１を形成した後、コンタクト底部とＰ型分離拡散層５の表面を除いて減圧ＣＶＤ法による薄い窒化シリコン膜２２により基板表面を被覆し、更に減圧ＣＶＤ法による薄い酸化シリコン膜２３で基板表面を被覆した半導体基板上に、端部にバリア膜３１を介してアルミまたはアルミ合金膜３２を配した金属または金属シリサイドによる抵抗薄膜３４を形成した後、プラズマＣＶＤ法で形成したプラズマ酸化シリコン膜３３で基板表面を被覆する。更に、所望の回路となるようアルミ配線１２で、ヴィア孔を介して抵抗薄膜３４と接続し、コンタクト孔を介して基板に形成した接合層を接続した後、プラズマＣＶＤ法によるプラズマ窒化シリコン膜１３で表面を保護することにより、所望のバイポ−ラトランジスタ、Ｐ型拡散抵抗およびコンデンサからなるバイポ−ラ型半導体装置を得ることが出来る。
上述した本発明の第５の実施形態によれば、第１の実施形態と同様に、コンデンサ膜は薄い酸化シリコン膜２１と減圧ＣＶＤ法による薄い窒化シリコン膜２２と減圧ＣＶＤ法による薄い酸化シリコン膜２３からなるＯＮＯ構造となり、寄生ＭＯＳトランジスタ部は薄い窒化シリコン膜２２で被覆した構造となる。また、図９に示すようにコンタクト底部においては、薄い酸化シリコン膜２１と薄い酸化シリコン膜２３の２層のみが積層され、その開口において良好なコンタクト抵抗が得られる湿式エッチングによる開口が可能な構造となる。
更に、図１０に示すように抵抗薄膜３４は薄い酸化シリコン膜２３とプラズマ酸化シリコン膜３３により保護されるため、下層に形成されている薄い窒化シリコン膜２２および上層に形成されているプラズマ窒化シリコン膜１３それぞれの膜応力が抵抗薄膜３４に及ぼす影響を低減できる。
次に図１３を用いて本実施形態にかかる製造方法を説明する。図１３（ａ）に示すように、第１の実施形態にかかる製造方法と同様に、コンタクト孔を形成する部分とＰ型分離拡散層５の表面を除いて減圧ＣＶＤ法による薄い窒化シリコン膜２２で半導体基板を被覆し、例えば、有機シリコン（ＴＥＯＳ）を主原料とした減圧ＣＶＤ法による酸化シリコン膜２３を半導体基板表面に成膜した後、金属または金属シリサイド 例えば、反応性スパッタ法により形成した窒化クロムシリコン膜よる抵抗薄膜３４、高融点金属またはその合金例えば、チタンまたはチタン・タングステン合金によるバリア膜３１および、アルミまたはアルミ合金膜３２を順次成膜する。
その後、図１３（ｂ）に示すように、抵抗薄膜３４、バリア膜３１および、アルミまたはアルミ合金膜３２からなる３層膜を所望の形状 少なくとも、コンデンサの上部電極、下層配線および、薄膜抵抗部となるよう加工する。
更に図１３（ｃ）に示すように、薄膜抵抗部の端部に電気接続を得るためのバリア膜３１および、アルミまたはアルミ合金膜３２を残し、抵抗薄膜３４上のバリア膜３１および、アルミまたはアルミ合金膜３２を順次除去する。この際、抵抗薄膜３４へダメージを与えないために、バリア膜３１および、アルミまたはアルミ合金膜３２の除去は湿式エッチング法による除去が望ましい。
その後、図１３（ｄ）に示すように、プラズマＣＶＤ法によるプラズマ酸化シリコン膜３３により被覆した後、所望の形状に加工した３層膜が所望の回路の一部となるよう接続するためのヴィア孔を開口した後、前述のようにコンタクト孔の形成領域は熱酸化により薄い酸化シリコン膜２１と減圧ＣＶＤ法による薄い酸化シリコン膜２３の積層構造となっているため、例えば、良好なコンタクト抵抗が得られる湿式エッチングによりコンタクト孔を形成する。
最後に、図１３（ｅ）に示すように、アルミ合金を主たる構成材料とするアルミ配線１２を形成し、プラズマ窒化シリコン膜１３により半導体基板表面を保護することにより、本実施形態による半導体装置の製造を完了する。
（第６実施形態）
本発明の第６の実施形態は、第２の実施形態と第５の実施形態との組み合わせた実施形態であるため図は省略する。本発明の第６の実施形態は、第２の実施形態と同様にコンデンサ膜は減圧ＣＶＤ法による薄い下層酸化シリコン膜２４と減圧ＣＶＤ法による薄い窒化シリコン膜２２と減圧ＣＶＤ法による薄い上層酸化シリコン膜２５からなるＯＮＯ構造となるのに加え、寄生ＭＯＳトランジスタ部は厚い熱酸化膜９と厚いＣＶＤ膜１０を薄い窒化シリコン膜２２で被覆した構造となるとともに、薄い窒化シリコン膜２２はＰ型分離拡散層で分断される構造となる。また、コンタクト底部においては、薄い下層酸化シリコン膜２４と薄い上層酸化シリコン膜２５の２層のみが積層され低いコンタクト抵抗が得られる湿式エッチングによる開口が可能な構造となるのに加え、第５の実施形態と同様に、薄膜抵抗は薄い上層酸化シリコン膜２５とプラズマ酸化シリコン膜３３により保護されるため、下層に形成されている薄い窒化シリコン膜２２および上層に形成されているプラズマ窒化シリコン膜１３それぞれの膜応力が薄膜抵抗に及ぼす影響を低減できる。
また本実施形態にかかる製造方法は、第２の実施形態にかかる製造方法により減圧ＣＶＤ法による薄い上層酸化シリコン膜２５を基板表面に形成した後、第５の実施形態と同様に、所望の形状に加工した抵抗薄膜３４、バリア膜３１および、アルミまたはアルミ合金膜３２からなる３層膜によるコンデンサの上部電極、下層配線に加え、端部にバリア膜３１を介して電気的接続を得るためのアルミまたはアルミ合金膜３２を形成した抵抗薄膜３４による薄膜抵抗が所望の回路の一部となるよう接続するためのヴィア孔を開口しコンタクト孔を形成した後、アルミ配線１２を形成し、プラズマ窒化シリコン膜１３により半導体基板表面を保護することにより、本実施形態による半導体装置の製造を完了するため、図による説明は省略する。
本発明の第１実施形態による半導体装置の断面図である。 図１のコンタクト部ｂ１の拡大図である。 本発明の第２実施形態による半導体装置の断面図である。 図３のコンタクト部ｂ２の拡大図である。 本発明の第３実施形態による半導体装置の断面図である。 図５のコンデンサ部の拡大図である。 図５のコンタクト部ｂ３の拡大図である。 本発明の第５実施形態による半導体装置の断面図である。 図８のコンタクト部ｂ４の拡大図である。 図８の薄膜抵抗部の拡大図である。 第１実施形態の半導体装置の製造工程を示す断面図である。 第３実施形態の半導体装置の製造工程を示す断面図である。 第５実施形態の半導体装置の製造工程を示す断面図である。 トランジスタの保護膜によるｈＦＥ変動相関（出典：日科技連発行「半導体デバイスの信頼性技術）を示したグラフである。 従来技術１を示す断面図である。 従来技術２を示す断面図である。 従来の一般的なバイポーラトランジスタ構造を示す断面図である。 プラズマ窒化シリコン膜の素子特性に及ぼす影響を示す図である。 プラズマ窒化シリコン膜の寄生素子特性に及ぼす影響を示す図である。 従来技術３を示す断面図である。 本発明の第１の効果を示すフィールドＶｔ低下を表した図である。 本発明の第２の効果を示す本発明と従来技術２との比較図である。
１‥Ｐ型基板
２‥Ｐ型埋め込み層
３‥埋め込みＮ型層
４‥Ｎ型エピタキシャル層
５‥Ｐ型分離拡散層
６‥Ｐ型拡散層
７‥Ｐ型拡散抵抗層
８‥Ｎ型拡散層
９‥厚い熱酸化膜
１０‥厚いＣＶＤ酸化膜
１１‥コンデンサ酸化膜
１２‥アルミ配線
１３‥プラズマ窒化シリコン膜
２１‥薄い酸化シリコン膜
２２‥減圧ＣＶＤ法による窒化シリコン膜
２３‥減圧ＣＶＤ法による酸化シリコン膜
２４‥減圧ＣＶＤ法による薄い下層酸化シリコン膜
２５‥減圧ＣＶＤ法による薄い上層酸化シリコン膜
３１‥バリア膜
３２‥アルミまたはアルミ合金膜
３３‥プラズマ酸化シリコン膜
３４‥抵抗薄膜
１０３‥Ｎ型エピタキシャル層
１０４‥分離酸化膜
１０５‥保護膜
１０６‥コレクタ引き上げ領域
１０８ａ‥第１の多結晶シリコン抵抗膜
１０８ｂ‥第２の多結晶シリコン抵抗膜
１１０‥絶縁酸化膜
１１２ａ‥第１の電極
１１２ｂ‥第２の電極
１１３‥最終の絶縁保護膜
１２１‥減圧ＣＶＤ法で形成された窒化シリコン膜
２０１‥Ｐ型半導体基板
２０２‥Ｎ+型埋め込み層
２０３‥Ｎ型エピタキシャル層
２０４‥分離酸化膜層
２０５‥保護酸化膜
２０６‥コレクタ引き上げ領域
２０７‥ポリシリコン抵抗素子
２０８‥カバ−酸化膜
２０９‥Ｐ型拡散層
２１０‥窒化シリコン膜
２１２‥Ｎ+型ポリシリコン膜
２１３‥Ｎ+拡散層
２１５‥金属電極
２１６‥下層窒化シリコン膜
３０１‥Ｎ型エピタキシャル層
３０２‥Ｐ型領域層
３０３‥Ｎ+領域層
３０４‥Ｐ+領域層
３０５‥熱酸化膜
３０６‥窒化シリコン膜
３０７‥ＣＶＤ酸化膜
３０８‥アルミニウム

Claims (38)

  1. 面方位（１１１）オフアングル３〜４°のＰ型シリコン基板（１）に、少なくとも接合分離層の一部を形成するＰ型埋め込み層（２）を形成する工程と、
    Ｐ型シリコン基板（１）上にＮ型エピタキシャル層（４）を形成し、接合分離層形成のためのＰ型分離拡散層（５）を形成した後、厚い熱酸化膜（９）を形成する工程と、
    その後、所望のバイポーラ型トランジスタ、コンデンサおよび拡散抵抗が形成できるよう、前記厚い熱酸化膜（９）を局部的に開口してＰ型拡散層（６）を形成する工程と、
    厚いＣＶＤ酸化膜（１０）を成膜し、所望の領域を開口してＮ型拡散層（８）を形成する工程と、
    熱酸化によりコンデンサ絶縁膜の一部となる薄い酸化シリコン膜（２１）を形成した後、基板全体に減圧ＣＶＤ法による薄い窒化シリコン膜（２２）を成膜する工程と、
    コンタクト孔を形成する部分および前記Ｐ型分離拡散層（５）上面の前記薄い窒化シリコン膜（２２）を除去する工程と、
    その後、再度前記基板表面全体を減圧ＣＶＤ法による薄い酸化シリコン膜（２３）で被覆した後、前記コンタクト孔を形成する工程と、
    アルミ合金による配線（１２）を形成した後、プラズマＣＶＤ法による窒化シリコン膜（１３）を保護膜として成膜する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記コンタクト孔を形成する部分の前記薄い窒化シリコン膜（２２）を除去する工程では、その後形成する前記コンタクト孔のサイズより広い領域の前記薄い窒化シリコン膜（２２）を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 少なくとも前記減圧ＣＶＤ法による薄い酸化シリコン膜（２３）は、有機シリコン（ＴＥＯＳ）を主原料として形成された酸化シリコンであることを特徴とする請求項１または２のいずれか１つに記載の半導体装置の製造方法。
  4. 面方位（１１１）オフアングル３〜４°のＰ型シリコン基板（１）に、少なくとも接合分離層の一部を形成するＰ型埋め込み層（２）を形成する工程と、
    Ｐ型シリコン基板（１）上にＮ型エピタキシャル層（４）を形成し、接合分離層形成のためのＰ型分離拡散層（５）を形成した後、厚い熱酸化膜（９）を形成する工程と、
    その後、所望のバイポーラ型トランジスタ、コンデンサおよび拡散抵抗が形成できるよう、前記厚い熱酸化膜（９）を局部的に開口してＰ型拡散層（６）を形成する工程と、
    厚いＣＶＤ酸化膜（１０）を成膜し、所望の領域を開口してＮ型拡散層（８）を形成する工程と、
    基板表面全体に減圧ＣＶＤ法による薄い下層酸化シリコン膜（２４）、および、減圧ＣＶＤ法による薄い窒化シリコン膜（２２）を順次成膜する工程と、
    コンタクト孔を形成する部分および前記Ｐ型分離拡散層（５）上面の前記薄い窒化シリコン膜（２２）を除去する工程と、
    再度前記基板表面全体を減圧ＣＶＤ法による薄い上層酸化シリコン膜（２５）で被覆した後、前記コンタクト孔を形成する工程と、
    アルミ合金による配線（１２）を形成した後、プラズマＣＶＤ法による窒化シリコン膜（１３）を保護膜として成膜する工程と、を含むことを特徴とする半導体装置の製造方法。
  5. 前記コンタクト孔を形成する部分の前記薄い窒化シリコン膜（２２）を除去する工程では、その後形成する前記コンタクト孔のサイズより広い領域の前記薄い窒化シリコン膜（２２）を除去することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記下層酸化シリコン膜（２４）と前記上層酸化シリコン膜（２５）は、有機シリコン（ＴＥＯＳ）を主原料として形成された酸化シリコンであることを特徴とする請求項４または５のいずれか１つに記載の半導体装置の製造方法。
  7. 面方位（１１１）オフアングル３〜４°のＰ型シリコン基板（１）に、少なくとも接合分離層の一部を形成するＰ型埋め込み層（２）を形成する工程と、
    Ｐ型シリコン基板（１）上にＮ型エピタキシャル層（４）を形成し、接合分離層形成のためのＰ型分離拡散層（５）を形成した後、厚い熱酸化膜（９）を形成する工程と、
    その後、所望のバイポーラ型トランジスタ、コンデンサおよび拡散抵抗が形成できるよう、前記厚い熱酸化膜（９）を局部的に開口してＰ型拡散層（６）を形成する工程と、
    厚いＣＶＤ酸化膜（１０）を成膜し、所望の領域を開口してＮ型拡散層（８）を形成する工程と、
    熱酸化によりコンデンサ絶縁膜の一部となる薄い酸化シリコン膜（２１）を形成した後、基板全体に減圧ＣＶＤ法による薄い窒化シリコン膜（２２）を成膜する工程と、
    コンタクト孔を形成する部分および前記Ｐ型分離拡散層（５）上面の前記薄い窒化シリコン膜（２２）を除去する工程と、
    その後、基板表面全体を減圧ＣＶＤ法による薄い酸化シリコン膜（２３）で被覆した後、高融点金属またはその合金によるバリア膜（３１）、アルミまたはアルミ合金膜（３２）を順次成膜する工程と、
    順次成膜した２層からなる積層膜を少なくとも前記コンデンサの上部電極となるよう所望の平面形状に加工した後、プラズマＣＶＤ法による酸化シリコン膜（３３）により前記基板表面を被覆し、少なくとも前記コンデンサの上部電極と電気接続を得るためのヴィア孔を形成する工程と、
    次いで、少なくとも先に形成した前記バイポーラ型トランジスタおよび前記拡散抵抗と電気接続を得るための前記コンタクト孔を形成する工程と、
    所望の電気回路となるようアルミ合金による配線（１２）により結線し、その後、プラズマＣＶＤ法による窒化シリコン膜（１３）を保護膜として成膜することを特徴とする半導体装置の製造方法。
  8. 前記コンタクト孔を形成する部分の前記薄い窒化シリコン膜（２２）を除去する工程では、その後形成する前記コンタクト孔のサイズより広い領域の前記薄い窒化シリコン膜（２２）を除去することを特徴とする請求項７に記載の半導体装置の製造方法
  9. 前記減圧ＣＶＤ法による薄い酸化シリコン膜（２３）は、有機シリコン（ＴＥＯＳ）を主原料として形成された酸化シリコンであることを特徴とする請求項７または８のいずれか１つに記載の半導体装置の製造方法。
  10. 前記２層からなる積層膜を所望の平面形状に加工して下層配線とし、前記ヴィア孔を介して前記アルミ合金による配線（１２）と接続することを特徴とする請求項７から９のいずれか１つに記載の半導体装置の製造方法。
  11. 前記バリア膜（３１）が、チタンまたはチタン・タングステン合金であることを特徴とする請求項７から１０のいずれか１つに記載の半導体装置の製造方法。
  12. 前記２層からなる積層膜を湿式エッチングにより順次加工することを特徴とする請求項７から１１のいずれか１つに記載の半導体装置の製造方法。
  13. 前記コンタクト孔を湿式エッチングにより開口することを特徴とする請求項７から１２のいずれか１つに記載の半導体装置の製造方法。
  14. 面方位（１１１）オフアングル３〜４°のＰ型シリコン基板（１）に、少なくとも接合分離層の一部を形成するＰ型埋め込み層（２）を形成する工程と、
    Ｐ型シリコン基板（１）上にＮ型エピタキシャル層（４）を形成し、接合分離層形成のためのＰ型分離拡散層（５）を形成した後、厚い熱酸化膜（９）を形成する工程と、
    その後、所望のバイポーラ型トランジスタ、コンデンサおよび拡散抵抗が形成できるよう、前記厚い熱酸化膜（９）を局部的に開口してＰ型拡散層（６）を形成する工程と、
    厚いＣＶＤ酸化膜（１０）を成膜し、所望の領域を開口してＮ型拡散層（８）を形成する工程と、
    基板表面全体に減圧ＣＶＤ法による薄い下層酸化シリコン膜（２４）、および、減圧ＣＶＤ法による薄い窒化シリコン膜（２２）を順次成膜する工程と、
    その後、コンタクト孔を形成する部分および前記Ｐ型分離拡散層（５）上面の前記薄い窒化シリコン膜（２２）を除去する工程と、
    再度前記基板表面全体を減圧ＣＶＤ法による薄い上層酸化シリコン膜（２５）で被覆した後、高融点金属またはその合金によるバリア膜（３１）、アルミまたはアルミ合金膜（３２）を順次成膜する工程と、
    順次成膜した２層からなる積層膜を少なくとも前記コンデンサの上部電極となるよう所望の平面形状に加工した後、プラズマＣＶＤ法による酸化シリコン膜（３３）により基板表面を被覆し、少なくとも前記コンデンサの上部電極と電気接続を得るためのヴィア孔を形成する工程と、
    次いで、少なくとも先に形成した前記バイポーラ型トランジスタおよび前記拡散抵抗と電気接続を得るための前記コンタクト孔を形成する工程と、
    所望の電気回路となるようアルミ合金による配線（１２）により結線し、その後、プラズマＣＶＤ法による窒化シリコン膜（１３）を保護膜として成膜する工程と、を含むことを特徴とする半導体装置の製造方法。
  15. 前記コンタクト孔を形成する部分の前記薄い窒化シリコン膜（２２）を除去する工程では、その後形成する前記コンタクト孔のサイズより広い領域の前記薄い窒化シリコン膜（２２）を除去することを特徴とする請求項１４に記載の半導体装置の製造方法
  16. 前記下層酸化シリコン膜（２４）と前記上層酸化シリコン膜（２５）は、有機シリコン（ＴＥＯＳ）を主原料として形成された酸化シリコンであることを特徴とする請求項１４または１５のいずれか１つに記載の半導体装置の製造方法。
  17. 前記２層からなる積層膜を所望の平面形状に加工して下層配線とし、前記ヴィア孔を介して前記アルミ合金による配線（１２）と接続することを特徴とする請求項１４から１６のいずれか１つに記載の半導体装置の製造方法。
  18. 前記バリア膜（３１）が、チタンまたはチタン・タングステン合金であることを特徴とする請求項１４から１７のいずれか１つに記載の半導体装置の製造方法。
  19. 前記２層からなる積層膜を湿式エッチングにより順次加工することを特徴とする請求項１４から１８のいずれか１つに記載の半導体装置の製造方法。
  20. 前記コンタクト孔を湿式エッチングにより開口することを特徴とする請求項１４から１９のいずれか１つに記載の半導体装置の製造方法。
  21. 面方位（１１１）オフアングル３〜４°のＰ型シリコン基板（１）に、少なくとも接合分離層の一部を形成するＰ型埋め込み層（２）を形成する工程と、
    Ｐ型シリコン基板（１）上にＮ型エピタキシャル層（４）を形成し、接合分離層形成のためのＰ型分離拡散層（５）を形成した後、厚い熱酸化膜（９）を形成する工程と、
    その後、所望のバイポーラ型トランジスタ、コンデンサおよび拡散抵抗が形成できるよう、前記厚い熱酸化膜（９）を局部的に開口してＰ型拡散層（６）を形成する工程と、
    厚いＣＶＤ酸化膜（１０）を成膜し、所望の領域を開口してＮ型拡散層（８）を形成する工程と、
    熱酸化によりコンデンサ絶縁膜の一部となる薄い酸化シリコン膜（２１）を形成した後、基板全体に減圧ＣＶＤ法による薄い窒化シリコン膜（２２）を成膜する工程と、
    コンタクト孔を形成する部分および前記Ｐ型分離拡散層（５）上面の前記薄い窒化シリコン膜（２２）を除去する工程と、
    その後、基板表面全体を減圧ＣＶＤ法による薄い酸化シリコン膜（２３）で被覆した後、金属または金属シリサイドからなる抵抗層薄膜、高融点金属またはその合金によるバリア膜（３１）、アルミまたはアルミ合金膜（３２）を順次成膜する工程と、
    順次成膜した３層からなる積層膜を所望の平面形状に加工した後、電気的接続部は除きアルミまたはアルミ合金膜（３２）とバリア膜（３１）をエッチング除去することにより抵抗薄膜（３４）を形成する工程と、
    その後、プラズマＣＶＤ法による酸化シリコン膜（３３）により基板表面を被覆し、抵抗薄膜（３４）と電気接続を得るためのヴィア孔を形成する工程と、
    次いで、先に形成した前記バイポーラ型トランジスタ、前記コンデンサおよび前記拡散抵抗と電気接続を得るための前記コンタクト孔を形成する工程と、
    所望の電気回路となるようアルミ合金による配線（１２）により結線し、その後、プラズマＣＶＤ法による窒化シリコン膜（１３）を保護膜として成膜することを特徴とする半導体装置の製造方法。
  22. 前記コンタクト孔を形成する部分の前記薄い窒化シリコン膜（２２）を除去する工程では、その後形成する前記コンタクト孔のサイズより広い領域の前記薄い窒化シリコン膜（２２）を除去することを特徴とする請求項２１に記載の半導体装置の製造方法。
  23. 前記減圧ＣＶＤ法による薄い酸化シリコン膜（２３）は、有機シリコン（ＴＥＯＳ）を主原料として形成された酸化シリコンであることを特徴とする請求項２１または２２のいずれか１つに記載の半導体装置の製造方法。
  24. 前記３層からなる積層膜を所望の平面形状に加工して下層配線とし、前記ヴィア孔を介して前記アルミ合金による配線（１２）と接続することを特徴とする請求項２１から２３のいずれか１つに記載の半導体装置の製造方法。
  25. 前記３層からなる積層膜を所望の平面形状に加工し、コンデンサの上部電極としたことを特徴とする請求項２１から２４のいずれか１つに記載の半導体装置の製造方法。
  26. 前記抵抗層薄膜が、反応性スパッタ法により形成した窒化クロムシリコン膜であることを特徴とする請求項２１から２５のいずれか１つに記載の半導体装置の製造方法。
  27. 前記バリア膜（３１）が、チタンまたはチタン・タングステン合金であることを特徴とする請求項２１から２６のいずれか１つに記載の半導体装置の製造方法。
  28. 前記抵抗薄膜（３４）へのダメ−ジを無くすため、不要なアルミまたはアルミ合金膜（３２）とバリア膜（３１）を、湿式エッチングにより順次除去することを特徴とする請求項２１から２７のいずれか１つに記載の半導体装置の製造方法。
  29. 前記コンタクト孔を湿式エッチングにより開口することを特徴とする請求項２１から２８のいずれか１つに記載の半導体装置の製造方法。
  30. 面方位（１１１）オフアングル３〜４°のＰ型シリコン基板（１）に、少なくとも接合分離層の一部を形成するＰ型埋め込み層（２）を形成する工程と、
    Ｐ型シリコン基板（１）上にＮ型エピタキシャル層（４）を形成し、接合分離層形成のためのＰ型分離拡散層（５）を形成した後、厚い熱酸化膜（９）を形成する工程と、
    その後、所望のバイポーラ型トランジスタ、コンデンサおよび拡散抵抗が形成できるよう、前記厚い熱酸化膜（９）を局部的に開口してＰ型拡散層（６）を形成する工程と、
    厚いＣＶＤ酸化膜（１０）を成膜し、所望の領域を開口してＮ型拡散層（８）を形成する工程と、
    基板表面全体に減圧ＣＶＤ法による薄い下層酸化シリコン膜（２４）、および、減圧ＣＶＤ法による薄い窒化シリコン膜（２２）を順次成膜する工程と、
    その後、コンタクト孔を形成する部分および前記Ｐ型分離拡散層（５）上面の前記薄い窒化シリコン膜（２２）を除去する工程と、
    再度基板表面全体を減圧ＣＶＤ法による薄い上層酸化シリコン膜（２５）で被覆する工程と、
    その後、金属または金属シリサイドからなる抵抗層薄膜、高融点金属またはその合金によるバリア膜（３１）、アルミまたはアルミ合金膜（３２）を順次成膜し、順次成膜した３層からなる積層膜を所望の平面形状に加工した後、電気的接続部は除き抵抗薄膜（３４）となる部分のアルミまたはアルミ合金膜（３２）とバリア膜（３１）をエッチング除去する工程と、
    その後、プラズマＣＶＤ法による酸化シリコン膜（３３）により基板表面を被覆し、抵抗薄膜（３４）と電気接続を得るためのヴィア孔を形成する工程と、
    次いで、先に形成した前記バイポーラ型トランジスタ、前記コンデンサおよび前記拡散抵抗と電気接続を得るための前記コンタクト孔を形成し、所望の電気回路となるようアルミ合金による配線（１２）により結線する工程と、
    その後、プラズマＣＶＤ法による窒化シリコン膜（１３）を保護膜として成膜する工程と、を含むことを特徴とする半導体装置の製造方法。
  31. 前記コンタクト孔を形成する部分の前記薄い窒化シリコン膜（２２）を除去する工程では、その後形成する前記コンタクト孔のサイズより広い領域の前記薄い窒化シリコン膜（２２）を除去することを特徴とする請求項３０に記載の半導体装置の製造方法。
  32. 前記下層酸化シリコン膜（２４）と前記上層酸化シリコン膜（２５）は、有機シリコン（ＴＥＯＳ）を主原料として形成された酸化シリコンであることを特徴とする請求項３０または３１のいずれか１つに記載の半導体装置の製造方法。
  33. 前記３層からなる積層膜を所望の平面形状に加工して下層配線とし、前記ヴィア孔を介して前記アルミ合金による配線（１２）と接続することを特徴とする請求項３０から３２のいずれか１つに記載の半導体装置の製造方法。
  34. 前記３層からなる積層膜を所望の平面形状に加工し、コンデンサの上部電極としたことを特徴とする請求項３０から３３のいずれか１つに記載の半導体装置の製造方法。
  35. 前記抵抗層薄膜が、反応性スパッタ法により形成した窒化クロムシリコン膜であることを特徴とする請求項３０から３４のいずれか１つに記載の半導体装置の製造方法。
  36. 前記バリア膜（３１）が、チタンまたはチタン・タングステン合金であることを特徴とする請求項３０から３５のいずれか１つに記載の半導体装置の製造方法。
  37. 前記抵抗薄膜（３４）へのダメ−ジを無くすため、不要なアルミまたはアルミ合金膜（３２）とバリア膜（３１）を、湿式エッチングにより順次除去することを特徴とする請求項３０から３６のいずれか１つに記載の半導体装置の製造方法。
  38. 前記コンタクト孔を湿式エッチングにより開口することを特徴とする請求項３０から３７のいずれか１つに記載の半導体装置の製造方法。
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Publication number Priority date Publication date Assignee Title
JP4784595B2 (ja) * 2007-12-21 2011-10-05 株式会社デンソー バイポーラ型の半導体装置の製造方法
JP6267987B2 (ja) * 2014-02-13 2018-01-24 エスアイアイ・セミコンダクタ株式会社 半導体装置
JP2015195337A (ja) * 2014-03-28 2015-11-05 ローム株式会社 ディスクリートキャパシタおよびその製造方法
US10032868B2 (en) 2016-09-09 2018-07-24 Texas Instruments Incorporated High performance super-beta NPN (SBNPN)
JP2018049907A (ja) * 2016-09-21 2018-03-29 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63248157A (ja) 1987-04-02 1988-10-14 Nec Corp 半導体装置の製造方法
JP2545953B2 (ja) 1988-10-06 1996-10-23 日本電気株式会社 半導体装置
US5284794A (en) * 1990-02-21 1994-02-08 Nippondenso Co., Ltd. Method of making semiconductor device using a trimmable thin-film resistor
EP0534632B1 (en) * 1991-09-24 2002-01-16 Matsushita Electronics Corporation, Ltd. Semiconductor integrated circuit device and method of fabricating the same
JP2748070B2 (ja) * 1992-05-20 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
JP2601136B2 (ja) * 1993-05-07 1997-04-16 日本電気株式会社 半導体装置の製造方法
JP3409618B2 (ja) * 1996-12-26 2003-05-26 ソニー株式会社 半導体装置の製造方法
JP3948102B2 (ja) 1998-03-20 2007-07-25 株式会社デンソー 半導体装置の製造方法
US6791156B2 (en) * 2001-10-26 2004-09-14 Denso Corporation Semiconductor device and method for manufacturing it
KR100402392B1 (ko) * 2001-11-06 2003-10-17 삼성전자주식회사 트렌치 소자분리 구조를 갖는 반도체 소자 및 그 제조방법
US6806192B2 (en) * 2003-01-24 2004-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of barrier-less integration with copper alloy
JP4784595B2 (ja) * 2007-12-21 2011-10-05 株式会社デンソー バイポーラ型の半導体装置の製造方法

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