JP2748070B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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Description
【０００１】
【産業上の利用分野】この発明は一般に半導体装置に関
するものであり、より特定的には、第１の多結晶シリコ
ン抵抗膜と第２の多結晶シリコン抵抗膜とを備え、それ
らが同一パターンであれば、それらの抵抗値が同一にな
るように改良された半導体装置に関する。この発明は、
さらにそのような半導体装置の製造方法に関する。
するものであり、より特定的には、第１の多結晶シリコ
ン抵抗膜と第２の多結晶シリコン抵抗膜とを備え、それ
らが同一パターンであれば、それらの抵抗値が同一にな
るように改良された半導体装置に関する。この発明は、
さらにそのような半導体装置の製造方法に関する。
【０００２】
【従来の技術】図１６は、バイポーラリニア回路で用い
られる定電圧回路の一例を示す図である。リニア回路と
は、モノリシックＩＣの一種で、アナログＩＣともい
い、連続信号を取扱うＩＣである。定電圧回路の出力電
圧Ｖ0 は、下記式に示すように、抵抗値ＲA と抵抗値Ｒ
B の関数となる。
られる定電圧回路の一例を示す図である。リニア回路と
は、モノリシックＩＣの一種で、アナログＩＣともい
い、連続信号を取扱うＩＣである。定電圧回路の出力電
圧Ｖ0 は、下記式に示すように、抵抗値ＲA と抵抗値Ｒ
B の関数となる。
【０００３】Ｖ0 ＝（ＲA ／ＲB −１）ＶBE 式中、ＲA ，ＲB は多結晶シリコンで構成した抵抗の抵
抗値であり、ＶBEはトランジスタの順方向電圧である。
抗値であり、ＶBEはトランジスタの順方向電圧である。
【０００４】図１７と図１８は、図１６に示す回路のパ
ターンのレイアウトである。図２６は、従来のバイポー
ラリニア回路装置の断面図である。図１９〜図２６は、
その製造方法を示す工程図である。以下、製造工程を説
明しながら、従来のバイポーラリニア回路装置の構造を
説明する。
ターンのレイアウトである。図２６は、従来のバイポー
ラリニア回路装置の断面図である。図１９〜図２６は、
その製造方法を示す工程図である。以下、製造工程を説
明しながら、従来のバイポーラリニア回路装置の構造を
説明する。
【０００５】図１９を参照して、Ｐ型シリコン基板１の
表面中にｎ+ 型埋込拡散層２を形成する。ｐ型シリコン
基板１の表面全面にｎ- 型エピタキシャル層３を形成す
る。
表面中にｎ+ 型埋込拡散層２を形成する。ｐ型シリコン
基板１の表面全面にｎ- 型エピタキシャル層３を形成す
る。
【０００６】図２０を参照して、ｎ- 型エピタキシャル
層３の所望の領域を、選択酸化法により酸化し、絶縁酸
化膜４を形成する。厚い絶縁酸化膜４以外の部分に薄い
絶縁酸化膜５を形成する。絶縁酸化膜５の膜厚は５００
〜１０００Åであり、絶縁酸化膜４の厚い膜厚は、８０
００〜１５０００Åである。
層３の所望の領域を、選択酸化法により酸化し、絶縁酸
化膜４を形成する。厚い絶縁酸化膜４以外の部分に薄い
絶縁酸化膜５を形成する。絶縁酸化膜５の膜厚は５００
〜１０００Åであり、絶縁酸化膜４の厚い膜厚は、８０
００〜１５０００Åである。
【０００７】図２１を参照して、絶縁酸化膜４に囲まれ
た領域に、ｐ+ 型素子分離層６とｐ + ベース層７を形成
する。図２２を参照して、絶縁酸化膜４および薄い絶縁
酸化膜５の上に、５０〜５００ｎｍ程度の膜厚の多結晶
シリコン膜８を、５００〜７００℃の温度により、減圧
ＣＶＤ法により堆積する。多結晶シリコン膜８中に、拡
散またはイオン注入法等によって、ｎ型またはｐ型不純
物を導入し、それによって、多結晶シリコン膜８の抵抗
値を数十Ω／□〜数百ＭΩ／□に制御する。
た領域に、ｐ+ 型素子分離層６とｐ + ベース層７を形成
する。図２２を参照して、絶縁酸化膜４および薄い絶縁
酸化膜５の上に、５０〜５００ｎｍ程度の膜厚の多結晶
シリコン膜８を、５００〜７００℃の温度により、減圧
ＣＶＤ法により堆積する。多結晶シリコン膜８中に、拡
散またはイオン注入法等によって、ｎ型またはｐ型不純
物を導入し、それによって、多結晶シリコン膜８の抵抗
値を数十Ω／□〜数百ＭΩ／□に制御する。
【０００８】図２３を参照して、写真製版技術により、
多結晶シリコン膜８の上にフォトレジストパターン９を
形成する。フォトレジストパターン９をマスクにして、
フレオンガスプラズマを用いるエッチングにより、不要
な多結晶シリコン膜を除去し、それによって、薄い絶縁
酸化膜５上に、第１の多結晶シリコン抵抗膜８ｂを形成
し、厚い絶縁酸化膜４の上に第２の多結晶シリコン抵抗
膜８ａを形成する。その後、フォトレジストパターン９
を除去する。
多結晶シリコン膜８の上にフォトレジストパターン９を
形成する。フォトレジストパターン９をマスクにして、
フレオンガスプラズマを用いるエッチングにより、不要
な多結晶シリコン膜を除去し、それによって、薄い絶縁
酸化膜５上に、第１の多結晶シリコン抵抗膜８ｂを形成
し、厚い絶縁酸化膜４の上に第２の多結晶シリコン抵抗
膜８ａを形成する。その後、フォトレジストパターン９
を除去する。
【０００９】図２４を参照して、ＣＶＤ法により、シリ
コン基板１の表面全面に、絶縁酸化膜１０を堆積する。
写真製版およびエッチング技術により、バイポーラトラ
ンジスタのエミッタ、コレクタ領域に位置する絶縁酸化
膜１０と薄い絶縁酸化膜５を選択的にエッチング除去す
る。その後、ｎ型不純物を拡散して、ｎ+ エミッタ層１
１ａとｎ+ コレクタ層１１ｂを形成する。
コン基板１の表面全面に、絶縁酸化膜１０を堆積する。
写真製版およびエッチング技術により、バイポーラトラ
ンジスタのエミッタ、コレクタ領域に位置する絶縁酸化
膜１０と薄い絶縁酸化膜５を選択的にエッチング除去す
る。その後、ｎ型不純物を拡散して、ｎ+ エミッタ層１
１ａとｎ+ コレクタ層１１ｂを形成する。
【００１０】図２５を参照して、写真製版およびエッチ
ング技術により、Ｐ+ ベース層７、第１の多結晶シリコ
ン抵抗膜８ａおよび第２の多結晶シリコン抵抗膜８ｂの
それぞれに達する開口部を、絶縁酸化膜１０中に形成す
る。次に、これらの開口部を通って、ｎ+ エミッタ層１
１ａ、Ｐ+ ベース層７、ｎ+ コレクタ層１１ｂ、第１の
多結晶シリコン抵抗膜８ｂ、第２の多結晶シリコン膜８
ａのそれぞれに電気的接続される金属電極１２を形成す
る。
ング技術により、Ｐ+ ベース層７、第１の多結晶シリコ
ン抵抗膜８ａおよび第２の多結晶シリコン抵抗膜８ｂの
それぞれに達する開口部を、絶縁酸化膜１０中に形成す
る。次に、これらの開口部を通って、ｎ+ エミッタ層１
１ａ、Ｐ+ ベース層７、ｎ+ コレクタ層１１ｂ、第１の
多結晶シリコン抵抗膜８ｂ、第２の多結晶シリコン膜８
ａのそれぞれに電気的接続される金属電極１２を形成す
る。
【００１１】図２６を参照して、シリコン基板１の表面
全面に、ＳｉＨ4 ＋ＮＨ3 系ガスを用い、２５０〜４０
０℃の温度で行なわれる低温プラズマＣＶＤ法により、
最終保護膜としてのプラズマ窒化膜１３を形成する。低
温プラズマＣＶＤ法により得られたプラズマ窒化膜１３
中には、水素イオン（Ｈ+ ）が多く含まれている。
全面に、ＳｉＨ4 ＋ＮＨ3 系ガスを用い、２５０〜４０
０℃の温度で行なわれる低温プラズマＣＶＤ法により、
最終保護膜としてのプラズマ窒化膜１３を形成する。低
温プラズマＣＶＤ法により得られたプラズマ窒化膜１３
中には、水素イオン（Ｈ+ ）が多く含まれている。
【００１２】その後、図示しないが、写真製版およびエ
ッチング技術により、ボンディングパッドの上に位置す
る部分のプラズマ窒化膜１３を除去して、ボンディング
パッドを形成する。その後、３５０℃〜４５０℃程度の
熱処理工程を経て、半導体装置の製造の一連の工程を経
ることによって、半導体装置が完成する。
ッチング技術により、ボンディングパッドの上に位置す
る部分のプラズマ窒化膜１３を除去して、ボンディング
パッドを形成する。その後、３５０℃〜４５０℃程度の
熱処理工程を経て、半導体装置の製造の一連の工程を経
ることによって、半導体装置が完成する。
【００１３】
【発明が解決しようとする課題】従来のバイポーラリニ
ア回路装置は以上のように構成されていたので、以下に
述べるような問題点があった。
ア回路装置は以上のように構成されていたので、以下に
述べるような問題点があった。
【００１４】図２７は、図２６における、第１の多結晶
シリコン抵抗膜８ｂと第２の多結晶シリコン抵抗膜８ａ
が存在する部分の拡大図である。
シリコン抵抗膜８ｂと第２の多結晶シリコン抵抗膜８ａ
が存在する部分の拡大図である。
【００１５】図２７を参照して、プラズマ窒化膜１３を
シリコン基板３の上に堆積した後、熱処理を施すと、プ
ラズマ窒化膜１３中の水素イオン（Ｈ+ ）が、第１の多
結晶シリコン抵抗膜８ｂ、第２の多結晶シリコン抵抗膜
８ａ中のグレイン界面に供給される。この場合、それぞ
れの多結晶シリコン抵抗膜８ａ，８ｂ中に上方から供給
される水素イオンの量は、ほぼ等しい。しかし、下方か
ら、それぞれの多結晶シリコン抵抗膜８ａ，８ｂ中に供
給される水素イオンの量は異なる。すなわち、第１の多
結晶シリコン抵抗膜８ｂの下には薄い絶縁酸化膜５が設
けられており、第２の多結晶シリコン抵抗膜８ａの下に
は厚い絶縁酸化膜４が形成されている。したがって、水
素イオンは厚い絶縁酸化膜４を通って、第２の多結晶シ
リコン抵抗膜８ａ中に、より多く供給される。その結
果、第２の多結晶シリコン抵抗膜８ａの抵抗値ＲA は、
第１の多結晶シリコン抵抗膜８ｂの抵抗ＲB よりも低く
なる。一般に、抵抗値ＲA は、抵抗値ＲB より約１０％
低下する。
シリコン基板３の上に堆積した後、熱処理を施すと、プ
ラズマ窒化膜１３中の水素イオン（Ｈ+ ）が、第１の多
結晶シリコン抵抗膜８ｂ、第２の多結晶シリコン抵抗膜
８ａ中のグレイン界面に供給される。この場合、それぞ
れの多結晶シリコン抵抗膜８ａ，８ｂ中に上方から供給
される水素イオンの量は、ほぼ等しい。しかし、下方か
ら、それぞれの多結晶シリコン抵抗膜８ａ，８ｂ中に供
給される水素イオンの量は異なる。すなわち、第１の多
結晶シリコン抵抗膜８ｂの下には薄い絶縁酸化膜５が設
けられており、第２の多結晶シリコン抵抗膜８ａの下に
は厚い絶縁酸化膜４が形成されている。したがって、水
素イオンは厚い絶縁酸化膜４を通って、第２の多結晶シ
リコン抵抗膜８ａ中に、より多く供給される。その結
果、第２の多結晶シリコン抵抗膜８ａの抵抗値ＲA は、
第１の多結晶シリコン抵抗膜８ｂの抵抗ＲB よりも低く
なる。一般に、抵抗値ＲA は、抵抗値ＲB より約１０％
低下する。
【００１６】上述したように、定電圧回路の出力電圧Ｖ
0 は、抵抗値ＲA ，抵抗値ＲB とトランジスタの順方向
電圧ＶBEで決まる。それゆえ、供給される水素イオン量
が異なると、抵抗値ＲA と抵抗値ＲB の値が不平等に変
化し、回路設計値どおりの出力電圧Ｖ0 が得られないと
いう問題点があった。
0 は、抵抗値ＲA ，抵抗値ＲB とトランジスタの順方向
電圧ＶBEで決まる。それゆえ、供給される水素イオン量
が異なると、抵抗値ＲA と抵抗値ＲB の値が不平等に変
化し、回路設計値どおりの出力電圧Ｖ0 が得られないと
いう問題点があった。
【００１７】この発明は、上記のような問題点を解決す
るためになされたもので、比較する２つの多結晶シリコ
ン抵抗膜の下の絶縁酸化膜の膜厚が異なっても、これら
の多結晶シリコン抵抗膜が同一パターンであれば、それ
らが同一の抵抗値になるように改良された半導体装置を
得ることを目的とする。
るためになされたもので、比較する２つの多結晶シリコ
ン抵抗膜の下の絶縁酸化膜の膜厚が異なっても、これら
の多結晶シリコン抵抗膜が同一パターンであれば、それ
らが同一の抵抗値になるように改良された半導体装置を
得ることを目的とする。
【００１８】この発明は、さらにそのような半導体装置
に適した製造方法を提供することを目的とする。
に適した製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】上記目的を達成するため
にこの発明の第１の局面に従う半導体装置は、半導体基
板と、上記半導体基板の上に設けられた第１の絶縁酸化
膜と、を備える。上記半導体基板の上に、上記第１の絶
縁酸化膜と連なるように、該第１の絶縁酸化膜の膜厚よ
りも厚い膜厚を有する第２の絶縁酸化膜が設けられてい
る。上記第１の絶縁酸化膜の上に、第１の多結晶シリコ
ン抵抗膜が設けられている。上記第２の絶縁酸化膜の上
に、第２の多結晶シリコン抵抗膜が設けられている。上
記第１の多結晶シリコン抵抗膜に電気的に接続されるよ
うに、上記半導体基板の上に第１の電極が設けられてい
る。上記第２の多結晶シリコン抵抗膜に電気的に接続さ
れるように、上記半導体基板の上に第２の電極が設けら
れている。当該装置は、上記第１の多結晶シリコン抵抗
膜、上記第２の多結晶シリコン抵抗膜、上記第１の電極
および上記第２の電極を覆うように、上記半導体基板の
上に絶縁保護膜が設けられている。上記第１の絶縁酸化
膜と上記第１の多結晶シリコン抵抗膜との間、および上
記第２の絶縁酸化膜と上記第２の多結晶シリコン抵抗膜
との間には、それぞれ、水素イオンを通過させない水素
イオン遮断膜が設けられている。上記第１および第２の
多結晶シリコン抵抗膜が同一パターンであれば、それら
は同じ抵抗値を有するようにされている。
にこの発明の第１の局面に従う半導体装置は、半導体基
板と、上記半導体基板の上に設けられた第１の絶縁酸化
膜と、を備える。上記半導体基板の上に、上記第１の絶
縁酸化膜と連なるように、該第１の絶縁酸化膜の膜厚よ
りも厚い膜厚を有する第２の絶縁酸化膜が設けられてい
る。上記第１の絶縁酸化膜の上に、第１の多結晶シリコ
ン抵抗膜が設けられている。上記第２の絶縁酸化膜の上
に、第２の多結晶シリコン抵抗膜が設けられている。上
記第１の多結晶シリコン抵抗膜に電気的に接続されるよ
うに、上記半導体基板の上に第１の電極が設けられてい
る。上記第２の多結晶シリコン抵抗膜に電気的に接続さ
れるように、上記半導体基板の上に第２の電極が設けら
れている。当該装置は、上記第１の多結晶シリコン抵抗
膜、上記第２の多結晶シリコン抵抗膜、上記第１の電極
および上記第２の電極を覆うように、上記半導体基板の
上に絶縁保護膜が設けられている。上記第１の絶縁酸化
膜と上記第１の多結晶シリコン抵抗膜との間、および上
記第２の絶縁酸化膜と上記第２の多結晶シリコン抵抗膜
との間には、それぞれ、水素イオンを通過させない水素
イオン遮断膜が設けられている。上記第１および第２の
多結晶シリコン抵抗膜が同一パターンであれば、それら
は同じ抵抗値を有するようにされている。
【００２０】この発明の第２の局面に従う半導体装置
は、半導体基板と、上記半導体基板の上に設けられた第
１の絶縁酸化膜と、を備える。上記半導体基板の上に、
上記第１の絶縁酸化膜と連なるように、該第１の絶縁酸
化膜の膜厚よりも厚い膜厚を有する第２の絶縁酸化膜が
設けられている。上記第１の絶縁酸化膜の上に、第１の
多結晶シリコン抵抗膜が設けられている。上記第２の絶
縁酸化膜の上に、第２の多結晶シリコン抵抗膜が設けら
れている。上記第１の多結晶シリコン抵抗膜および上記
第２の多結晶シリコン抵抗膜を覆うように、上記半導体
基板の上に、水素イオンを通過させない水素イオン遮断
膜が設けられている。上記水素イオン遮断膜中には、上
記第１の多結晶シリコン抵抗膜の表面の一部を露出させ
るための第１の開口部と、上記第２の多結晶シリコン抵
抗膜の表面の一部を露出させるための第２の開口部と、
が設けられている。上記第１の開口部を通って、上記第
１の多結晶シリコン抵抗膜に、第１の電極が電気的に接
続されている。上記第２の開口部を通って、上記第２の
多結晶シリコン抵抗膜に、第２の電極が電気的に接続さ
れている。上記第１の多結晶シリコン抵抗膜、上記第２
の多結晶シリコン抵抗膜、上記第１の電極および上記第
２の電極を覆うように、上記半導体基板の上に、絶縁保
護膜が設けられている。上記第１および第２の多結晶シ
リコン抵抗膜が同一パターンであれば、それらは同じ抵
抗値を有するようにされている。
は、半導体基板と、上記半導体基板の上に設けられた第
１の絶縁酸化膜と、を備える。上記半導体基板の上に、
上記第１の絶縁酸化膜と連なるように、該第１の絶縁酸
化膜の膜厚よりも厚い膜厚を有する第２の絶縁酸化膜が
設けられている。上記第１の絶縁酸化膜の上に、第１の
多結晶シリコン抵抗膜が設けられている。上記第２の絶
縁酸化膜の上に、第２の多結晶シリコン抵抗膜が設けら
れている。上記第１の多結晶シリコン抵抗膜および上記
第２の多結晶シリコン抵抗膜を覆うように、上記半導体
基板の上に、水素イオンを通過させない水素イオン遮断
膜が設けられている。上記水素イオン遮断膜中には、上
記第１の多結晶シリコン抵抗膜の表面の一部を露出させ
るための第１の開口部と、上記第２の多結晶シリコン抵
抗膜の表面の一部を露出させるための第２の開口部と、
が設けられている。上記第１の開口部を通って、上記第
１の多結晶シリコン抵抗膜に、第１の電極が電気的に接
続されている。上記第２の開口部を通って、上記第２の
多結晶シリコン抵抗膜に、第２の電極が電気的に接続さ
れている。上記第１の多結晶シリコン抵抗膜、上記第２
の多結晶シリコン抵抗膜、上記第１の電極および上記第
２の電極を覆うように、上記半導体基板の上に、絶縁保
護膜が設けられている。上記第１および第２の多結晶シ
リコン抵抗膜が同一パターンであれば、それらは同じ抵
抗値を有するようにされている。
【００２１】この発明の第３の局面に従う半導体装置
は、半導体基板と、上記半導体基板の上に設けられた第
１の絶縁酸化膜と、を備える。上記半導体基板の上に、
上記第１の絶縁酸化膜と連なるように、該第１の絶縁酸
化膜の膜厚よりも厚い膜厚を有する第２の絶縁酸化膜が
設けられている。上記第１の絶縁酸化膜の上に、第１の
多結晶シリコン抵抗膜が設けられている。上記第２の絶
縁酸化膜の上に、第２の多結晶シリコン抵抗膜が設けら
れている。上記第１および第２の多結晶シリコン抵抗膜
を覆うように、上記半導体基板の上に、第３の絶縁酸化
膜が設けられている。上記第３の絶縁酸化膜の上に、水
素イオンを通過させない水素イオン遮断膜が設けられて
いる。上記水素イオン遮断膜および上記第３の絶縁酸化
膜中には、上記第１の多結晶シリコン抵抗膜の表面の一
部を露出させるための第１の開口部と、上記第２の多結
晶シリコン抵抗膜の表面の一部を露出させるための第２
の開口部が設けられている。上記第１の開口部を通っ
て、上記第１の多結晶シリコン抵抗膜に第１の電極が電
気的に接続されている。上記第２の開口部を通って、上
記第２の多結晶シリコン抵抗膜に第２の電極が電気的に
接続されている。上記第１の多結晶シリコン抵抗膜、上
記第２の多結晶シリコン抵抗膜、上記第１の電極および
上記第２の電極を覆うように、上記半導体基板の上に絶
縁保護膜が設けられている。上記第１および第２の多結
晶シリコン抵抗膜が同一パターンであれば、それらは同
じ抵抗値を有するようにされている。
は、半導体基板と、上記半導体基板の上に設けられた第
１の絶縁酸化膜と、を備える。上記半導体基板の上に、
上記第１の絶縁酸化膜と連なるように、該第１の絶縁酸
化膜の膜厚よりも厚い膜厚を有する第２の絶縁酸化膜が
設けられている。上記第１の絶縁酸化膜の上に、第１の
多結晶シリコン抵抗膜が設けられている。上記第２の絶
縁酸化膜の上に、第２の多結晶シリコン抵抗膜が設けら
れている。上記第１および第２の多結晶シリコン抵抗膜
を覆うように、上記半導体基板の上に、第３の絶縁酸化
膜が設けられている。上記第３の絶縁酸化膜の上に、水
素イオンを通過させない水素イオン遮断膜が設けられて
いる。上記水素イオン遮断膜および上記第３の絶縁酸化
膜中には、上記第１の多結晶シリコン抵抗膜の表面の一
部を露出させるための第１の開口部と、上記第２の多結
晶シリコン抵抗膜の表面の一部を露出させるための第２
の開口部が設けられている。上記第１の開口部を通っ
て、上記第１の多結晶シリコン抵抗膜に第１の電極が電
気的に接続されている。上記第２の開口部を通って、上
記第２の多結晶シリコン抵抗膜に第２の電極が電気的に
接続されている。上記第１の多結晶シリコン抵抗膜、上
記第２の多結晶シリコン抵抗膜、上記第１の電極および
上記第２の電極を覆うように、上記半導体基板の上に絶
縁保護膜が設けられている。上記第１および第２の多結
晶シリコン抵抗膜が同一パターンであれば、それらは同
じ抵抗値を有するようにされている。
【００２２】この発明の第４の局面に従う半導体装置の
製造方法は、第１の多結晶シリコン抵抗膜と第２の多結
晶シリコン抵抗膜とを備え、これら２つの多結晶シリコ
ン抵抗膜の下の絶縁酸化膜の膜厚が異なっても、これら
の多結晶シリコン抵抗膜が同一パターンであれば、それ
らが同じ抵抗値となるようにされた半導体装置の製造方
法に係る。まず、半導体基板の上に、第１の絶縁酸化膜
と、該第１の絶縁酸化膜と連なるように、該第１の絶縁
酸化膜の膜厚よりも厚い膜厚を有する第２の絶縁酸化膜
を形成する。上記第１および第２の絶縁酸化膜を覆うよ
うに、上記半導体基板の上に多結晶シリコン膜を形成す
る。上記多結晶シリコン膜の最下層部分に窒素イオンを
注入し、その後熱処理を施すことによって、上記多結晶
シリコン膜の最下層部分にシリコン窒化膜を形成する。
上記多結晶シリコン膜および上記シリコン窒化膜をパタ
ーニングし、それによって上記第１の絶縁酸化膜の上に
第１の多結晶シリコン抵抗膜を形成し、かつ上記第２の
絶縁酸化膜の上に第２の多結晶シリコン抵抗膜を形成す
る。上記第１の多結晶シリコン抵抗膜に接続される第１
の電極と、上記第２の多結晶シリコン抵抗膜に接続され
る第２の電極とを形成する。上記第１の多結晶シリコン
抵抗膜、上記第２の多結晶シリコン抵抗膜、上記第１の
電極、および上記第２の電極を覆うように、上記半導体
基板の上に絶縁保護膜を形成する。
製造方法は、第１の多結晶シリコン抵抗膜と第２の多結
晶シリコン抵抗膜とを備え、これら２つの多結晶シリコ
ン抵抗膜の下の絶縁酸化膜の膜厚が異なっても、これら
の多結晶シリコン抵抗膜が同一パターンであれば、それ
らが同じ抵抗値となるようにされた半導体装置の製造方
法に係る。まず、半導体基板の上に、第１の絶縁酸化膜
と、該第１の絶縁酸化膜と連なるように、該第１の絶縁
酸化膜の膜厚よりも厚い膜厚を有する第２の絶縁酸化膜
を形成する。上記第１および第２の絶縁酸化膜を覆うよ
うに、上記半導体基板の上に多結晶シリコン膜を形成す
る。上記多結晶シリコン膜の最下層部分に窒素イオンを
注入し、その後熱処理を施すことによって、上記多結晶
シリコン膜の最下層部分にシリコン窒化膜を形成する。
上記多結晶シリコン膜および上記シリコン窒化膜をパタ
ーニングし、それによって上記第１の絶縁酸化膜の上に
第１の多結晶シリコン抵抗膜を形成し、かつ上記第２の
絶縁酸化膜の上に第２の多結晶シリコン抵抗膜を形成す
る。上記第１の多結晶シリコン抵抗膜に接続される第１
の電極と、上記第２の多結晶シリコン抵抗膜に接続され
る第２の電極とを形成する。上記第１の多結晶シリコン
抵抗膜、上記第２の多結晶シリコン抵抗膜、上記第１の
電極、および上記第２の電極を覆うように、上記半導体
基板の上に絶縁保護膜を形成する。
【００２３】この発明の、第５の局面に従う半導体装置
の製造方法は、第１の多結晶シリコン抵抗膜と第２の多
結晶シリコン抵抗膜とを備え、これら２つの多結晶シリ
コン抵抗膜の下の絶縁酸化膜の膜厚が異なっても、これ
らの多結晶シリコン抵抗膜が同一パターンであれば、そ
れらが同じ抵抗値となるようにされた半導体装置の製造
方法に係る。まず、半導体基板の上に第１の絶縁酸化膜
と、該第１の絶縁酸化膜と連なるように、該第１の絶縁
酸化膜の膜厚よりも厚い膜厚を有する第２の絶縁酸化膜
を形成する。上記第１の絶縁酸化膜の上に第１のシリコ
ン窒化膜のパターンを形成し、かつ上記第２の絶縁酸化
膜の上に第２のシリコン窒化膜のパターンを形成する。
上記第１のシリコン窒化膜のパターンおよび上記第２の
シリコン窒化膜のパターンのそれぞれの上に、多結晶シ
リコン膜を選択的に成長させ、それによって、上記第１
の絶縁酸化膜の上に第１の多結晶シリコン抵抗膜を形成
し、かつ上記第２の絶縁酸化膜の上に第２の多結晶シリ
コン抵抗膜を形成する。上記第１の多結晶シリコン抵抗
膜に接続される第１の電極と、上記第２の多結晶シリコ
ン抵抗膜に接続される第２の電極とを形成する。上記第
１の多結晶シリコン抵抗膜、上記第２の多結晶シリコン
抵抗膜、上記第１の電極および上記第２の電極を覆うよ
うに、上記半導体基板の上に、絶縁保護膜を形成する。
の製造方法は、第１の多結晶シリコン抵抗膜と第２の多
結晶シリコン抵抗膜とを備え、これら２つの多結晶シリ
コン抵抗膜の下の絶縁酸化膜の膜厚が異なっても、これ
らの多結晶シリコン抵抗膜が同一パターンであれば、そ
れらが同じ抵抗値となるようにされた半導体装置の製造
方法に係る。まず、半導体基板の上に第１の絶縁酸化膜
と、該第１の絶縁酸化膜と連なるように、該第１の絶縁
酸化膜の膜厚よりも厚い膜厚を有する第２の絶縁酸化膜
を形成する。上記第１の絶縁酸化膜の上に第１のシリコ
ン窒化膜のパターンを形成し、かつ上記第２の絶縁酸化
膜の上に第２のシリコン窒化膜のパターンを形成する。
上記第１のシリコン窒化膜のパターンおよび上記第２の
シリコン窒化膜のパターンのそれぞれの上に、多結晶シ
リコン膜を選択的に成長させ、それによって、上記第１
の絶縁酸化膜の上に第１の多結晶シリコン抵抗膜を形成
し、かつ上記第２の絶縁酸化膜の上に第２の多結晶シリ
コン抵抗膜を形成する。上記第１の多結晶シリコン抵抗
膜に接続される第１の電極と、上記第２の多結晶シリコ
ン抵抗膜に接続される第２の電極とを形成する。上記第
１の多結晶シリコン抵抗膜、上記第２の多結晶シリコン
抵抗膜、上記第１の電極および上記第２の電極を覆うよ
うに、上記半導体基板の上に、絶縁保護膜を形成する。
【００２４】
【作用】この発明の第１の局面に従う半導体装置によれ
ば、第１の絶縁酸化膜と第１の多結晶シリコン抵抗膜と
の間、および第２の絶縁酸化膜と第２の多結晶シリコン
抵抗膜との間に、それぞれ、水素イオンを通過させない
水素イオン遮断膜が設けられているので、この水素イオ
ン遮断膜により、下方からこれらの多結晶シリコン抵抗
膜中に侵入しようとする水素イオンが遮断される。
ば、第１の絶縁酸化膜と第１の多結晶シリコン抵抗膜と
の間、および第２の絶縁酸化膜と第２の多結晶シリコン
抵抗膜との間に、それぞれ、水素イオンを通過させない
水素イオン遮断膜が設けられているので、この水素イオ
ン遮断膜により、下方からこれらの多結晶シリコン抵抗
膜中に侵入しようとする水素イオンが遮断される。
【００２５】この発明の第２の局面に従う半導体装置に
よれば、第１の多結晶シリコン抵抗膜および第２の多結
晶シリコン抵抗膜を覆うように、半導体基板の上に水素
イオンを通過させない水素イオン遮断膜が設けられてい
るので、絶縁保護膜中の水素イオンは、これらの多結晶
シリコン抵抗膜中に侵入しない。
よれば、第１の多結晶シリコン抵抗膜および第２の多結
晶シリコン抵抗膜を覆うように、半導体基板の上に水素
イオンを通過させない水素イオン遮断膜が設けられてい
るので、絶縁保護膜中の水素イオンは、これらの多結晶
シリコン抵抗膜中に侵入しない。
【００２６】この発明の第３の局面に従う半導体装置に
よれば、第３の絶縁膜の上に水素イオンを通過させない
水素イオン遮断膜が設けられているので、絶縁保護膜中
の水素イオンは、この水素イオン遮断膜によって遮断さ
れ、多結晶シリコン抵抗膜中に侵入しない。
よれば、第３の絶縁膜の上に水素イオンを通過させない
水素イオン遮断膜が設けられているので、絶縁保護膜中
の水素イオンは、この水素イオン遮断膜によって遮断さ
れ、多結晶シリコン抵抗膜中に侵入しない。
【００２７】この発明の第４の局面に従う半導体装置の
製造方法によれば、多結晶シリコン膜の最下層部分に窒
素イオンを注入し、その後熱処理を施すことによって、
多結晶シリコン膜の最下層部分にシリコン窒化膜を形成
するので、多結晶シリコン膜とシリコン窒化膜との密着
力が強い、半導体装置が得られる。
製造方法によれば、多結晶シリコン膜の最下層部分に窒
素イオンを注入し、その後熱処理を施すことによって、
多結晶シリコン膜の最下層部分にシリコン窒化膜を形成
するので、多結晶シリコン膜とシリコン窒化膜との密着
力が強い、半導体装置が得られる。
【００２８】この発明の第５の局面に従う半導体装置の
製造方法によれば、第１のシリコン窒化膜のパターンお
よび第２のシリコン窒化膜のパターンのそれぞれの上
に、多結晶シリコン膜を選択的に成長させることによっ
て、第１の多結晶シリコン抵抗膜と第２の多結晶シリコ
ン抵抗膜を形成するので、膜厚が均一であり、かつ寸法
精度の優れた半導体装置が得られる。
製造方法によれば、第１のシリコン窒化膜のパターンお
よび第２のシリコン窒化膜のパターンのそれぞれの上
に、多結晶シリコン膜を選択的に成長させることによっ
て、第１の多結晶シリコン抵抗膜と第２の多結晶シリコ
ン抵抗膜を形成するので、膜厚が均一であり、かつ寸法
精度の優れた半導体装置が得られる。
【００２９】
【実施例】以下、この発明の実施例を図について説明す
る。
る。
【００３０】図１は、この発明の一実施例に係る、バイ
ポーラリニア回路装置の断面図である。図１に示す半導
体装置は、以下の点を除いて、図２６に示す従来の半導
体装置と同様であり、同一の部分には同一の参照番号を
付し、その説明を繰り返さない。図１に示す半導体装置
が、図２６に示す従来の半導体装置と異なる点は、薄い
第１の絶縁酸化膜５と第１の多結晶シリコン抵抗膜８ｂ
との間、および膜厚の厚い第２の絶縁酸化膜４と第２の
多結晶シリコン抵抗膜８ａとの間に、それぞれ、水素イ
オンを通過させない水素イオン遮断膜２１が設けられて
いる点である。
ポーラリニア回路装置の断面図である。図１に示す半導
体装置は、以下の点を除いて、図２６に示す従来の半導
体装置と同様であり、同一の部分には同一の参照番号を
付し、その説明を繰り返さない。図１に示す半導体装置
が、図２６に示す従来の半導体装置と異なる点は、薄い
第１の絶縁酸化膜５と第１の多結晶シリコン抵抗膜８ｂ
との間、および膜厚の厚い第２の絶縁酸化膜４と第２の
多結晶シリコン抵抗膜８ａとの間に、それぞれ、水素イ
オンを通過させない水素イオン遮断膜２１が設けられて
いる点である。
【００３１】水素イオン遮断膜２１は、たとえば、減圧
ＣＶＤ法で形成されたＳｉ3 Ｎ4 膜である。
ＣＶＤ法で形成されたＳｉ3 Ｎ4 膜である。
【００３２】図２は、図１に示す半導体装置の、多結晶
シリコン抵抗膜が存在する部分を拡大した図である。な
お、図中、１２ｂは第１の多結晶シリコン抵抗膜８ｂに
接続される第１の電極を示し、１２ａは第２の多結晶シ
リコン抵抗膜８ａに接続される第２の電極を示す。図２
を参照して、水素イオン遮断膜２１ａ，２１ｂが、それ
ぞれの多結晶シリコン抵抗膜８ａ，８ｂの下に設けられ
ているので、最終の絶縁保護膜１３から出て、下方に回
り込んで上に向かう水素イオンは、この水素イオン遮断
膜２１によって遮断される。上方から、多結晶シリコン
抵抗膜８ａ、８ｂ中に侵入する水素イオンの量は同じで
あるので、抵抗値ＲA と抵抗値ＲB との間に差は生じな
い。したがって、たとえば、図１８に示すパターンレイ
アウトを有する定電圧回路においても、設計値通りの出
力が得られる。
シリコン抵抗膜が存在する部分を拡大した図である。な
お、図中、１２ｂは第１の多結晶シリコン抵抗膜８ｂに
接続される第１の電極を示し、１２ａは第２の多結晶シ
リコン抵抗膜８ａに接続される第２の電極を示す。図２
を参照して、水素イオン遮断膜２１ａ，２１ｂが、それ
ぞれの多結晶シリコン抵抗膜８ａ，８ｂの下に設けられ
ているので、最終の絶縁保護膜１３から出て、下方に回
り込んで上に向かう水素イオンは、この水素イオン遮断
膜２１によって遮断される。上方から、多結晶シリコン
抵抗膜８ａ、８ｂ中に侵入する水素イオンの量は同じで
あるので、抵抗値ＲA と抵抗値ＲB との間に差は生じな
い。したがって、たとえば、図１８に示すパターンレイ
アウトを有する定電圧回路においても、設計値通りの出
力が得られる。
【００３３】図３は、この発明の第２の実施例に係る半
導体装置の断面図である。図３に示す半導体装置は、以
下の点を除いて、図２６に示すバイポーラリニア回路装
置と同様であり、同一部分には、同一の参照番号を付
し、その説明を繰り返さない。
導体装置の断面図である。図３に示す半導体装置は、以
下の点を除いて、図２６に示すバイポーラリニア回路装
置と同様であり、同一部分には、同一の参照番号を付
し、その説明を繰り返さない。
【００３４】図３に示す半導体装置が、図２６に示す従
来のバイポーラリニア回路装置と異なる点は、第１の多
結晶シリコン抵抗膜８ｂおよび第２の多結晶シリコン抵
抗膜８ａを覆うように、シリコン基板１の上に、水素イ
オンを通過させない、ＣＶＤ法で形成されたＳｉ3 Ｎ4
膜２１（シリコン窒化膜）が設けられている点である。
来のバイポーラリニア回路装置と異なる点は、第１の多
結晶シリコン抵抗膜８ｂおよび第２の多結晶シリコン抵
抗膜８ａを覆うように、シリコン基板１の上に、水素イ
オンを通過させない、ＣＶＤ法で形成されたＳｉ3 Ｎ4
膜２１（シリコン窒化膜）が設けられている点である。
【００３５】図４は、図２に示す半導体装置における、
多結晶シリコン抵抗膜が存在する部分の拡大図である。
第２の実施例に係る半導体装置では、Ｓｉ3 Ｎ4 膜２１
が多結晶シリコン抵抗膜８ａ，８ｂ中に、水素イオンが
上方から侵入するのを、完全に遮断する。したがって、
第１の多結晶シリコン抵抗膜８ｂの抵抗値ＲB と第２の
多結晶シリコン抵抗膜８ａの抵抗値ＲA との間に、差は
生じない。
多結晶シリコン抵抗膜が存在する部分の拡大図である。
第２の実施例に係る半導体装置では、Ｓｉ3 Ｎ4 膜２１
が多結晶シリコン抵抗膜８ａ，８ｂ中に、水素イオンが
上方から侵入するのを、完全に遮断する。したがって、
第１の多結晶シリコン抵抗膜８ｂの抵抗値ＲB と第２の
多結晶シリコン抵抗膜８ａの抵抗値ＲA との間に、差は
生じない。
【００３６】図５は、この発明の第３の局面に従う半導
体装置の断面図である。図５に示す半導体装置は、以下
の点を除いて、図２６に示す従来のバイポーラリニア回
路装置と同様であり、同一部分には同一の参照番号を付
し、その説明を繰り返さない。
体装置の断面図である。図５に示す半導体装置は、以下
の点を除いて、図２６に示す従来のバイポーラリニア回
路装置と同様であり、同一部分には同一の参照番号を付
し、その説明を繰り返さない。
【００３７】図５に示す半導体装置が、図２６に示す半
導体装置と異なる点は、絶縁酸化膜１０の上に、水素イ
オンを遮断する、減圧ＣＶＤ法で形成されたＳｉ3 Ｎ4
膜２１が設けられている点である。図６は、図５に示す
半導体装置の、多結晶シリコン抵抗膜が存在する部分を
拡大した図である。図６を参照して、絶縁酸化膜１０の
上にＳｉ3 Ｎ4 膜２１を設けているので、上方から水素
イオンが多結晶シリコン抵抗膜８ａ，８ｂ中に供給され
るのが、完全に遮断される。その結果、第１の多結晶シ
リコン抵抗膜８ｂの抵抗値ＲB と第２の多結晶シリコン
抵抗膜８ａの抵抗値ＲA との間に、差は生じない。
導体装置と異なる点は、絶縁酸化膜１０の上に、水素イ
オンを遮断する、減圧ＣＶＤ法で形成されたＳｉ3 Ｎ4
膜２１が設けられている点である。図６は、図５に示す
半導体装置の、多結晶シリコン抵抗膜が存在する部分を
拡大した図である。図６を参照して、絶縁酸化膜１０の
上にＳｉ3 Ｎ4 膜２１を設けているので、上方から水素
イオンが多結晶シリコン抵抗膜８ａ，８ｂ中に供給され
るのが、完全に遮断される。その結果、第１の多結晶シ
リコン抵抗膜８ｂの抵抗値ＲB と第２の多結晶シリコン
抵抗膜８ａの抵抗値ＲA との間に、差は生じない。
【００３８】次に、図１に示す半導体装置の製造方法
を、図７〜図１２を用いて説明する。図７を参照して、
ｐ型シリコン基板１の上に、ｎ+ 型埋込拡散層２、ｎ-
型エピタキシャル層３、厚い絶縁酸化膜４、薄い絶縁酸
化膜５、ｐ+ 型素子分離層６、ｐ+ ベース層７を形成す
る。
を、図７〜図１２を用いて説明する。図７を参照して、
ｐ型シリコン基板１の上に、ｎ+ 型埋込拡散層２、ｎ-
型エピタキシャル層３、厚い絶縁酸化膜４、薄い絶縁酸
化膜５、ｐ+ 型素子分離層６、ｐ+ ベース層７を形成す
る。
【００３９】図８を参照して、シリコン基板１の表面全
面に、多結晶シリコン層８を減圧ＣＶＤ法により形成す
る。このとき、多結晶シリコン層８の膜厚は、後述する
ように、その最下層部分がＳｉ3 Ｎ4 膜（膜厚３０〜１
００ｎｍ）に変化するので、その分を見込んだ膜厚に設
定する。
面に、多結晶シリコン層８を減圧ＣＶＤ法により形成す
る。このとき、多結晶シリコン層８の膜厚は、後述する
ように、その最下層部分がＳｉ3 Ｎ4 膜（膜厚３０〜１
００ｎｍ）に変化するので、その分を見込んだ膜厚に設
定する。
【００４０】図９を参照して、多結晶シリコン膜８中に
不純物を注入し、多結晶シリコン層８を数十Ω／□〜数
百ＭΩ／□程度の抵抗値に制御する。
不純物を注入し、多結晶シリコン層８を数十Ω／□〜数
百ＭΩ／□程度の抵抗値に制御する。
【００４１】図１０を参照して、５００ｋｅＶ〜５Ｍｅ
Ｖの高エネルギで多結晶シリコン層８の主表面にＮ+ イ
オンを注入する。これによって、多結晶シリコン層８の
最下層部分に、Ｎ+ イオンが導入される。
Ｖの高エネルギで多結晶シリコン層８の主表面にＮ+ イ
オンを注入する。これによって、多結晶シリコン層８の
最下層部分に、Ｎ+ イオンが導入される。
【００４２】図１１を参照して、５００〜８５０℃の熱
処理を施し、多結晶シリコン層８の最下層部分をＳｉ3
Ｎ4 膜２１に変化させる。Ｓｉ3 Ｎ4 膜２１の膜厚は３
０〜１００ｎｍである。この方法によると、多結晶シリ
コン層８とＳｉ3 Ｎ4 膜２１の界面は安定な構造とな
り、ひいては両者の密着力は強くなる。従来、多結晶シ
リコン膜とＳｉ3 Ｎ4 膜の２層膜を得るためには、Ｓｉ
3 Ｎ4 膜の堆積工程と、多結晶シリコン膜の堆積工程と
いう２工程が必要であった。この従来の方法によると、
多結晶シリコン膜とＳｉ3 Ｎ4 膜との膜界面に不純物が
トラップされたり、また、膜離れが発生しやすいという
問題点があった。実施例に係る方法によると、このよう
な問題点は生じない。
処理を施し、多結晶シリコン層８の最下層部分をＳｉ3
Ｎ4 膜２１に変化させる。Ｓｉ3 Ｎ4 膜２１の膜厚は３
０〜１００ｎｍである。この方法によると、多結晶シリ
コン層８とＳｉ3 Ｎ4 膜２１の界面は安定な構造とな
り、ひいては両者の密着力は強くなる。従来、多結晶シ
リコン膜とＳｉ3 Ｎ4 膜の２層膜を得るためには、Ｓｉ
3 Ｎ4 膜の堆積工程と、多結晶シリコン膜の堆積工程と
いう２工程が必要であった。この従来の方法によると、
多結晶シリコン膜とＳｉ3 Ｎ4 膜との膜界面に不純物が
トラップされたり、また、膜離れが発生しやすいという
問題点があった。実施例に係る方法によると、このよう
な問題点は生じない。
【００４３】図１２を参照して、多結晶シリコン膜８の
上にレジストパターン１００を形成する。次に、ＳＦ6
やＣＣｌ4 ガスを用いる異方性エッチングにより、フォ
トレジストパターン１００をマスクにして、多結晶シリ
コン層８をエッチングする。その後、反応ガスを置換し
て、ＣＦ4 ＋Ｏ2 ガスプラズマを用いるエッチングによ
り、Ｓｉ3 Ｎ4 膜２１をエッチングする。この方法によ
れば、反応ガスを変更するだけでよいので、エッチング
処理に手間をかけることなく、かつ寸法精度の良い、多
結晶シリコン抵抗膜のパターンが得られる。その後、図
２４〜図２６に示すものと同様の処理を施すと、図１に
示す、半導体装置が得られる。
上にレジストパターン１００を形成する。次に、ＳＦ6
やＣＣｌ4 ガスを用いる異方性エッチングにより、フォ
トレジストパターン１００をマスクにして、多結晶シリ
コン層８をエッチングする。その後、反応ガスを置換し
て、ＣＦ4 ＋Ｏ2 ガスプラズマを用いるエッチングによ
り、Ｓｉ3 Ｎ4 膜２１をエッチングする。この方法によ
れば、反応ガスを変更するだけでよいので、エッチング
処理に手間をかけることなく、かつ寸法精度の良い、多
結晶シリコン抵抗膜のパターンが得られる。その後、図
２４〜図２６に示すものと同様の処理を施すと、図１に
示す、半導体装置が得られる。
【００４４】図１３〜図１５は、図１に示す半導体装置
の第２の製造方法の工程の要部図である。
の第２の製造方法の工程の要部図である。
【００４５】図１３を参照して、Ｐ型シリコン基板１の
上にｎ+ 型埋込拡散層２，ｎ- 型エピタキシャル層３、
厚い絶縁酸化膜４、薄い絶縁酸化膜５、ｐ+ 型素子分離
層６、ｐ+ ベース層７を形成する。
上にｎ+ 型埋込拡散層２，ｎ- 型エピタキシャル層３、
厚い絶縁酸化膜４、薄い絶縁酸化膜５、ｐ+ 型素子分離
層６、ｐ+ ベース層７を形成する。
【００４６】図１４を参照して、シリコン基板１の表面
全面にＳｉ3 Ｎ4 膜２１を減圧ＣＶＤ法により形成す
る。Ｓｉ3 Ｎ4 膜２１を、写真製版およびエッチング技
術により、パターニングする。
全面にＳｉ3 Ｎ4 膜２１を減圧ＣＶＤ法により形成す
る。Ｓｉ3 Ｎ4 膜２１を、写真製版およびエッチング技
術により、パターニングする。
【００４７】図１５を参照して、Ｓｉ3 Ｎ4 膜２１の上
に多結晶シリコン膜８ａ，８ｂを選択的に成長させる。
多結晶シリコン膜のこのような選択成長は、Ｓｉ3 Ｎ4
膜２１上におけるシリコン核の形成のエネルギと、絶縁
酸化膜４，５上におけるシリコン核の形成のエネルギと
の差を利用して、ＣｌやＢｒ等のハロゲン元素を含むシ
リコン材料を用いることによって可能となる。その後、
第１の多結晶シリコン抵抗膜８ｂと第２の多結晶シリコ
ン膜８ｂ中に不純物を導入し、これらを所望の抵抗値に
制御する。その後、図２４〜図２６に示すものと同様の
処理工程を施すと、図１に示す半導体装置が得られる。
この方法によると、膜厚が均一であり、寸法精度の良
い、第１の多結晶シリコン抵抗膜８ｂと第２の多結晶シ
リコン抵抗膜８ａを有する半導体装置が得られる。
に多結晶シリコン膜８ａ，８ｂを選択的に成長させる。
多結晶シリコン膜のこのような選択成長は、Ｓｉ3 Ｎ4
膜２１上におけるシリコン核の形成のエネルギと、絶縁
酸化膜４，５上におけるシリコン核の形成のエネルギと
の差を利用して、ＣｌやＢｒ等のハロゲン元素を含むシ
リコン材料を用いることによって可能となる。その後、
第１の多結晶シリコン抵抗膜８ｂと第２の多結晶シリコ
ン膜８ｂ中に不純物を導入し、これらを所望の抵抗値に
制御する。その後、図２４〜図２６に示すものと同様の
処理工程を施すと、図１に示す半導体装置が得られる。
この方法によると、膜厚が均一であり、寸法精度の良
い、第１の多結晶シリコン抵抗膜８ｂと第２の多結晶シ
リコン抵抗膜８ａを有する半導体装置が得られる。
【００４８】
【発明の効果】以上説明したとおりこの発明の第１の局
面に従う半導体装置によれば、第１の絶縁酸化膜と第１
の多結晶シリコン抵抗膜との間、および第２の絶縁酸化
膜と第２の多結晶シリコン抵抗膜との間に、それぞれ、
水素イオンを通過させない水素イオン遮断膜が設けられ
ているので、最終保護膜である水素イオンを多く含む絶
縁保護膜から出て、下方に回り込んで上に向かう水素イ
オンは、この水素イオン遮断膜によって遮断される。そ
の結果、第１の多結晶シリコン抵抗膜と第２の多結晶シ
リコン抵抗膜との抵抗値の間に差は生じない。ひいて
は、比較する２つの多結晶シリコン抵抗膜の下の絶縁酸
化膜の膜厚が異なっても、これらの多結晶シリコン抵抗
膜が同一パターンであれば、それらが同一の抵抗値とな
る。その結果、回路設計値どおりの出力が得られる半導
体装置となる。
面に従う半導体装置によれば、第１の絶縁酸化膜と第１
の多結晶シリコン抵抗膜との間、および第２の絶縁酸化
膜と第２の多結晶シリコン抵抗膜との間に、それぞれ、
水素イオンを通過させない水素イオン遮断膜が設けられ
ているので、最終保護膜である水素イオンを多く含む絶
縁保護膜から出て、下方に回り込んで上に向かう水素イ
オンは、この水素イオン遮断膜によって遮断される。そ
の結果、第１の多結晶シリコン抵抗膜と第２の多結晶シ
リコン抵抗膜との抵抗値の間に差は生じない。ひいて
は、比較する２つの多結晶シリコン抵抗膜の下の絶縁酸
化膜の膜厚が異なっても、これらの多結晶シリコン抵抗
膜が同一パターンであれば、それらが同一の抵抗値とな
る。その結果、回路設計値どおりの出力が得られる半導
体装置となる。
【００４９】この発明の第２の局面に従う半導体装置に
よれば、第１の多結晶シリコン抵抗膜および第２の多結
晶シリコン膜を覆うように半導体基板の上に、水素イオ
ンを通過させない水素イオン遮断膜が設けられているの
で、上方からの、多結晶シリコン抵抗膜への水素イオン
の供給が完全に遮断される。その結果、第１の多結晶シ
リコン抵抗膜の抵抗と第２の多結晶シリコン抵抗膜の抵
抗値に差は生じない。ひいては、設計値通りの出力が得
られる。
よれば、第１の多結晶シリコン抵抗膜および第２の多結
晶シリコン膜を覆うように半導体基板の上に、水素イオ
ンを通過させない水素イオン遮断膜が設けられているの
で、上方からの、多結晶シリコン抵抗膜への水素イオン
の供給が完全に遮断される。その結果、第１の多結晶シ
リコン抵抗膜の抵抗と第２の多結晶シリコン抵抗膜の抵
抗値に差は生じない。ひいては、設計値通りの出力が得
られる。
【００５０】この発明の第３の局面に従う半導体装置に
よれば、第１および第２の多結晶シリコン抵抗膜を覆う
第３の絶縁膜の上に、水素イオンを通過させない水素イ
オン遮断膜が設けられているので、上方から水素イオン
が多結晶シリコン抵抗膜へ供給されるのが、完全に遮断
される。その結果、第１の多結晶シリコン抵抗膜の抵抗
値と第２の多結晶シリコン抵抗膜の抵抗値との間に差は
生じない。ひいては、比較する２つの多結晶シリコン抵
抗膜の下の絶縁酸化膜の膜厚が異なっても、これらの多
結晶シリコン抵抗膜が同一パターンであれば、それらが
同一の抵抗値となる。その結果、回路設計値どおりの出
力が得られる半導体装置となる。
よれば、第１および第２の多結晶シリコン抵抗膜を覆う
第３の絶縁膜の上に、水素イオンを通過させない水素イ
オン遮断膜が設けられているので、上方から水素イオン
が多結晶シリコン抵抗膜へ供給されるのが、完全に遮断
される。その結果、第１の多結晶シリコン抵抗膜の抵抗
値と第２の多結晶シリコン抵抗膜の抵抗値との間に差は
生じない。ひいては、比較する２つの多結晶シリコン抵
抗膜の下の絶縁酸化膜の膜厚が異なっても、これらの多
結晶シリコン抵抗膜が同一パターンであれば、それらが
同一の抵抗値となる。その結果、回路設計値どおりの出
力が得られる半導体装置となる。
【００５１】この発明の第４の局面に従う半導体装置の
製造方法によれば、多結晶シリコン膜の最下層部分に窒
素イオンを注入し、その後熱処理を施すことによって、
上記多結晶シリコン膜の最下層部分にシリコン窒化膜を
形成するので、多結晶シリコン膜とシリコン窒化膜との
界面が安定であり、かつこれらの膜の密着力が強い、半
導体装置が得られる。また、多結晶シリコン膜の最下層
部分にシリコン窒化膜が形成されているので、最終保護
膜である水素イオンを多く含む絶縁保護膜から出て、下
方に回り込んで上に向かう水素イオンは、このシリコン
窒化膜によって遮断される。その結果、第１の多結晶シ
リコン抵抗膜と第２の多結晶シリコン抵抗膜との抵抗値
の間に差は生じない。ひいては、比較する２つの多結晶
シリコン抵抗膜の下の絶縁酸化膜の膜厚が異なっても、
これらの多結晶シリコン抵抗膜が同一パターンであれ
ば、それらが同一の抵抗値となる。その結果、回路設計
値どおりの出力が得られる半導体装置となる。
製造方法によれば、多結晶シリコン膜の最下層部分に窒
素イオンを注入し、その後熱処理を施すことによって、
上記多結晶シリコン膜の最下層部分にシリコン窒化膜を
形成するので、多結晶シリコン膜とシリコン窒化膜との
界面が安定であり、かつこれらの膜の密着力が強い、半
導体装置が得られる。また、多結晶シリコン膜の最下層
部分にシリコン窒化膜が形成されているので、最終保護
膜である水素イオンを多く含む絶縁保護膜から出て、下
方に回り込んで上に向かう水素イオンは、このシリコン
窒化膜によって遮断される。その結果、第１の多結晶シ
リコン抵抗膜と第２の多結晶シリコン抵抗膜との抵抗値
の間に差は生じない。ひいては、比較する２つの多結晶
シリコン抵抗膜の下の絶縁酸化膜の膜厚が異なっても、
これらの多結晶シリコン抵抗膜が同一パターンであれ
ば、それらが同一の抵抗値となる。その結果、回路設計
値どおりの出力が得られる半導体装置となる。
【００５２】この発明の第５の局面に従う方法によれ
ば、第１のシリコン窒化膜のパターンおよび第２のシリ
コン窒化膜のパターンのそれぞれの上に、多結晶シリコ
ン膜を選択的に成長させ、それによって、第１の絶縁酸
化膜の上に第１の多結晶シリコン抵抗膜を形成し、かつ
第２の絶縁酸化膜の上に第２の多結晶シリコン抵抗膜を
形成するので、膜厚が均一であり、かつ寸法精度の良
い、多結晶シリコン抵抗膜のパターンが得られる。ま
た、第１の多結晶シリコン抵抗膜および第２の多結晶シ
リコン抵抗膜の下に、シリコン窒化膜が形成されている
ので、最終保護膜である水素イオンを多く含む絶縁保護
膜から出て、下方に回り込んで上に向かう水素イオン
は、このシリコン窒化膜によって遮断される。その結
果、第１の多結晶シリコン抵抗膜と第２の多結晶シリコ
ン抵抗膜との抵抗値の間に差は生じない。ひいては、比
較する２つの多結晶シリコン抵抗膜の下の絶縁酸化膜の
膜厚が異なっても、これらの多結晶シリコン抵抗膜が同
一パターンであれば、それらが同一の抵抗値となる。そ
の結果、回路設計値どおりの出力が得られる半導体装置
となる。
ば、第１のシリコン窒化膜のパターンおよび第２のシリ
コン窒化膜のパターンのそれぞれの上に、多結晶シリコ
ン膜を選択的に成長させ、それによって、第１の絶縁酸
化膜の上に第１の多結晶シリコン抵抗膜を形成し、かつ
第２の絶縁酸化膜の上に第２の多結晶シリコン抵抗膜を
形成するので、膜厚が均一であり、かつ寸法精度の良
い、多結晶シリコン抵抗膜のパターンが得られる。ま
た、第１の多結晶シリコン抵抗膜および第２の多結晶シ
リコン抵抗膜の下に、シリコン窒化膜が形成されている
ので、最終保護膜である水素イオンを多く含む絶縁保護
膜から出て、下方に回り込んで上に向かう水素イオン
は、このシリコン窒化膜によって遮断される。その結
果、第１の多結晶シリコン抵抗膜と第２の多結晶シリコ
ン抵抗膜との抵抗値の間に差は生じない。ひいては、比
較する２つの多結晶シリコン抵抗膜の下の絶縁酸化膜の
膜厚が異なっても、これらの多結晶シリコン抵抗膜が同
一パターンであれば、それらが同一の抵抗値となる。そ
の結果、回路設計値どおりの出力が得られる半導体装置
となる。
【図１】この発明の第１の実施例に係る半導体装置の断
面図である。
面図である。
【図２】図１に示す半導体装置の、多結晶シリコン抵抗
膜が存在する部分の拡大図である。
膜が存在する部分の拡大図である。
【図３】この発明の第２の実施例に係る半導体装置の断
面図である。
面図である。
【図４】図３に示す半導体装置の、多結晶シリコン抵抗
膜が存在する部分の拡大図である。
膜が存在する部分の拡大図である。
【図５】この発明の第３の実施例に係る半導体装置の断
面図である。
面図である。
【図６】図５に示す半導体装置の、多結晶シリコン抵抗
膜が存在する部分の拡大図である。
膜が存在する部分の拡大図である。
【図７】この発明の実施例に従った製造方法の順序の第
１の工程における半導体装置の部分断面図である。
１の工程における半導体装置の部分断面図である。
【図８】この発明の実施例に従った製造方法の順序の第
２の工程における半導体装置の部分断面図である。
２の工程における半導体装置の部分断面図である。
【図９】この発明の実施例に従った製造方法の順序の第
３の工程における半導体装置の部分断面図である。
３の工程における半導体装置の部分断面図である。
【図１０】この発明の実施例に従った製造方法の順序の
第４の工程における半導体装置の部分断面図である。
第４の工程における半導体装置の部分断面図である。
【図１１】この発明の実施例に従った製造方法の順序の
第５の工程における半導体装置の部分断面図である。
第５の工程における半導体装置の部分断面図である。
【図１２】この発明の実施例に従った製造方法の順序の
第６の工程における半導体装置の部分断面図である。
第６の工程における半導体装置の部分断面図である。
【図１３】この発明の他の実施例に従った製造方法の順
序の第１の工程における半導体装置の部分断面図であ
る。
序の第１の工程における半導体装置の部分断面図であ
る。
【図１４】この発明の他の実施例に従った製造方法の順
序の第２の工程における半導体装置の部分断面図であ
る。
序の第２の工程における半導体装置の部分断面図であ
る。
【図１５】この発明の他の実施例に従った製造方法の順
序の第３の工程における半導体装置の部分断面図であ
る。
序の第３の工程における半導体装置の部分断面図であ
る。
【図１６】バイポーラリニア回路装置で用いられる定電
圧回路の一例である。
圧回路の一例である。
【図１７】図１６に示す回路のパターンレイアウトの第
１の例である。
１の例である。
【図１８】図１６に示す回路のパターンレイアウトの第
２の例である。
２の例である。
【図１９】従来の半導体装置の製造方法の順序の第１の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図２０】従来の半導体装置の製造方法の順序の第２の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図２１】従来の半導体装置の製造方法の順序の第３の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図２２】従来の半導体装置の製造方法の順序の第４の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図２３】従来の半導体装置の製造方法の順序の第５の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図２４】従来の半導体装置の製造方法の順序の第６の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図２５】従来の半導体装置の製造方法の順序の第７の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図２６】従来の半導体装置の製造方法の順序の第８の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図２７】従来の半導体装置の問題点を示す図である。
１ シリコン基板 ４ 第２の絶縁酸化膜 ５ 第１の絶縁酸化膜 ８ａ 第２の多結晶シリコン抵抗膜 ８ｂ 第１の多結晶シリコン抵抗膜 １２ａ 第２の電極 １２ｂ 第１の電極 １３ 絶縁保護膜 ２１ 水素イオン遮断膜
Claims (5)
- 【請求項１】 半導体基板と、 前記半導体基板の上に設けられた第１の絶縁酸化膜と、 前記半導体基板の上に、前記第１の絶縁酸化膜と連なる
ように設けられ、該第１の絶縁酸化膜の膜厚よりも厚い
膜厚を有する第２の絶縁酸化膜と、 前記第１の絶縁酸化膜の上に設けられた第１の多結晶シ
リコン抵抗膜と、 前記第２の絶縁酸化膜の上に設けられた第２の多結晶シ
リコン抵抗膜と、 前記第１の多結晶シリコン抵抗膜に電気的に接続される
ように、前記半導体基板の上に設けられた第１の電極
と、 前記第２の多結晶シリコン抵抗膜に電気的に接続される
ように、前記半導体基板の上に設けられた第２の電極
と、 前記第１の多結晶シリコン抵抗膜、前記第２の多結晶シ
リコン抵抗膜、前記第１の電極および前記第２の電極を
覆うように前記半導体基板の上に設けられた絶縁保護膜
と、を備え、 前記第１の絶縁膜と前記第１の多結晶シリコン抵抗膜と
の間、かつ前記第２の絶縁酸化膜と前記第２の多結晶シ
リコン抵抗膜との間には、それぞれ、水素イオンを通過
させない水素イオン遮断膜が設けられており、 前記第１および第２の多結晶シリコン抵抗膜が同一パタ
ーンであれば、それらが同じ抵抗値を有するようにされ
た半導体装置。 - 【請求項２】 半導体基板と、 前記半導体基板の上に設けられた第１の絶縁酸化膜と、 前記半導体基板の上に、前記第１の絶縁酸化膜と連なる
ように設けられ、該第１の絶縁酸化膜の膜厚よりも厚い
膜厚を有する第２の絶縁酸化膜と、 前記第１の絶縁酸化膜の上に設けられた第１の多結晶シ
リコン抵抗膜と、 前記第２の絶縁酸化膜の上に設けられた第２の多結晶シ
リコン抵抗膜と、 前記第１の多結晶シリコン抵抗膜および前記第２の多結
晶シリコン抵抗膜を覆うように前記半導体基板の上に設
けられ、水素イオンを通過させない水素イオン遮断膜
と、を備え、 前記水素イオン遮断膜中には前記第１の多結晶シリコン
抵抗膜の表面の一部を露出させるための第１の開口部
と、前記第２の多結晶シリコン抵抗膜の表面の一部を露
出させるための第２の開口部とが設けられており、 当該装置は、さらに、 前記第１の開口部を通って前記第１の多結晶シリコン抵
抗膜に電気的に接続された第１の電極と、 前記第２の開口部を通って前記第２の多結晶シリコン抵
抗膜に電気的に接続された第２の電極と、 前記第１の多結晶シリコン抵抗膜、前記第２の多結晶シ
リコン抵抗膜、前記第１の電極および前記第２の電極を
覆うように、前記半導体基板の上に設けられた絶縁保護
膜と、を備えた、 前記第１および第２の多結晶シリコン抵抗膜が同一パタ
ーンであれば、それらが同じ抵抗値を有するようにされ
た半導体装置。 - 【請求項３】 半導体基板と、 前記半導体基板の上に設けられた第１の絶縁酸化膜と、 前記半導体基板の上に、前記第１の絶縁酸化膜と連なる
ように設けられ、該第１の絶縁酸化膜の膜厚よりも厚い
膜厚を有する第２の絶縁酸化膜と、 前記第１の絶縁酸化膜の上に設けられた第１の多結晶シ
リコン抵抗膜と、 前記第２の絶縁酸化膜の上に設けられた第２の多結晶シ
リコン抵抗膜と、 前記第１および第２の多結晶シリコン抵抗膜を覆うよう
に前記半導体基板の上に設けられた第３の絶縁酸化膜
と、 前記第３の絶縁酸化膜の上に設けられ、水素イオンを通
さない水素イオン遮断膜と、を備え、 前記水素イオン遮断膜および前記第３の絶縁酸化膜に
は、前記第１の多結晶シリコン抵抗膜の表面の一部を露
出させるための第１の開口部と、前記第２の多結晶シリ
コン抵抗膜の表面の一部を露出させるための第２の開口
部が設けられており、 当該装置は、さらに、 前記第１の開口部を通って前記第１の多結晶シリコン抵
抗膜に電気的に接続された第１の電極と、 前記第２の開口部を通って前記第２の多結晶シリコン抵
抗膜に電気的に接続された第２の電極と、 前記第１の多結晶シリコン抵抗膜、前記第２の多結晶シ
リコン抵抗膜、前記第１の電極および前記第２の電極を
覆うように、前記半導体基板の上に設けられた絶縁保護
膜と、を備え、 前記第１および第２の多結晶シリコン抵抗膜が同一パタ
ーンであれば、それらが同じ抵抗値を有するようにされ
た半導体装置。 - 【請求項４】 第１の多結晶シリコン抵抗膜と第２の多
結晶シリコン抵抗膜とを備え、これら２つの多結晶シリ
コン抵抗膜の下の絶縁酸化膜の膜厚が異なっても、これ
らの多結晶シリコン抵抗膜が同一パターンであればそれ
らが同じ抵抗値を有するようにされた半導体装置の製造
方法であって、 半導体基板の上に、第１の絶縁酸化膜と、該第１の絶縁
酸化膜と連なるように、該第１の絶縁酸化膜の膜厚より
も厚い膜厚を有する第２の絶縁酸化膜を形成する工程
と、 前記第１および第２の絶縁酸化膜を覆うように、前記半
導体基板の上に多結晶シリコン膜を形成する工程と、 前記多結晶シリコン膜の最下層部分に窒素イオンを注入
し、その後熱処理を施すことによって、前記多結晶シリ
コン膜の最下層部分にシリコン窒化膜を形成する工程
と、 前記多結晶シリコン膜および前記シリコン窒化膜をパタ
ーニングし、それによって前記第１の絶縁酸化膜の上に
第１の多結晶シリコン抵抗膜を形成し、かつ前記第２の
絶縁酸化膜の上に第２の多結晶シリコン抵抗膜を形成す
る工程と、 前記第１の多結晶シリコン抵抗膜に接続される第１の電
極と、前記第２の多結晶シリコン抵抗膜に接続される第
２の電極とを形成する工程と、 前記第１の多結晶シリコン抵抗膜、前記第２の多結晶シ
リコン抵抗膜、前記第１の電極および前記第２の電極を
覆うように、前記半導体基板の上に絶縁保護膜を形成す
る工程と、を備えた、半導体装置の製造方法。 - 【請求項５】 第１の多結晶シリコン抵抗膜と第２の多
結晶シリコン抵抗膜とを備え、これら２つの多結晶シリ
コン抵抗膜の下の絶縁酸化膜の膜厚が異なっても、これ
らの多結晶シリコン抵抗膜が同一パターンであればそれ
らが同じ抵抗値を有するようにされた半導体装置の製造
方法であって、 半導体基板の上に第１の絶縁酸化膜と、該第１の絶縁酸
化膜と連なるように、該第１の絶縁酸化膜の膜厚よりも
厚い膜厚を有する第２の絶縁酸化膜を形成する工程と、 前記第１の絶縁酸化膜の上に第１のシリコン窒化膜のパ
ターンを形成し、かつ前記第２の絶縁酸化膜の上に第２
のシリコン窒化膜のパターンを形成する工程と、 前記第１のシリコン窒化膜のパターンおよび前記第２の
シリコン窒化膜のパターンのそれぞれの上に、多結晶シ
リコン膜を選択的に成長させ、それによって、前記第１
の絶縁酸化膜の上に第１の多結晶シリコン抵抗膜を形成
し、かつ前記第２の絶縁酸化膜の上に第２の多結晶シリ
コン抵抗膜を形成する工程と、 前記第１の多結晶シリコン抵抗膜に接続される第１の電
極と、前記第２の多結晶シリコン抵抗膜の上に接続され
る第２の電極とを形成する工程と、 前記第１の多結晶シリコン抵抗膜、前記第２の多結晶シ
リコン抵抗膜、前記第１の電極および前記第２の電極を
覆うように前記半導体基板の上に絶縁保護膜を形成する
工程と、を備えた、半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127609A JP2748070B2 (ja) | 1992-05-20 | 1992-05-20 | 半導体装置およびその製造方法 |
| US07/960,650 US5327224A (en) | 1992-05-20 | 1992-10-14 | Semiconductor device with hydrogen ion intercepting layer |
| DE4240565A DE4240565C2 (de) | 1992-05-20 | 1992-12-02 | Halbleitereinrichtung mit Polysiliziumwiderstandsschicht und Verfahren zur Herstellung der Halbleitereinrichtung |
| DE4244771A DE4244771C2 (de) | 1992-05-20 | 1992-12-02 | Verfahren zur Herstellung einer Halbleitereinrichtung mit Polysiliziumwiderstandsschichten |
| NL9202131A NL193764C (nl) | 1992-05-20 | 1992-12-09 | Halfgeleiderinrichting en werkwijze voor het maken daarvan. |
| US08/247,425 US5470764A (en) | 1992-05-20 | 1994-05-23 | Method of manufacturing a semiconductor device with hydrogen ion intercepting layer |
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|---|---|---|---|
| JP4127609A JP2748070B2 (ja) | 1992-05-20 | 1992-05-20 | 半導体装置およびその製造方法 |
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|---|---|
| JPH05326849A JPH05326849A (ja) | 1993-12-10 |
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ID=14964323
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|---|---|---|---|
| JP4127609A Expired - Fee Related JP2748070B2 (ja) | 1992-05-20 | 1992-05-20 | 半導体装置およびその製造方法 |
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| DE (1) | DE4240565C2 (ja) |
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|---|---|---|---|---|
| US5872049A (en) * | 1996-06-19 | 1999-02-16 | Advanced Micro Devices, Inc. | Nitrogenated gate structure for improved transistor performance and method for making same |
| JPH10163429A (ja) * | 1996-11-29 | 1998-06-19 | Mitsubishi Electric Corp | 半導体装置 |
| US5937303A (en) * | 1997-10-29 | 1999-08-10 | Advanced Micro Devices | High dielectric constant gate dielectric integrated with nitrogenated gate electrode |
| JP3214445B2 (ja) * | 1998-05-21 | 2001-10-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6156603A (en) * | 1998-12-01 | 2000-12-05 | United Mircroelectronics Corp. | Manufacturing method for reducing the thickness of a dielectric layer |
| US6069063A (en) * | 1999-04-01 | 2000-05-30 | Taiwan Semiconductor Manufacturing Company | Method to form polysilicon resistors shielded from hydrogen intrusion |
| US6483144B2 (en) * | 1999-11-30 | 2002-11-19 | Agere Systems Guardian Corp. | Semiconductor device having self-aligned contact and landing pad structure and method of forming same |
| US6949143B1 (en) * | 1999-12-15 | 2005-09-27 | Applied Materials, Inc. | Dual substrate loadlock process equipment |
| US7115532B2 (en) * | 2003-09-05 | 2006-10-03 | Micron Technolgoy, Inc. | Methods of forming patterned photoresist layers over semiconductor substrates |
| JP4784595B2 (ja) * | 2007-12-21 | 2011-10-05 | 株式会社デンソー | バイポーラ型の半導体装置の製造方法 |
| US9646886B1 (en) * | 2015-12-30 | 2017-05-09 | International Business Machines Corporation | Tailored silicon layers for transistor multi-gate control |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4010290A (en) * | 1971-09-22 | 1977-03-01 | Motorola, Inc. | Method of fabricating an ensulated gate field-effect device |
| US4455737A (en) * | 1978-05-26 | 1984-06-26 | Rockwell International Corporation | Process for and structure of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines |
| US4212684A (en) * | 1978-11-20 | 1980-07-15 | Ncr Corporation | CISFET Processing including simultaneous doping of silicon components and FET channels |
| JPS607389B2 (ja) * | 1978-12-26 | 1985-02-23 | 超エル・エス・アイ技術研究組合 | 半導体装置の製造方法 |
| US4466172A (en) * | 1979-01-08 | 1984-08-21 | American Microsystems, Inc. | Method for fabricating MOS device with self-aligned contacts |
| US4370798A (en) * | 1979-06-15 | 1983-02-01 | Texas Instruments Incorporated | Interlevel insulator for integrated circuit with implanted resistor element in second-level polycrystalline silicon |
| JPS5624148U (ja) * | 1979-08-01 | 1981-03-04 | ||
| US4653026A (en) * | 1981-08-12 | 1987-03-24 | Hitachi, Ltd. | Nonvolatile memory device or a single crystal silicon film |
| US4466177A (en) * | 1983-06-30 | 1984-08-21 | International Business Machines Corporation | Storage capacitor optimization for one device FET dynamic RAM cell |
| EP0173245B1 (en) * | 1984-08-23 | 1989-03-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a polycrystalline silicon layer |
| JPS63155755A (ja) * | 1986-12-19 | 1988-06-28 | Sony Corp | 半導体装置の製造方法 |
| JPS63248157A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | 半導体装置の製造方法 |
| KR920002350B1 (ko) * | 1987-05-21 | 1992-03-21 | 마쯔시다덴기산교 가부시기가이샤 | 반도체장치의 제조방법 |
| JP2548957B2 (ja) * | 1987-11-05 | 1996-10-30 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| JP2685498B2 (ja) * | 1988-05-25 | 1997-12-03 | 株式会社日立製作所 | 半導体装置 |
| US5214497A (en) * | 1988-05-25 | 1993-05-25 | Hitachi, Ltd. | Polycrystalline silicon resistor for use in a semiconductor integrated circuit having a memory device |
| US5013692A (en) * | 1988-12-08 | 1991-05-07 | Sharp Kabushiki Kaisha | Process for preparing a silicon nitride insulating film for semiconductor memory device |
| JPH0316165A (ja) * | 1989-03-09 | 1991-01-24 | Fujitsu Ltd | 半導体装置 |
| US5047826A (en) * | 1989-06-30 | 1991-09-10 | Texas Instruments Incorporated | Gigaohm load resistor for BICMOS process |
| US5135882A (en) * | 1989-07-31 | 1992-08-04 | Micron Technology, Inc. | Technique for forming high-value inter-nodal coupling resistance for rad-hard applications in a double-poly, salicide process using local interconnect |
| JPH0370170A (ja) * | 1989-08-10 | 1991-03-26 | Oki Electric Ind Co Ltd | 半導体素子の形成方法 |
| JP3082923B2 (ja) * | 1989-12-26 | 2000-09-04 | ソニー株式会社 | 半導体装置の製法 |
| US5250456A (en) * | 1991-09-13 | 1993-10-05 | Sgs-Thomson Microelectronics, Inc. | Method of forming an integrated circuit capacitor dielectric and a capacitor formed thereby |
| US5182627A (en) * | 1991-09-30 | 1993-01-26 | Sgs-Thomson Microelectronics, Inc. | Interconnect and resistor for integrated circuits |
| US5455069A (en) * | 1992-06-01 | 1995-10-03 | Motorola, Inc. | Method of improving layer uniformity in a CVD reactor |
-
1992
- 1992-05-20 JP JP4127609A patent/JP2748070B2/ja not_active Expired - Fee Related
- 1992-10-14 US US07/960,650 patent/US5327224A/en not_active Expired - Lifetime
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-
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