JPH04112532A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH04112532A JPH04112532A JP2231939A JP23193990A JPH04112532A JP H04112532 A JPH04112532 A JP H04112532A JP 2231939 A JP2231939 A JP 2231939A JP 23193990 A JP23193990 A JP 23193990A JP H04112532 A JPH04112532 A JP H04112532A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路の製造方法に関し、特に選
択酸化法により各機能素子を電気的に分離する方式の半
導体集積回路の素子分離構造の形成方法に関するもので
ある。
択酸化法により各機能素子を電気的に分離する方式の半
導体集積回路の素子分離構造の形成方法に関するもので
ある。
従来、シリコン基板上に各種機能素子、例えばＭＯＳ型
あるいはバイポーラ型トランジスタやダイオード、キャ
パシタ、抵抗等を具備して成る半導体集積回路において
は、その構成素子を電気的に分離するため、各種の構造
が用いられてきた。
あるいはバイポーラ型トランジスタやダイオード、キャ
パシタ、抵抗等を具備して成る半導体集積回路において
は、その構成素子を電気的に分離するため、各種の構造
が用いられてきた。
従来広く用いられてきた素子の分離方法は、高誘電体、
例えばシリコン酸化膜を介して素子を分離する酸化膜分
離方式であり、この酸化膜の形成には、シリコン窒化膜
をマスクとして選択的に基板シリコンを酸素雰囲気中で
酸化する、いわゆるＬ ＯＧ ＯＳ （Ｌｏｃａｌ ０
ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法か公知の
技術として広く採用されている。
例えばシリコン酸化膜を介して素子を分離する酸化膜分
離方式であり、この酸化膜の形成には、シリコン窒化膜
をマスクとして選択的に基板シリコンを酸素雰囲気中で
酸化する、いわゆるＬ ＯＧ ＯＳ （Ｌｏｃａｌ ０
ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法か公知の
技術として広く採用されている。
第２図は、従来の半導体集積回路の製造方法において、
選択酸化により素子分離領域を形成する方法を工程順に
示した断面図である。
選択酸化により素子分離領域を形成する方法を工程順に
示した断面図である。
先ず、数十Ω−ロ程度のｐ型シリコン基板１１全面に下
敷シリコン酸化膜１２及びシリコン窒化膜１３をそれぞ
れ、例えば厚さ５００人、１０００人程度計速続して成
長させる（第２図（ａ））。
敷シリコン酸化膜１２及びシリコン窒化膜１３をそれぞ
れ、例えば厚さ５００人、１０００人程度計速続して成
長させる（第２図（ａ））。
次に第２図（ｂ）に示すように、シリコン窒化膜１３の
１分離領域に対応する部分だけをフォトリソグラフィ技
術を用いて選択的にエツチング除去して下敷シリコン酸
化膜１２を露出させる。
１分離領域に対応する部分だけをフォトリソグラフィ技
術を用いて選択的にエツチング除去して下敷シリコン酸
化膜１２を露出させる。
引き続き周知の選択酸化を行う。つまり上記パターニン
グされたシリコン窒化膜１３ａを選択酸化のマスクとし
て高温下、例えば酸素雰囲気中て熱酸化を行い、比較的
厚い、例えば５０００人程度０酸化膜１４を形成する（
第２図（Ｃ））。
グされたシリコン窒化膜１３ａを選択酸化のマスクとし
て高温下、例えば酸素雰囲気中て熱酸化を行い、比較的
厚い、例えば５０００人程度０酸化膜１４を形成する（
第２図（Ｃ））。
この後、シリコン窒化膜１３ａを除去し、以降、公知の
半導体集積回路製造技術を用い、ＭＯＳ型。
半導体集積回路製造技術を用い、ＭＯＳ型。
バイポーラ型、あるいはパイーＣＭＯ３型等の半導体集
積回路を形成する。
積回路を形成する。
しかしながら、半導体集積回路の集積密度か向上するに
伴い、第２図に示した従来の構造ではいくつかの問題点
が生じてきた。
伴い、第２図に示した従来の構造ではいくつかの問題点
が生じてきた。
すなわち、本来、酸化膜による分離領域は集積回路の機
能にとっては全く不必要な余分な領域であり、集積密度
を上げるには、この領域の面積は可能な限り小さいこと
か望ましい。ところが従来法では選択酸化を行なう際、
シリコン基板の酸化は縦方向のみならず、横方向にも進
行するため第２図（Ｃ１に示したようにバーズビーク１
５か発生し、結果的に素子分離領域の実効的面積か増大
してしまうこととなる。そしてこのことが半導体素子の
高集積化、高密度化の大きな妨げとなっていた。
能にとっては全く不必要な余分な領域であり、集積密度
を上げるには、この領域の面積は可能な限り小さいこと
か望ましい。ところが従来法では選択酸化を行なう際、
シリコン基板の酸化は縦方向のみならず、横方向にも進
行するため第２図（Ｃ１に示したようにバーズビーク１
５か発生し、結果的に素子分離領域の実効的面積か増大
してしまうこととなる。そしてこのことが半導体素子の
高集積化、高密度化の大きな妨げとなっていた。
これを多少なりとも緩和する手法として第３図（ａ）に
示したように、下敷酸化膜２２とシリコン窒化膜２３の
間に下敷多結晶シリコン２６を挟んだ構造も既に提案さ
れているか、充分満足できる手法とはいえなかった。こ
こで基板２１及び各膜２２〜２４は第２図の基板１１及
び膜１２〜Ｉ４と同一のものである。
示したように、下敷酸化膜２２とシリコン窒化膜２３の
間に下敷多結晶シリコン２６を挟んだ構造も既に提案さ
れているか、充分満足できる手法とはいえなかった。こ
こで基板２１及び各膜２２〜２４は第２図の基板１１及
び膜１２〜Ｉ４と同一のものである。
また第３図（ａ）の従来法において、さらにバーズビー
ク１５を少なくし分離領域面積を狭くするには、多結晶
シリコン層２６を厚くすることによって可能であるが、
単にこの多結晶シリコン層２６を厚くすると、バーズビ
ーク２５長が短かくなる反面、第３図（ｂ）に示したよ
うにシリコン窒化膜２３との境界部に異常突起２７が生
じ、後工程での大きな障害となるという問題点てあった
。
ク１５を少なくし分離領域面積を狭くするには、多結晶
シリコン層２６を厚くすることによって可能であるが、
単にこの多結晶シリコン層２６を厚くすると、バーズビ
ーク２５長が短かくなる反面、第３図（ｂ）に示したよ
うにシリコン窒化膜２３との境界部に異常突起２７が生
じ、後工程での大きな障害となるという問題点てあった
。
この発明は上記のような問題点を解消するためになされ
たもので、バーズビーク長をより短くすることができ、
しかもこの際異常突起の発生を防止することができ、高
集積化、高密度化にとって極めて有効な半導体集積回路
の製造方法を得ることを目的とする。
たもので、バーズビーク長をより短くすることができ、
しかもこの際異常突起の発生を防止することができ、高
集積化、高密度化にとって極めて有効な半導体集積回路
の製造方法を得ることを目的とする。
この発明に係る半導体集積回路の製造方法は、半導体基
板上に選択酸化法を用いて素子分離領域を形成する素子
分離工程を、半導体基板上にシリコン層を、その膜厚か
素子分離領域では該領域以外の活性領域より厚くなるよ
う形成する第１の工程と、上記シリコン層の、素子分離
領域上の部分を選択的に酸化する第２の工程とを含む工
程としたものである。
板上に選択酸化法を用いて素子分離領域を形成する素子
分離工程を、半導体基板上にシリコン層を、その膜厚か
素子分離領域では該領域以外の活性領域より厚くなるよ
う形成する第１の工程と、上記シリコン層の、素子分離
領域上の部分を選択的に酸化する第２の工程とを含む工
程としたものである。
またこの発明に係る半導体集積回路の製造方法は、上記
第１の工程において、半導体基板全面に第１のシリコン
層を形成し、その後シリコン窒化膜を選択的に素子形成
領域に形成し、該シリコン窒化膜をマスクとして素子分
離領域に選択的に第２のシリコン層を気相成長させ、上
記第２の工程において、上記シリコン窒化膜を選択酸化
のマスクとして用いるようにしたものである。
第１の工程において、半導体基板全面に第１のシリコン
層を形成し、その後シリコン窒化膜を選択的に素子形成
領域に形成し、該シリコン窒化膜をマスクとして素子分
離領域に選択的に第２のシリコン層を気相成長させ、上
記第２の工程において、上記シリコン窒化膜を選択酸化
のマスクとして用いるようにしたものである。
この発明においては、半導体基板上に選択酸化法を用い
て素子分離領域を形成する際、第１の工程にて、半導体
基板上にシリコン層を、その膜厚が素子分離領域では該
領域以外の活性領域より厚くなるよう形成し、第２の工
程にて上記シリコン層の、素子分離領域上の部分を選択
的に酸化するようにしたから、シリコン層の酸化か層厚
みの厚い縦方向にのみ優先的に進行することから、従来
法に比ベバーズビーク長か短くなり、これにより素子分
離領域の実効的面積を減少することができる。またこの
ためバーズビーク長を抑えるための、下敷シリコン酸化
膜とシリコン窒化膜との間に多結晶シリコン膜を挟むと
いった手法を用いる必要がなく、異常突起発生の問題も
ない。
て素子分離領域を形成する際、第１の工程にて、半導体
基板上にシリコン層を、その膜厚が素子分離領域では該
領域以外の活性領域より厚くなるよう形成し、第２の工
程にて上記シリコン層の、素子分離領域上の部分を選択
的に酸化するようにしたから、シリコン層の酸化か層厚
みの厚い縦方向にのみ優先的に進行することから、従来
法に比ベバーズビーク長か短くなり、これにより素子分
離領域の実効的面積を減少することができる。またこの
ためバーズビーク長を抑えるための、下敷シリコン酸化
膜とシリコン窒化膜との間に多結晶シリコン膜を挟むと
いった手法を用いる必要がなく、異常突起発生の問題も
ない。
また上記第２のシリコン層の選択的な成長を行う際マス
クして用いたシリコン窒化膜を、その後行われる選択酸
化のマスクとしても用いるようにしたので、選択酸化専
用のマスクを不要として、製造工程の簡略化等を図るこ
とかできる。
クして用いたシリコン窒化膜を、その後行われる選択酸
化のマスクとしても用いるようにしたので、選択酸化専
用のマスクを不要として、製造工程の簡略化等を図るこ
とかできる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体集積回路の製造
方法を説明するための図であり、その製造プロセスの主
要工程における断面構造を示している。
方法を説明するための図であり、その製造プロセスの主
要工程における断面構造を示している。
図において、３１はｐ型半導体シリコン基板、３２は該
基板表面領域に形成された下敷シリコン酸化膜、３６は
その上に形成された下敷多結晶シリコン膜（第１の多結
晶シリコン膜）、３３は上記シリコン膜３２．３６上に
形成されたシリコン窒化膜、３３ａは該シリコン窒化膜
３３を、その一部が素子形成領域上に残るよう選択的に
パターニングしてなるシリコン窒化膜、３８は素子分離
領域上にのみ形成された選択シリコン成長層、３４は該
選択シリコン成長層３８及びその下側の下敷多結晶シリ
コン膜３６を酸化してなる選択酸化膜である。
基板表面領域に形成された下敷シリコン酸化膜、３６は
その上に形成された下敷多結晶シリコン膜（第１の多結
晶シリコン膜）、３３は上記シリコン膜３２．３６上に
形成されたシリコン窒化膜、３３ａは該シリコン窒化膜
３３を、その一部が素子形成領域上に残るよう選択的に
パターニングしてなるシリコン窒化膜、３８は素子分離
領域上にのみ形成された選択シリコン成長層、３４は該
選択シリコン成長層３８及びその下側の下敷多結晶シリ
コン膜３６を酸化してなる選択酸化膜である。
次に製造方法について説明する。
第１図（ａ）に示すように、例えば５〜３０Ω−程度の
ｐ型シリコン基板３１を用意し、このシリコン基板表面
を熱酸化法により例えば５００人程０のシリコン酸化膜
３２に変える。引き続きこの上に気相成長法により第１
の多結晶シリコン層３６を比較的薄く、例えば厚さ２０
０〜５００人程度に形成計速。さらにシリコン窒化膜３
３を同じく気相成長法により厚さ１０００〜２０００人
程度に形成する計速１図（ｂ））。
ｐ型シリコン基板３１を用意し、このシリコン基板表面
を熱酸化法により例えば５００人程０のシリコン酸化膜
３２に変える。引き続きこの上に気相成長法により第１
の多結晶シリコン層３６を比較的薄く、例えば厚さ２０
０〜５００人程度に形成計速。さらにシリコン窒化膜３
３を同じく気相成長法により厚さ１０００〜２０００人
程度に形成する計速１図（ｂ））。
つぎに周知のフォトリソグラフィ技術により、シリコン
窒化膜３３の、分離領域となるべき部分を除去して、パ
ターニングされたシリコン窒化膜３３ａを形成する（第
１図（Ｃ））。
窒化膜３３の、分離領域となるべき部分を除去して、パ
ターニングされたシリコン窒化膜３３ａを形成する（第
１図（Ｃ））。
膜３８を気相成長法により選択的に成長させる（第１図
（ｄ））。この際、第１の多結晶シリコン層３６の、開
孔部に露出した部分か選択成長の核となるためシリコン
窒化膜３３ａ上には全く成長は起こらず、選択成長は極
めて容易に実現できることは言うまでもない。
（ｄ））。この際、第１の多結晶シリコン層３６の、開
孔部に露出した部分か選択成長の核となるためシリコン
窒化膜３３ａ上には全く成長は起こらず、選択成長は極
めて容易に実現できることは言うまでもない。
ここで上記第２の多結晶シリコン層３８は、前述したバ
ーズビークを少なくする目的からは比較的厚いことが望
ましく、シリコン窒化膜３３と同程度、もしくはそれよ
りも厚く例えば１０００〜３０００人か適当である。
ーズビークを少なくする目的からは比較的厚いことが望
ましく、シリコン窒化膜３３と同程度、もしくはそれよ
りも厚く例えば１０００〜３０００人か適当である。
つぎに、この試料を酸化性雰囲気中で酸化すると、パタ
ーニングしたシリコン窒化膜３３ａがマスクとなり、選
択成長したシリコン層３８だけか選択的に酸化され、シ
リコン酸化層３４に変わる。
ーニングしたシリコン窒化膜３３ａがマスクとなり、選
択成長したシリコン層３８だけか選択的に酸化され、シ
リコン酸化層３４に変わる。
この後、上記シリコン窒化膜３３ａ及び第１の多結晶シ
リコン層３６を除去して素子分離領域を完成しく第１図
（ｅ））、公知の半導体集積回路製造技術ヲ用い、ＭＯ
Ｓ型、バイポーラ型、あるいはパイーＣＭＯ８型等の半
導体集積回路を形成する。
リコン層３６を除去して素子分離領域を完成しく第１図
（ｅ））、公知の半導体集積回路製造技術ヲ用い、ＭＯ
Ｓ型、バイポーラ型、あるいはパイーＣＭＯ８型等の半
導体集積回路を形成する。
このように本実施例では、表面部に下敷シリコン酸化膜
３２を有する半導体基板３１上全面に第１の多結晶シリ
コン膜３６を形成し、さらに素子分離領域上にのみ第２
の多結晶シリコン層を気相成長してこの領域でのシリコ
ン層の厚さを素子形成領域より厚くし、その後シリコン
層の厚い部分を選択的に酸化して素子分離領域を形成す
るようにしたので、シリコン層の酸化か層厚の厚い縦方
向にのみ優先的に進行することから、従来法に比ベバー
ズビーク長か短くなり、これにより素子分前領域の実効
的面積を減少することかできる。またこのためバーズビ
ーク長を抑えるための、下敷シリコン酸化膜とシリコン
窒化膜との間に多結晶シリコン膜を挟むといった従来の
手法を用いる必要かなく、この手法を用いた場合に問題
となる異常突起発生を回避できる。
３２を有する半導体基板３１上全面に第１の多結晶シリ
コン膜３６を形成し、さらに素子分離領域上にのみ第２
の多結晶シリコン層を気相成長してこの領域でのシリコ
ン層の厚さを素子形成領域より厚くし、その後シリコン
層の厚い部分を選択的に酸化して素子分離領域を形成す
るようにしたので、シリコン層の酸化か層厚の厚い縦方
向にのみ優先的に進行することから、従来法に比ベバー
ズビーク長か短くなり、これにより素子分前領域の実効
的面積を減少することかできる。またこのためバーズビ
ーク長を抑えるための、下敷シリコン酸化膜とシリコン
窒化膜との間に多結晶シリコン膜を挟むといった従来の
手法を用いる必要かなく、この手法を用いた場合に問題
となる異常突起発生を回避できる。
また本実施例ては、第２のシリコン層を気相成長させる
際、同じ材質である多結晶シリコンが成長の核となるた
め、選択シリコン成長を極めて容易に行うことができる
。また上記第２の多結晶シリコン層の選択的な成長を行
う際マスク層として用いたシリコン窒化膜３３ａを、そ
の後行われる選択酸化のマスクとしても用いるようにし
たので、選択酸化専用のマスクを不要として、製造工程
の簡略化等を図ることができる。
際、同じ材質である多結晶シリコンが成長の核となるた
め、選択シリコン成長を極めて容易に行うことができる
。また上記第２の多結晶シリコン層の選択的な成長を行
う際マスク層として用いたシリコン窒化膜３３ａを、そ
の後行われる選択酸化のマスクとしても用いるようにし
たので、選択酸化専用のマスクを不要として、製造工程
の簡略化等を図ることができる。
なお、上記実施例ではｐ型シリコン基板を例に説明した
が、これはＮ型基板でもかまわない。
が、これはＮ型基板でもかまわない。
またこの発明は集積回路の基本となる素子分離構造に関
わる技術であり、ＭＯ３型バイポーラ型、あるいはパイ
ーＣＭＯ３型等、全てのデバイス構造に適用できること
は言うまでもない。
わる技術であり、ＭＯ３型バイポーラ型、あるいはパイ
ーＣＭＯ３型等、全てのデバイス構造に適用できること
は言うまでもない。
〔発明の効果〕
以上のように、この発明に係る半導体集積回路の製造方
法によれば、半導体基板上に選択酸化法を用いて素子分
離領域を形成する際、第１の工程にて、半導体基板上に
シリコン層を、その膜厚か素子分離領域では該領域以外
の活性領域より厚くなるよう形成し、第２の工程にて上
記シリコン層の、素子分離領域上の部分を選択的に酸化
するようにしたので、バーズビーク長をより短くするこ
とができ、しかもこの際異常突起の発生を防止すること
ができ、高集積化、高密度化にとっての障害を除去する
ことができる効果がある。
法によれば、半導体基板上に選択酸化法を用いて素子分
離領域を形成する際、第１の工程にて、半導体基板上に
シリコン層を、その膜厚か素子分離領域では該領域以外
の活性領域より厚くなるよう形成し、第２の工程にて上
記シリコン層の、素子分離領域上の部分を選択的に酸化
するようにしたので、バーズビーク長をより短くするこ
とができ、しかもこの際異常突起の発生を防止すること
ができ、高集積化、高密度化にとっての障害を除去する
ことができる効果がある。
また上記第１の工程でエシリコン層の選択的な成長を行
う際マスクして用いたシリコン窒化膜を、第２の工程で
選択酸化のマスクとしても用いるようにしたので、選択
酸化専用のマスクを不要として、製造工程の簡略化等を
図ることができる効果もある。
う際マスクして用いたシリコン窒化膜を、第２の工程で
選択酸化のマスクとしても用いるようにしたので、選択
酸化専用のマスクを不要として、製造工程の簡略化等を
図ることができる効果もある。
第１図（ａ）〜（ｅ）はこの発明の一実施例による半導
体集積回路の製造方法を工程順に説明するための断面図
、第２図（ａ）〜（Ｃ）は従来の半導体集積回路の製造
方法における選択酸化法、及び該選択酸化法を用いて形
成された半導体集積回路の素子分離構造を説明するため
の図、第３図（ａ）、 （ｂ）は、従来の選択酸化法を
改良した方法を説明するための図である。 ３１・・・半導体シリコン基板、３２・・・下敷シリコ
ン酸化膜、３３．３３ａ・・・シリコン窒化膜、３４・
・・選択酸化膜、３６・・・下敷多結晶シリコン膜、３
８・・・選択シリコン成長層。 なお図中同一符号は同−又は相当部分を示す。 第１図
体集積回路の製造方法を工程順に説明するための断面図
、第２図（ａ）〜（Ｃ）は従来の半導体集積回路の製造
方法における選択酸化法、及び該選択酸化法を用いて形
成された半導体集積回路の素子分離構造を説明するため
の図、第３図（ａ）、 （ｂ）は、従来の選択酸化法を
改良した方法を説明するための図である。 ３１・・・半導体シリコン基板、３２・・・下敷シリコ
ン酸化膜、３３．３３ａ・・・シリコン窒化膜、３４・
・・選択酸化膜、３６・・・下敷多結晶シリコン膜、３
８・・・選択シリコン成長層。 なお図中同一符号は同−又は相当部分を示す。 第１図
Claims (2)
- （１）半導体基板上に選択酸化法を用いて素子分離領域
を形成する素子分離工程を有する半導体集積回路の製造
方法において、 上記素子分離工程は、 半導体基板上にシリコン層を、その膜厚が素子分離領域
では該領域以外の活性領域より厚くなるよう形成する第
１の工程と、 上記シリコン層の、素子分離領域上の部分を選択的に酸
化する第２の工程とを含むことを特徴とする半導体集積
回路の製造方法。 - （２）請求項１記載の半導体集積回路の製造方法におい
て、 上記第１の工程では、半導体基板全面に第１のシリコン
層を形成し、その後シリコン窒化膜を選択的に素子形成
領域に形成し、該シリコン窒化膜をマスクとして素子分
離領域に選択的に第２のシリコン層を気相成長させ、 上記第２の工程では、上記シリコン窒化膜を選択酸化の
マスクとして用いることを特徴とする半導体集積回路の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231939A JPH04112532A (ja) | 1990-08-31 | 1990-08-31 | 半導体集積回路の製造方法 |
| US07/750,839 US5215935A (en) | 1990-08-31 | 1991-08-29 | Method of forming isolation region in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231939A JPH04112532A (ja) | 1990-08-31 | 1990-08-31 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04112532A true JPH04112532A (ja) | 1992-04-14 |
Family
ID=16931432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231939A Pending JPH04112532A (ja) | 1990-08-31 | 1990-08-31 | 半導体集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5215935A (ja) |
| JP (1) | JPH04112532A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371035A (en) * | 1993-02-01 | 1994-12-06 | Motorola Inc. | Method for forming electrical isolation in an integrated circuit device |
| US5792679A (en) * | 1993-08-30 | 1998-08-11 | Sharp Microelectronics Technology, Inc. | Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant |
| JPH098020A (ja) * | 1995-06-19 | 1997-01-10 | Nippon Precision Circuits Kk | 半導体装置の製造方法 |
| US5654227A (en) * | 1996-01-23 | 1997-08-05 | Micron Technology, Inc. | Method for local oxidation of silicon (LOCOS) field isolation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0035690B1 (en) * | 1980-03-06 | 1988-10-12 | Kabushiki Kaisha Toshiba | Semiconductor device using component insulation and method of manufacturing the same |
| JPS5915044A (ja) * | 1982-07-15 | 1984-01-26 | 稲垣 篠一 | 紙函 |
| JPS6386552A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体装置の素子分離方法 |
| JPH0212942A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | 半導体装置の製造方法 |
-
1990
- 1990-08-31 JP JP2231939A patent/JPH04112532A/ja active Pending
-
1991
- 1991-08-29 US US07/750,839 patent/US5215935A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5215935A (en) | 1993-06-01 |
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