JPS5911642A - 半導体集積回路装置とその製造法 - Google Patents
半導体集積回路装置とその製造法Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/76281—Lateral isolation by selective oxidation of silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置（以下ＩＣと称する）に関
する。
する。
一般にバイポーラ形ＩＣにおいては、例えばｐ型Ｓｔ
（シリコン）半導体基板上にｎ型りｔ層をエピタキシ
ャル成長させてこのｎ 型Ｓ ｉ層をｐｎ接合の逆耐圧
を利用した分離領域により相互に電気的に分離された複
数の半導体島領域を形成し、これら島領域の表面にトラ
ンジスタ等の半導体素子を組み込み、表面で素子間の配
線を行なうようにしていた。
（シリコン）半導体基板上にｎ型りｔ層をエピタキシ
ャル成長させてこのｎ 型Ｓ ｉ層をｐｎ接合の逆耐圧
を利用した分離領域により相互に電気的に分離された複
数の半導体島領域を形成し、これら島領域の表面にトラ
ンジスタ等の半導体素子を組み込み、表面で素子間の配
線を行なうようにしていた。
かかる従来のＩＣ構造によれば、各島領域の素子との間
ではｐｎ接合による容量が存在し、同時に寄生容量が発
生しやすく、特に論理回路では高速化、高周波化するの
に問題があった。
ではｐｎ接合による容量が存在し、同時に寄生容量が発
生しやすく、特に論理回路では高速化、高周波化するの
に問題があった。
本発明は上記問題を解決するためになされたものであり
、その目的とするところは、素子と基板との間のｐｎ接
合による寄生容量をなくし、高速化、高周波化への対応
のできるＩＣ構造の提供にある。
、その目的とするところは、素子と基板との間のｐｎ接
合による寄生容量をなくし、高速化、高周波化への対応
のできるＩＣ構造の提供にある。
本発明の一つの実施形態は、Ｓｔ （シリコン）半導
体基板の上にＳｔ酸化膜例えばｓｉｏ、膜を介してＳｌ
半導体層を形成し、このＳｌ半導体層の表面から底面に
かけて部分的に厚いＳｉ酸化膜を形成し、この厚いＳｌ
酸化膜によって相互に分離されたＳｔ半導体の島領域内
にトランジスタのごとき半導体素子を形成することであ
る。
体基板の上にＳｔ酸化膜例えばｓｉｏ、膜を介してＳｌ
半導体層を形成し、このＳｌ半導体層の表面から底面に
かけて部分的に厚いＳｉ酸化膜を形成し、この厚いＳｌ
酸化膜によって相互に分離されたＳｔ半導体の島領域内
にトランジスタのごとき半導体素子を形成することであ
る。
ところで従来においては絶縁膜の上にエピタキシャル成
長法等によってＳｌ半導体層を形成する場合、Ｓｉは多
結晶層構造となってｐｎ接合で構成するトランジスタ等
の能動素子をつくることができないとされていたが、最
近のレーザーや電子ビーム等を用いた局部的高温アニー
ル処理技術を利用することによシ多結晶層の単結晶化が
可能となった。本発明はかかる単結晶化技術を応用する
ものである。
長法等によってＳｌ半導体層を形成する場合、Ｓｉは多
結晶層構造となってｐｎ接合で構成するトランジスタ等
の能動素子をつくることができないとされていたが、最
近のレーザーや電子ビーム等を用いた局部的高温アニー
ル処理技術を利用することによシ多結晶層の単結晶化が
可能となった。本発明はかかる単結晶化技術を応用する
ものである。
第１図乃至第５図は本発明によるＩＣの一つの実施例を
その製造プロセスに従って示すものであり、以下工程ご
とに説明する。
その製造プロセスに従って示すものであり、以下工程ご
とに説明する。
（１） 第１図に示すように高抵抗半導体基板、例え
ばｐ″″型Ｓｔ基板１を用意し、熱酸化によってＳ１表
面に厚さ約〜１０，０ＯＯＡ程度の比較的厚いＳｉｎ！
膜２を形成する。この後ホトレジストを利用したマスク
処理によυＳ ｉ ＯＨ膜を部分的にエッチ除去しＳｉ
基板の一部１ａを露出する。
ばｐ″″型Ｓｔ基板１を用意し、熱酸化によってＳ１表
面に厚さ約〜１０，０ＯＯＡ程度の比較的厚いＳｉｎ！
膜２を形成する。この後ホトレジストを利用したマスク
処理によυＳ ｉ ＯＨ膜を部分的にエッチ除去しＳｉ
基板の一部１ａを露出する。
（２）全面にエピタキシャル成長又はＣＶＤ（気相化学
堆積）法等によってＳｌを堆積し、第２図に示すように
素子形成に必要な厚さ１例えば１〜１５μｍの厚さにＳ
ｔ層３を形成する。このＳｔ層３の大部分はＳｉｎ、膜
２の上に形成されるために多結晶Ｓｔ層である。
堆積）法等によってＳｌを堆積し、第２図に示すように
素子形成に必要な厚さ１例えば１〜１５μｍの厚さにＳ
ｔ層３を形成する。このＳｔ層３の大部分はＳｉｎ、膜
２の上に形成されるために多結晶Ｓｔ層である。
（３）この多結晶Ｓｔ層３に対し、第３図に示すように
レーザー照射又は電子ビーム照射（矢印４で示す）を行
なってその高エネルギを利用した高温アニール処理によ
り、Ｓｉ基板の前記露出部分１ａから単結晶化が進行し
、多結晶全体を単結晶Ｓｔ化する。この単結晶Ｓｉ層５
は例えばあらかじめＰ（リン）又はＡｓ （ヒ素）等の
ドナ不純物をドープすることによシ低濃度のｎ−型Ｓｔ
層として形成される。
レーザー照射又は電子ビーム照射（矢印４で示す）を行
なってその高エネルギを利用した高温アニール処理によ
り、Ｓｉ基板の前記露出部分１ａから単結晶化が進行し
、多結晶全体を単結晶Ｓｔ化する。この単結晶Ｓｉ層５
は例えばあらかじめＰ（リン）又はＡｓ （ヒ素）等の
ドナ不純物をドープすることによシ低濃度のｎ−型Ｓｔ
層として形成される。
（４）単結晶化したＳｔ層５０表面に第４図に示すよう
に熱酸化によるｓｉｏ、膜６を形成し、さらに耐酸化性
物質としてＳｉの窒化物（Ｓ ｉａ Ｎ４）膜７を部分
的に形成し、然るのちこの窒化膜７をマスクとして８１
層５の選択酸化を行ない、Ｓｉ層表面から底面のＳＩＯ
！膜２に達する厚い酸化膜（アイソレージ１ン）８を形
成する。この厚い酸化膜によって８１層８は相互に分離
された半導体島領域５ａ、５ｔ）・・・・・・となる。
に熱酸化によるｓｉｏ、膜６を形成し、さらに耐酸化性
物質としてＳｉの窒化物（Ｓ ｉａ Ｎ４）膜７を部分
的に形成し、然るのちこの窒化膜７をマスクとして８１
層５の選択酸化を行ない、Ｓｉ層表面から底面のＳＩＯ
！膜２に達する厚い酸化膜（アイソレージ１ン）８を形
成する。この厚い酸化膜によって８１層８は相互に分離
された半導体島領域５ａ、５ｔ）・・・・・・となる。
これら島領域は隣り合う他の島領域と電気的に分離され
ているとともに。
ているとともに。
基板１側とも完全に絶縁されている。
（５） この後、従来の半導体素子形成プロセス、例
えば、ｐ型ベース選択拡散、ｎ型エミッタ選択拡散によ
って第５図に示すように一つの島領域内にペース（９）
エミッタ００）を有するｎｐｎ）ランジスタを得る。
えば、ｐ型ベース選択拡散、ｎ型エミッタ選択拡散によ
って第５図に示すように一つの島領域内にペース（９）
エミッタ００）を有するｎｐｎ）ランジスタを得る。
第６図乃至第１０図は本成、明によるＩＣの他の一つの
実施例の製造プロセスを示すものであり、以下工程ごと
に説明する。
実施例の製造プロセスを示すものであり、以下工程ごと
に説明する。
（１１第６図に示すように高抵抗ｐ−型型置１基板の上
に薄いＳｉｎ、膜２を形成し、その一部を欠除させた上
、ＣＶＤ法によりＳｔ を堆積し、薄い（ｆｌＪえば１
〜２μｍ）多結晶Ｓｔ層１１を形成する。
に薄いＳｉｎ、膜２を形成し、その一部を欠除させた上
、ＣＶＤ法によりＳｔ を堆積し、薄い（ｆｌＪえば１
〜２μｍ）多結晶Ｓｔ層１１を形成する。
（２）上記多結晶５ｉＮ１１に対し第７図に示すように
レーザー照射又は電子ビーム照射を行なってＳｔ層を単
結晶化する。
レーザー照射又は電子ビーム照射を行なってＳｔ層を単
結晶化する。
（３）単結晶化したＳｔ層１２の表面に第８図に示すよ
うにＳｉｎ、膜等１３によるマスクを通しでｓｂ（アン
チモン）をデボジントし、ｎ＋型埋込１輪１４を部分的
に形成する。
うにＳｉｎ、膜等１３によるマスクを通しでｓｂ（アン
チモン）をデボジントし、ｎ＋型埋込１輪１４を部分的
に形成する。
（４）表面の酸化膜Ｉ３をエッチ除去し単結晶化した８
１層１２の上に第９図に示すようにＳｉをエピタキシャ
ル成長させて厚さ１〜１０μｍの単結晶Ｓｉ層１５を形
成する。この単結晶８１層１２には成長と同時にＰ（リ
ン）又はＡｓ （ヒ素）を低濃度にドープすることによ
りｎ−型Ｓｔ層１５として形成される。なお、前記ｎ＋
型埋込層１４の一部がｎ−型Ｓｔ層１５の中に拡散され
る。
１層１２の上に第９図に示すようにＳｉをエピタキシャ
ル成長させて厚さ１〜１０μｍの単結晶Ｓｉ層１５を形
成する。この単結晶８１層１２には成長と同時にＰ（リ
ン）又はＡｓ （ヒ素）を低濃度にドープすることによ
りｎ−型Ｓｔ層１５として形成される。なお、前記ｎ＋
型埋込層１４の一部がｎ−型Ｓｔ層１５の中に拡散され
る。
（５）この後、第１０図に示すようにｎ−型Ｓ１層１５
の表面から底面にかけて選択的に厚い酸化膜（アイソレ
ージラン）１６を形成して分離された島領域内に半導体
素子、例えばｎｐｎ）ランジスタを形成する。
の表面から底面にかけて選択的に厚い酸化膜（アイソレ
ージラン）１６を形成して分離された島領域内に半導体
素子、例えばｎｐｎ）ランジスタを形成する。
以上実施例で述べた本発明によれば下記の効果がもたら
される。
される。
素子を形成した半導体島領域が基板及び隣り合う他の島
領域に対して絶縁物である酸化膜によって電気的に分離
されるものであるから、従来のｐｎ接合分離による場合
の素子・基板間の寄生容量は存在しない。しかし絶縁酸
化膜による宥生容量は存在するのでこれを十分に小さく
する膜厚を大きくすることにより、その結果として高速
化及び高周波化の対応が可能となった。
領域に対して絶縁物である酸化膜によって電気的に分離
されるものであるから、従来のｐｎ接合分離による場合
の素子・基板間の寄生容量は存在しない。しかし絶縁酸
化膜による宥生容量は存在するのでこれを十分に小さく
する膜厚を大きくすることにより、その結果として高速
化及び高周波化の対応が可能となった。
本発明は前記実施例に限定されることなく下記のように
他の変形実施形態を有するものである。
他の変形実施形態を有するものである。
例えば第１１図に示すようにｐ−型Ｓ１基板１０表面に
酸化膜２を介して比較的うす（ｎ８１層５をエピタキシ
ャル成長させ、単結晶化し、分離用酸化膜８を形成した
後、ｐ型ベース領域９を酸化膜２に達するように拡散し
、その後ｎ＋型エミッタ領域１０を拡散してｎｐｎ ）
ランジスタを構成する。
酸化膜２を介して比較的うす（ｎ８１層５をエピタキシ
ャル成長させ、単結晶化し、分離用酸化膜８を形成した
後、ｐ型ベース領域９を酸化膜２に達するように拡散し
、その後ｎ＋型エミッタ領域１０を拡散してｎｐｎ ）
ランジスタを構成する。
第１２図は第１１図の例を変形し、さらにｎ＋型エミッ
タ領域１０を酸化膜２に達するように拡散してｎｐｎ）
ランジスタを構成するものである。
タ領域１０を酸化膜２に達するように拡散してｎｐｎ）
ランジスタを構成するものである。
上記のような構成をもつトランジスタは飽和時において
もザブストレートｐ−型基板１に流れ込む電流がないた
めに従来のプレーナー構造に比して飽和対策の必要性が
なくなるという利点がある。
もザブストレートｐ−型基板１に流れ込む電流がないた
めに従来のプレーナー構造に比して飽和対策の必要性が
なくなるという利点がある。
他の変形例としては例えは隣シ合う島領域の分離手段と
して、アイソプレーナ技術（分離部分をエッチして凹陥
部をつくり、この凹陥部に酸化膜を形成する）を利用し
た酸化膜を形成してもよい。
して、アイソプレーナ技術（分離部分をエッチして凹陥
部をつくり、この凹陥部に酸化膜を形成する）を利用し
た酸化膜を形成してもよい。
島領域内に形成される半導体素子は通常のリニア回路素
子の他に、ＩＩＬ、ＭＯＳＦＥＴ等のロジック回路素子
を形成することができる。
子の他に、ＩＩＬ、ＭＯＳＦＥＴ等のロジック回路素子
を形成することができる。
本発明はＥＣＬ等高速を要するＩＣ，高周波用ＩＣに適
用して有効である。
用して有効である。
第１図乃至第５図は本発明によるＩＣの一つの実施例を
その製造プロセスに従って示す工程断面図である。 第６図乃至第１０図は本発明によるＩＣの他の一つの実
施例をその製造プロセスに従って示す工程断面図である
。 第１１図及び第１２図は本発明による他の変形実施例の
一部断面図である。 １・・・ｐ−型基板、２・・・Ｓｉｎ、膜、３・・多結
晶Ｓｔ層、４・・・レーザー照射又は電子ビーム照射を
あられすき？・５゛°゛単結や・−型Ｓｉ層・６°−５
ｔｏ・膜、７・・・５ｉｓＮ＜ 膜、８・・厚い酸化膜
、９・・ベース領域、１０・・・エミッタ領域、１１・
・・多結晶Ｓｉ層、１２・・・単結晶化したＳｔ層、１
３・・・５ｔｏｐマスク、１４・・・ｎ＋型埋込層、１
５・・・ｎ−型Ｓｉ層、１６・・・厚い酸化膜。 第 １ 図 第 ６ 図 第１０図
その製造プロセスに従って示す工程断面図である。 第６図乃至第１０図は本発明によるＩＣの他の一つの実
施例をその製造プロセスに従って示す工程断面図である
。 第１１図及び第１２図は本発明による他の変形実施例の
一部断面図である。 １・・・ｐ−型基板、２・・・Ｓｉｎ、膜、３・・多結
晶Ｓｔ層、４・・・レーザー照射又は電子ビーム照射を
あられすき？・５゛°゛単結や・−型Ｓｉ層・６°−５
ｔｏ・膜、７・・・５ｉｓＮ＜ 膜、８・・厚い酸化膜
、９・・ベース領域、１０・・・エミッタ領域、１１・
・・多結晶Ｓｉ層、１２・・・単結晶化したＳｔ層、１
３・・・５ｔｏｐマスク、１４・・・ｎ＋型埋込層、１
５・・・ｎ−型Ｓｉ層、１６・・・厚い酸化膜。 第 １ 図 第 ６ 図 第１０図
Claims (1)
- 【特許請求の範囲】 １、基板の上に絶縁物膜を介して半導体層が形成され、
この半導体層はその表面から底面にかけて部分的に形成
された厚い絶縁物層によって複数の半導体島領域に分離
され、各島領域内に半導体素子が形成されていることを
特徴とする半導体集積回路装置。 ２、上記基板はシリコン半導体であり、上記絶縁物はシ
リコン酸化物である特許請求の範囲第１項に記載の半導
体集積回路装置。 ３、シリコン半導体基板表面に熱酸化によりシリコン酸
化膜を形成し、このシリコン酸化膜上にシリコン半導体
層を形成した後、これを単結晶化し。 単結晶化した半導体層を選択的に酸化してその表面より
底面に達する分離用酸化膜を形成し、この分離用酸化膜
により分離された半導体の島領域内に不純物を選択的に
導入することにより半導体素子を形成することを特徴と
する半導体集積回路装置の製造法。 ４、前記シリコン半導体層は初めに気相化学堆積法によ
シ薄いシリコン層を形成し、レーザー又は電子ビーム照
射による局部加熱を行うことにより上記薄いシリコン層
を単結晶化し、次いで単結晶化した薄いシリコン層の上
にエピタキシャル成長による単結晶シリコン層を形成す
るものである特許請求の範囲第３項に記載の半導体集積
回路装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11980782A JPS5911642A (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路装置とその製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11980782A JPS5911642A (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路装置とその製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911642A true JPS5911642A (ja) | 1984-01-21 |
Family
ID=14770707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11980782A Pending JPS5911642A (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路装置とその製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5145802A (en) * | 1991-11-12 | 1992-09-08 | United Technologies Corporation | Method of making SOI circuit with buried connectors |
-
1982
- 1982-07-12 JP JP11980782A patent/JPS5911642A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5145802A (en) * | 1991-11-12 | 1992-09-08 | United Technologies Corporation | Method of making SOI circuit with buried connectors |
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