JPS63136660A - 半導体装置とその製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に一つの半導体基体の表面に横
形ｐｎｐ）ランジスタを共存させる半導体装置に関する
。

〔従来技術〕

一つのＳｉ（シリコン）半導体基体にバイポーラ縦形ｎ
ｐｎ）ランジスタとラテラル（横形）ｐｎｐ）ランジス
タを共存させる場合、第９図を参照し、ｐ″″型Ｓｉ基
板（サブストレート）１上にエピタキシャルｎ−８ｉ層
２を形成し、このｎ　−３ｉ層２の底部にｎ＋埋込層３
を埋め込んでおき、このｎ−８ｉ層２の一つの領域の表
面に選択拡散によリヘースｐ＋層４及びエミッタｎ＋層
５、コレクタ取出しｎ＋層６を拡散してｎｐｎ）ランジ
スタを形成する一方、同じ＜ｎ−３ｉ層の他の領域表面
にエミッタとなる９層７とならべ、あるいはこれを囲み
、コレクタとなる０層８を形成するのが通常である。

〔発明が解決しようとする問題点〕。

上述したような構造の従来のラテラルｐｎｐ）ランジス
タはｎｐｎ）ランジスタを規準して形成された厚い（１
，５〜２．３μｍ）エピタキシャルＳｉ層２表面に形成
されており、トランジスタ動作時にエミッタからコレク
タへの正孔（ホール＝ｈ）は第１０図に示すように、エ
ミッタ下方への注入分布が多く、これに伴い横方向にあ
るコレクタへの注入分布が比較的少ないものとなる。

つまり、正孔の単位面積当りの輸送効率がわるく、した
がって横形ｐｎｐ　）ランジスタのｈＦＥを低いものと
している。また、上述の構造ではベース幅Ｗが広いこと
によりｆＴ及びｈＦＥが小さくなる。仮りにベース幅を
小さくしてもｎ′″Ｓｉ層が低濃度であることＫよりコ
レクタよりの空乏層が伸びてパンチスルーしやすく、Ｂ
ＶＣＥＯ（降伏電圧）が低下する。

ところで本出願人においては、半導体基鈑上で一部に凹
陥溝をあけることによりエピタキシャル半導体層を部分
的に薄くし、厚い部分にはｎｐｎトランジスタ等のリニ
ア素子を設ける一方、薄くした部分にアイソレーション
（素子分離）部や工ＩＬ（注入集積論理）素子を設ける
ことを提案している（特開昭５８−７９７５２）。

この方法によればエピタキシャル層が部分的に薄（なり
アイソレーション幅をせまくでき、又、リニアトランジ
スタの耐圧を低下させずに一部にｐｎｐ素子を有するＩ
ＩＬ素子の動作マージンの確保と高速化を行うことがで
きる。

本発明は上記したエピタキシャル層を一部薄くする技術
をさらに発展させ、前記した横形トランジスタの問題を
解決するものである。

したがって本発明の目的とするところは、横形トランジ
スタにおいてエミッタよりの正孔注入効率、輸送効率を
高め、ｈＦＥを向上するとともにＢＶＣＥＯを向上する
ことＫある。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述および添付図面からあきらかになろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、ｐ型半導体基板の一主面上にエピタキシャル
゛ｎ型半導体層を形成し、このｎ型半導体層の下部にｎ
＋型埋込層を埋め込み、上記ｎ型半導体層の表面の一部
に凹陥部をあけておき、この凹陥部下のｎ型半導体層を
ベースとしてこのｎ型層表面エミッタ及びコレクタとな
るｐ型拡散層を形成してこれらをｎ＋型埋込層に接続し
て横形ｐｎｐトランジスタを構成するものである。又、
コレクタ周辺に接してコレクタ周辺ｎ＋層を設けるもの
である。

〔作用〕

上記した手段によれば、コレクタ及びエミッタとなるｐ
拡散層はｎ＋埋込層と接続されることにより、エミッタ
からの正孔注入は横方向のみとなり、輸送効率が向上す
るとともに、コレクタ周辺ｎ＋層を設けることによりＢ
ＶＣＥＯが向上し前記目的を達成することができる。

〔実施例〕

第１図は本発明の一実施例を示す横形ｐｎｐ）ランジス
タの断面図である。

１はｐ−８ｉ基板、２はエピタキシャルｎ−８ｉ層で厚
さは１．５〜２．０μｍ程度とする。３はｎ＋埋込層で
ある。

９はエピタキシャルｎ一層２表面にあけられた凹陥部で
その深さは０．８μ程度である。

７はエミッタとなるｐ＋拡散層で上記凹陥部９内のｎ一
層２表面からｎ＋埋込層３１Ｃ接続するように設けられ
る。

８はコレクタとなるｐ拡散層でエミッタｐ＋層７となら
んでその周辺を取り囲み、同じくれ一層２表面からｎ＋
埋込層３に接続するように設けられる。

ｌＯはコレクタ周辺Ｂ＋拡散層でコレクタ９層８に接し
て周辺に設けられる。

１１はベース取出しｎ　層で凹陥部内のｎ一層２表面に
設けられる。

この実施例において上記のような構成としたことにより
下記の作用効果が得られる。

＋１１　　凹陥部を形成することにより、エピタキシャ
ルＳｉ層の厚さが１，０μｍ程度と５すくなり、エミッ
タｐ＋層７、コレクタ９層８の底部をｎ＋埋込層３に接
続するように拡散することができる。

これＫよりエミッタからの正孔の下方への注入量が少な
くなり、大部分が矢印（ｈ）で示すように横方向にそり
てコレクタへ注入され、輸送効率が向上する。

（２）　　コレクタ周辺Ｂ＋拡散層１０を設けることに
より、コレクタからの空乏層の伸びを抑え、ＢＶＣＥＯ
を向上させることができる。

第２図は本発明の応用例を示すもので、一つの半導体基
体［ｎｐｎ）ランジスタと横形ｐｎｐトランジスタを共
存させた半導体装置の断面図である。

同図において、凹陥部９ａ下のｎ−８ｉ領域は横形ｐｎ
ｐ）ランジスタを設け、他の凹陥部９ｂ下のｎ−８ｉ領
域にはｎｐｎトランジスタのコレクタ取出しｎ＋層６及
びアイフレーシッフ９層１２を設けである。

凹陥部の形成されないｎ−８ｉ領域にはｎｐｎトラ／ジ
スタのベースｐ拡散層４、同エミッタｎ＋拡散層５を設
ける。コレクタ取出しｎ＋層６はｎ＋埋込層３に接続す
る。

第３図乃至第８図は第２図で示した実施例の半導体装置
を製造するためのプロセスの工程断面図である。以下工
程顆に説明する。

［１１ｐ−８ｉ基板（サブストレート）１の表面の一部
に予めｓｂ拡散を行い、ｎ＋埋込層３を埋め込んだ形で
その上にエピタキシャル成長によるｎ−５ｊ層２を３．
５μｍ程度の厚さに形成する（第３図）。

（２）ホトレジスト処理した酸化膜１３をマスクＫＳｉ
をエツチングして深さ０．８μｍの凹陥部（溝）９　ａ
　＋　９　ｂを形成する（第４図）。

（３）　　凹陥部を含めてエピタキシャルｎ−７ｉ２ｉ
ｆｆｉに新たに形成した酸化膜１４をマスクにＢイオン
を選択的に注入し、アイソレージコン部となる９層１２
、ｐｎｐ）ランジスタのエミッタ・コレクタとなる９層
８を形成する（第５図）。

（４）酸化膜マスク１６を用いてＰ（リン）イオンを選
択的に注入し、ｎｐｎ）ランジスタのコレクタ取出し部
となるｎ層、ｐｎｐトランジスタのベース取出し部とな
るｎ層及びコレクタ周辺部となるｎ＃１０を形成する（
第６図）。

（５）Ｂ＋イオンを選択的に注入拡散し、ｎｐｎ）ラン
ジスタのベースとなるｐ＋層４、ｐｎｐ）ランジスタと
なるｐ＋層７を形成する（第７図）。

（６１Ａｓ＋イオンを選択的に注入、拡散し、ｎｐｎト
ランジスタのエミッタｎ　層５及びコレクタ・コンタク
トとなるｎ＋層６を形成するとともに、ｐｎｐ）ランジ
スタのベースコンタクトとなるｎ＋層１１を形成する（
第８図）。

このあと図示されないが、全面にＣＶＤ−ＰＳＧなどの
絶縁膜を生成し、コンタクトホトエッチを行って窓開し
た部分にＡ石蒸着による電極を設ける半導体装置を完成
する。

このような実施例プロセスによれば下記の作用効果が得
られる。

（ｐＳｉエッチを利用し、エピタキシャル厚さをもっと
も適正な厚さまで薄くすることができる。

同時にこれにより狭い場所でアイソレーション部を形成
でき、ｎｐｎ　）ランジスタでは耐圧を確保しなからｐ
ｎｐ）ランジスタでは輸送効率をたかめることができる
。

（２）アイソレーションｐ拡散、ｎｐｎ）ランジスタの
ベースｐ＋拡散、コレクタｎ拡散の各工程をそのままｐ
ｎｐ）ランジスタのエミッタ・コレクタ拡散に転用でき
、あらたに工程を増加することなく全部の拡散が実現で
きる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。

本発明はバイポーラＩＣ一般に利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ｎｐｎ）ランジスタの共存する横形ｐｎｐ）
ランジスタにおいて、正孔輸送率を向上し、注入効率を
向上し、ＢＶ　ＣＫ　Ｏを向上し、さらにｆＴを向上す
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す横形ｐｎｐ素子の断面
図である。 第２図は本発明の応用実施例を示すｎｐｎ素子及びｐｎ
ｐ素子を有する半導体装置の断面図である。 第３図乃至第８図は第２図で示した半導体装置の製造プ
ロセスを示す工程断面図である。 第９図は一つの基体にｎｐｎ素子とｐｎｐ素子を有する
半導体装置の従来例を示す断面図である。 第１０図はｐｎｐ素子の従来例における正孔の動作形態
を示す正面断面斜面図である。 １・・・ｐ−８ｉ基板、２・・・エピタキシャルｎ”Ｓ
ｉ層、３・・・ｎ＋埋込層、４・・・ｎｐｎ　）ランジ
スタのベースｐ＋層、５・・・同エミッタｎ＋層、６・
・・同コレクタ取出しｎ　層、７・・・ｐｎｐ）ランジ
スタのエミッタｐ＋層、８・・・同コレクタ取出、１０
・・・コレクタ周辺ｎ層、１１・・・ベース取出しｎ＋
層、１２・・・アイソワーフ１フ９層。 、ｒ− 代理人　弁理士　　小　川　勝　男・ 第　　１　　図 第　　２　　図 ”””　　　　ＰｙｔＰ　Ｔｋ’３ 第　　３　　図 第　　４　　図 第　　５　　図 第　　６　　図 第　　７　　図 第　　８　　図 第　　９　　図 第１０図

Claims (1)

1. 【特許請求の範囲】 １、第１導電型半導体基板とその一主面上にエピタキシ
   ャル成長させた第２導電型半導体層との間に第２導電型
   高濃度埋込層が埋め込まれ、上記第２導電型半導体層の
   表面に凹陥部があけられ、この凹陥部下の第２導電型半
   導体層をベースとし、この第２導電型半導体層表面にな
   らべて形成された２つの第１導電型拡散層の一方をエミ
   ッタ、他方をコレクタとするとともに、これら第一導電
   型拡散層は上記第２導電型高濃度埋込層に接続されてい
   ることを特徴とする半導体装置。 ２、エミッタとなる第１導電型拡散層はコレクタとなる
   第１導電型拡散層よりも高濃度である特許請求の範囲第
   １項に記載の半導体装置。 ３、コレクタとなる第１導電型拡散層は、コレクタ周辺
   高濃度第２導電型層で囲まれている特許請求の範囲第１
   項又は第２項に記載の半導体装置。 ４、ｐ型シリコン基板上にｎ＾−型シリコン層をエピタ
   キシャル成長させ、このｎ＾−型シリコン層の表面の一
   部をエッチして凹陥部を形成し、凹陥部の形成されない
   ｎ＾−型シリコン層の表面に縦形のｎｐｎ半導体素子を
   形成するとともに、凹陥部の形成されたシリコン層表面
   にアイソレーション部及び横形ｐｎｐ半導体素子を形成
   するにあたって、アイソレーションｐ型拡散を利用して
   ｐｎｐ半導体素子のエミッタ及びコレクタとなるｐ型拡
   散層を形成し、ｎｐｎ半導体素子のベースｐ＾＋型拡散
   を利用してｐｎｐ半導体素子のエミッタｐ＾＋型拡散層
   を形成することを特徴とする半導体装置の製造法。