JP2004527102A - 半導体基板を備える集積回路 - Google Patents
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Abstract
埋め込み層間でドーパントが拡散するのを防ぎ、絶縁破壊電圧が下がるリスクを減少させること。たとえばシリコンでできた半導体基板による集積回路を提供する。半導体基板は、少なくとも幅の5倍より大きい高さをもち、2つの領域を側面で分け、誘電体により分離する少なくとも1つの垂直に埋められたトレンチと、前記トレンチを覆う、たとえばシリコンでできたエピタキシャル半導体層とを含む。手順として、a)前記トレンチが前記基板上に形成され、b)同一のタイプの導電性または異なるタイプの導電性を有する2つの領域が、注入により前記トレンチのそれぞれの側に形成され、c)アニ−リング処理が実行され、d)前記エピタキシャル層が、前記ステップc)で得られた構造にエピタキシャルに成長される。
Description
【技術分野】
【0001】
本発明は、集積回路の製造に関し、特にMOSまたは相補型MOSデバイスの生産、または同じ半導体基板上にバイポーラトランジスタおよび相補型MOSトランジスタ(BiCMOS)の製造に適している、
【背景技術】
【0002】
バイポーラまたはMOSコンポーネントの製造では、まず埋め込み層が半導体基板上に形成される。半導体基盤は一般的にシリコンにより形成され、それによりこれらの埋め込み層は生成されたコンポーネントによって重要な役割を果たしている。したがって埋め込み層は、バイポーラトランジスタのコレクタ、またはMOSトランジスタのためのウェルボトムコンタクト(well bottom contact)にすることができる。これらの埋め込み層は、所望のコンポーネント(npnまたはpnpバイポーラトランジスタ、またはnMOSまたはpMOSトランジスタ)の特性に合致させるべく、pタイプまたはnタイプのドーピングにより性質が決められる。同一の半導体デバイス内で、異なる導電性を持つ2つの隣接したMOSトランジスタ、逆の導電性を持つ領域により分けられる同一の導電性を持つ2つの隣接したMOSトランジスタ、MOSトランジスタおよびバイポーラトランジスタ(BiCMOS)、を接触させるもつことが可能である。
【0003】
同一基板内の埋め込み層は、別々のコンポーネントの要素により構成されているが、他の層と独立してドープすることができない。埋め込み層のドーピングレベルが、特にpタイプ層とnタイプ層との間の絶縁破壊電圧(breakdown voltage)や、同じタイプの導電性をもつ層の間の突き抜け(voltage-through)電圧を決定するからである。
【特許文献1】
特開2000-332098
【特許文献2】
欧州特許出願公開番号EP 0 398 468 A2
【特許文献3】
米国特許番号4,862,240
【非特許文献1】
IBM Technical Disclosure Bulletin vol.34 No.9 Feb.1992/Complementary subcollector process with self-aligned trench isolation
【非特許文献2】
H.Jansen et al/Microelectronic Engineering 35(1997)45-50/Rie lag high aspect ration trench etching of silicon
【発明の開示】
【発明が解決しようとする課題】
【0004】
したがって例えば、逆の導電性をもつ2つの層の間の絶縁破壊電圧は、これらの層の間のドーピングの勾配が大きくなるにつれ小さくなる。このことは、埋め込み層がかなりドーピングされた場合に特に当てはまる。
【0005】
さらに、2つの層を隔てる距離が小さくなればなるほど、同一タイプの埋め込み層の間のつき抜けのリスクは高くなる。逆の導電性を持つ分離領域は、あまりドープされているわけではなく徐々に狭くなっていくので、同一タイプの2つの埋め込み層の間の分離を提供するという役割をもはや満たすことはできない。集積回路を小型化することで、必然的にこのリスクが増大する。
【0006】
突き抜けの問題を解決するために、同一の種類の層のドーピングレベルを減らし、それらを隔てる逆の導電性の層のドーピングレベルを増やすことが考えられる。そのことにより、かなりドープされた層からあまりドープされていない分離層に拡散することを制限する結果になっている。しかしながら、埋め込み層のドーピングレベルを修正することで、所望のデバイスの真性化処理も修正することになる。さらに、分離層のドーピングが増える場合、絶縁破壊電圧が下がるというリスクがある。
【0007】
コンポーネントおよび集積回路のサイズが減少すると、デバイスを真性化処理しつつ分離も行うにあたり、うまく調整することが難しくなる。
【0008】
したがって、コンポーネントが近接すること、特に埋め込み層が近接することに起因する、これらのパラサイト現象を解決する必要がある。
【0009】
さらに、生成されるコンポーネントを適切に真性化処理する一方で、埋め込み層の突き抜けおよび絶縁破壊電圧の低下のリスクを、最小化しまたは除去するための解決策を提供する必要がある。
【0010】
本発明は、上述の問題を解決するための方法を提供することを目的としている。
【発明の効果】
【0011】
本発明は本質的に、同一または異なる導電性をもつ埋め込み層を、互いに側面で分離する埋め込みトレンチの形成によりなるものである。特に、そのような半導体基板のトレンチを層の間に加えることにより、埋め込み層の突きぬけを防ぐことができることがわかった。これらのトレンチは、互いに同一または異なる導電性を有する埋め込み層を分離すべく配置されている。これらのトレンチは、ある埋め込み層から別のものへとドーパントが拡散するのを防いでおり、絶縁破壊電圧が下がるリスクを減少させている。
【0012】
デバイスの埋め込み層を独立してドーピングするので、コンポーネントの適切な真性化処理が確保される。
【課題を解決するための手段】
【0013】
したがって本発明は、たとえばシリコンでできた半導体基板による集積回路を提供している。半導体基板は、少なくとも幅の5倍より大きい高さをもち、2つの領域を側面で分け、誘電体により分離する少なくとも1つの垂直に埋められたトレンチと、前記トレンチを覆う、たとえばシリコンでできたエピタキシャル半導体層とを含む。
【0014】
トレンチにより、層の間のドーパントの拡散を防ぎ、またはガルバニ(galvanic)分離をできるようにしている。
【0015】
トレンチは、半導体ウェハーの表面全体上に同質のエピ層を成長できる程度に狭くなければならない。好ましくは、これらのトレンチの幅は1μmよりも小さく、より好ましくは0.3μmよりも小さく、より具体的には0.2μmである。
【0016】
トレンチの深さは基板内でつくられた半導体デバイスの要件に応じて変化させることができる。
【0017】
たとえばトレンチは、幅は0.2μmで高さは5μmより大きいとすることができ、少なくとも0.8μmの深さのところに埋めることができる。
【0018】
本発明は、少なくとも3つのn、p、およびnまたはpをもち、nおよびpによる隣接した埋め込み層があるとき、特に逆の導電性を持つ領域で分離される埋め込み層をもつ場合やBiCMOS技術を用いる場合に、同種の2つのMOSトランジスタをつくりたいときに望ましい。この場合、埋め込み層の突きぬけのリスクが高いからである。側面で埋め込み層を互いに分離すべく狭いトレンチを形成することで、このリスクを劇的に減らし、場合によってはなくすことができる。
【0019】
従って本発明の一形態によれば、基板は、少なくとも2つの埋められたトレンチと、交互に別々となる導電性をもつ少なくとも3つの隣接した埋め込み領域とを含み、3つの埋め込み領域はそれぞれ、隣接する領域からトレンチにより側面で分離される。
【0020】
基板は、前記交互に別々となる導電性をもつ3つの埋め込み領域の上に、該3つの埋め込み領域のそれぞれと同じタイプの導電性もつ3つのエピタキシャル領域を含み、同一タイプの導電性をもつ2つのエピタキシャル領域に形成されるものと同じ種類の2つのMOSトランジスタを含むことができる。
【0021】
変形例として回路は、それぞれ異なるタイプの導電性をもつ2つのエピタキシャル領域に形成されるものと異なる種類の2つのMOSトランジスタを含むことができる。
【0022】
さらに回路は、第3のエピタキシャル領域に形成されるバイポーラトランジスタを含むことができる。
【0023】
本発明の対象は集積回路の製造方法とすることもできる。この方法で、少なくとも幅の5倍より大きい高さをもち、2つの領域を側面で分け、誘電体により分離する、少なくとも1つの垂直に埋められたトレンチを形成する。そしてトレンチを覆うエピタキシャル半導体層を形成する。
【0024】
2つの領域は異なるタイプの導電性を有することができ、それはドーパントの注入によって得られる。
【0025】
実現する方法に従えば、
a)前記トレンチが前記基板上に形成され、
b)同一のタイプの導電性または異なるタイプの導電性を有する2つの領域が、注入により前記トレンチのそれぞれの側に形成され、
c)アニ−リング処理が実行され、
d)前記エピタキシャル層が、前記ステップc)で得られた構造にエピタキシャルに成長される。
【0026】
トレンチは、続いて埋め込み層を形成することが意図される基板の領域にドーパントを注入する前に形成するのが好ましい。このプロセスの後、熱の量は少なくなるが層から層にドーパントが拡散するリスクは少なくなる。しかしながら、所定のデバイスが必要となる特定の場合、注入後にトレンチをエッチングすることも考えられる。
【0027】
この注入ステップは通常、好ましくはトレンチの深さより小さい厚さでドーパントを拡散させるための、アニーリング処理に続いて行われる。
【0028】
本発明の一形態によれば、基板の表面全体に第1単結晶シリコン層がエピタキシャル成長される。極小サイズのトレンチをつくることで、基板の表面全体にほぼ同質の単結晶シリコンが成長されるようになる。
【0029】
このエピタキシャル単結晶シリコン層に、すぐ下の埋め込み層と同じ導電性をもつ領域を形成することが可能であり、アニーリング処理を実行することで、このエピタキシャル領域のドーパントと埋め込み層のドーパントとの間が連続するようになる。
【0030】
本発明の一形態によると、ステップb)の前に、前記トレンチはシリコン酸化物などの誘電体で満たされる。窒素化合物、または二酸化シリコン+ポリシリコンなどの「絶縁物+導体」の化合物にすることもかのうである。
【0031】
本発明の方法は、好ましくは隣接するMOSやバイポーラトランジスタ、特にBiCMOSおよびCMOS技術によるものを生成するために具現化することもできる。
【発明を実施するための最良の形態】
【0032】
本発明の説明にあたっては、添付の図面の図1から図4を参照する。図では本発明の狭い埋められたトレンチを含む半導体デバイスの生成プロセスを実現する方法の、主要なステップを概略的に説明している。ここで説明する本発明のプロセスを実現する方法は、一例であり本発明の趣旨を限定するものではない。
【0033】
図1から図2で説明される方法に従って生産された集積回路のコンポーネントは、3つの埋め込み層が近接することが必要である。この3つのうち中央は、第1のタイプの導電性を有し、側面の2つは第2のタイプの導電性を有する。もちろん本発明はこの形態に限定されるものではなく、異なる導電性を持つ2つの埋め込み層が近接するもの、3つ以上の埋め込み層が近接するものも含んでいる。
【0034】
本発明のプロセスによると、半導体基板1上の位置は従来の方法によりあらかじめ決められる。基板は、シリコンや、さまざまな位置にnタイプまたはpタイプのドーパントを注入したものによってつくられ、その結果これらの領域は埋め込み層を形成する。
【0035】
本発明のプロセスを実現する好ましい形態を、図1を用いて説明する。トレンチ2は、これらの領域の間の接合点の位置でエッチングされる。これらのトレンチ2は、深いまたは浅いものにすることができる。大きさは、本質的に続いて行う注入および埋め込み層の厚さに依存し、アニーリング(annealing)処理に依存し、従ってより一般的には生産することが望まれるコンポーネントに依存する。
【0036】
深さを変えることができる場合、トレンチ2の幅は重要なパラメータである。理由は、トレンチ2を技術的に作ることができて誘電体で統一的に満たすことができる一方で、異なる導電性を持つ2つの層を分離するという役割を果たすことができる程度に、トレンチ2の幅が広くなければならないからである。さらに、トレンチ2は、ウェハーの表面全体上に単結晶シリコンの同質エピタキシャル層を成長できる程度に狭くなくてはならない。
【0037】
本発明のプロセスにおけるトレンチ2の幅は、1μmより小さいことが望ましく、0.3μmよりも小さいことがより望ましい。さらに本発明を具現化する好ましい方法の1つによると、トレンチ2は、約0.2μmの幅を有している。
【0038】
シリコン酸化物をトレンチ内の分離材料に用いることが好ましい。
【0039】
図2で説明されるように、中央領域は導電性がpタイプであり、側面領域は導電性がnタイプである。これらの領域の導電性は、本発明のプロセスの範囲内で逆に変えることができる。領域4および5は、生産された半導体コンポーネントの埋め込み層を構成する。これらの埋め込み層は、たとえばバイポーラトランジスタのコレクタや、MOSトランジスタのウェルボトムコンタクトにすることができる。
【0040】
ドーピング後、本プロセスでは通常に熱アニ−リング処理を続ける。その結果注入領域4および5が望ましい厚さになり、好ましくはトレンチ2の深さよりも薄くなる。
【0041】
本発明を具現化する好ましい方法によると、分離トレンチは埋め込み層の注入の前に形成され、その結果ある領域から他の領域へのドーパントの拡散を、特にアニ−リングステップの間に防いでいる。
【0042】
本発明のプロセスのステップにおいて、異なる導電性を持つ領域は、図2に示されるように互いに分離トレンチによって隔てられている。領域4および5の側面拡散は制限される。これらのさまざまな領域の間でドーパントは補償されない。さらに、かなりドープされた部分は、従来のやり方でトレンチがなかった場合のようには、他方と接触することはない。誘電体の壁は、かなりドープされた埋め込み層を分離し、その結果、絶縁破壊電圧が上昇し、生産される半導体の性能が上がる。
【0043】
さらに、本発明のプロセスによると、埋め込み層へのドープをもう一方から独立して行うことは可能であり、そのことによりコンポーネントの生産にさらなる自由度を与える。これは、ドーピングレベルの選択が、生産が望まれ真性化処理を尊重するコンポーネントの性質にのみ依存するからである。
【0044】
第1の単結晶シリコン層6は、ウェハー全体上にエピタキシャル成長される。この層6は、基板1およびトレンチ2の表面上に、側面を垂直なエピタキシャル成長により成長する。
【0045】
図3に説明されるように、この第1エピタキシャル層6への、前述のステップで形成された領域のそれぞれの上への注入は、同一の導電率をもつ領域を形成するために生成される。従って層8は第1タイプの導電率を持ち、層7は第2タイプの導電率を持つが、それぞれ層5と層4に対応している。
【0046】
この注入の後、熱アニ−リング処理が行われ、その結果層7および層8がエピタキシャル層6の全体の厚さへと拡大していく。
【0047】
図4で示されるように、ドーピング処理が実行され、その結果中央領域8がpドープされ側面領域7がnドープされる。エピタキシャル層のドーピングは、埋め込み層の導電性または生産される半導体デバイスに依存している。示された状況と逆の導電率にすることは、本発明の趣旨の範囲内で可能である。
【0048】
本発明のプロセスによると、所望の半導体コンポーネントが、標準プロセスを用いて異なる導電率をもつエピタキシャル層の上に形成される。
【0049】
例であってこれに限定するものではないが、図4で説明されたデバイスから、いくつかのタイプの半導体デバイスを生産することもできる。
【0050】
第1の変形例によると、2つのpMOSトランジスタを、nタイプエピタキシャル領域7につくることができる。nドープ埋め込み層は、これらのトランジスタのウェルボトムコンタクトを構成している。中央のpタイプ領域は、逆の導電性を持つ分離領域を構成している。
【0051】
他の変形例によると、同じようにエピタキシャル領域7にpMOSトランジスタをつくることが考えられる。もう一方の、nドープされたエピタキシャル領域7で、npnバイポーラトランジスタをつくることが考えられる。この場合nタイプ埋め込み層4はMOSトランジスタのウェルボトムコンタクトとバイポーラトランジスタをそれぞれ構成する。層5と層8よりなるpドープされた中央領域は、nMOSトランジスタをつくるにあたりベースとして提供することができる。
【0052】
これらの様々なデバイスは、接合部20および深く入り込んだ誘電分離物3により、互いに分離されている。
【0053】
本発明のプロセスは、MOS、CMOS、またはBiCMOS技術でのトランジスタの生産に特に適している。
【0054】
本発明のプロセスに従って生産された半導体デバイスにより、絶縁破壊動作をよりよいものにし、存在したとしても、埋め込み層の突き抜けをかなり減らす。
【0055】
本発明はまた、誘電分離物を深く入り込ませることにより、出力デバイスにも適用される。
【0056】
また、センサデバイスに適用することで、深くにある接合部から側面に電流がもれるのを防ぐ。
【図面の簡単な説明】
【0057】
【図1】トレンチが基板上に形成されることを示す図。
【図2】同一のタイプの導電性または異なるタイプの導電性を有する2つの領域が、注入により前記トレンチのそれぞれの側に形成されることを示す図。
【図3】アニーリング処理が実行されることを示す図。
【図4】エピタキシャル層が、図3の構造にエピタキシャルに成長されることを示す図。
【符号の説明】
【0058】
1 半導体基板
2 トレンチ
3 誘電体
4,5 注入領域
6 単結晶シリコン層
【0001】
本発明は、集積回路の製造に関し、特にMOSまたは相補型MOSデバイスの生産、または同じ半導体基板上にバイポーラトランジスタおよび相補型MOSトランジスタ(BiCMOS)の製造に適している、
【背景技術】
【0002】
バイポーラまたはMOSコンポーネントの製造では、まず埋め込み層が半導体基板上に形成される。半導体基盤は一般的にシリコンにより形成され、それによりこれらの埋め込み層は生成されたコンポーネントによって重要な役割を果たしている。したがって埋め込み層は、バイポーラトランジスタのコレクタ、またはMOSトランジスタのためのウェルボトムコンタクト(well bottom contact)にすることができる。これらの埋め込み層は、所望のコンポーネント(npnまたはpnpバイポーラトランジスタ、またはnMOSまたはpMOSトランジスタ)の特性に合致させるべく、pタイプまたはnタイプのドーピングにより性質が決められる。同一の半導体デバイス内で、異なる導電性を持つ2つの隣接したMOSトランジスタ、逆の導電性を持つ領域により分けられる同一の導電性を持つ2つの隣接したMOSトランジスタ、MOSトランジスタおよびバイポーラトランジスタ(BiCMOS)、を接触させるもつことが可能である。
【0003】
同一基板内の埋め込み層は、別々のコンポーネントの要素により構成されているが、他の層と独立してドープすることができない。埋め込み層のドーピングレベルが、特にpタイプ層とnタイプ層との間の絶縁破壊電圧(breakdown voltage)や、同じタイプの導電性をもつ層の間の突き抜け(voltage-through)電圧を決定するからである。
【特許文献1】
特開2000-332098
【特許文献2】
欧州特許出願公開番号EP 0 398 468 A2
【特許文献3】
米国特許番号4,862,240
【非特許文献1】
IBM Technical Disclosure Bulletin vol.34 No.9 Feb.1992/Complementary subcollector process with self-aligned trench isolation
【非特許文献2】
H.Jansen et al/Microelectronic Engineering 35(1997)45-50/Rie lag high aspect ration trench etching of silicon
【発明の開示】
【発明が解決しようとする課題】
【0004】
したがって例えば、逆の導電性をもつ2つの層の間の絶縁破壊電圧は、これらの層の間のドーピングの勾配が大きくなるにつれ小さくなる。このことは、埋め込み層がかなりドーピングされた場合に特に当てはまる。
【0005】
さらに、2つの層を隔てる距離が小さくなればなるほど、同一タイプの埋め込み層の間のつき抜けのリスクは高くなる。逆の導電性を持つ分離領域は、あまりドープされているわけではなく徐々に狭くなっていくので、同一タイプの2つの埋め込み層の間の分離を提供するという役割をもはや満たすことはできない。集積回路を小型化することで、必然的にこのリスクが増大する。
【0006】
突き抜けの問題を解決するために、同一の種類の層のドーピングレベルを減らし、それらを隔てる逆の導電性の層のドーピングレベルを増やすことが考えられる。そのことにより、かなりドープされた層からあまりドープされていない分離層に拡散することを制限する結果になっている。しかしながら、埋め込み層のドーピングレベルを修正することで、所望のデバイスの真性化処理も修正することになる。さらに、分離層のドーピングが増える場合、絶縁破壊電圧が下がるというリスクがある。
【0007】
コンポーネントおよび集積回路のサイズが減少すると、デバイスを真性化処理しつつ分離も行うにあたり、うまく調整することが難しくなる。
【0008】
したがって、コンポーネントが近接すること、特に埋め込み層が近接することに起因する、これらのパラサイト現象を解決する必要がある。
【0009】
さらに、生成されるコンポーネントを適切に真性化処理する一方で、埋め込み層の突き抜けおよび絶縁破壊電圧の低下のリスクを、最小化しまたは除去するための解決策を提供する必要がある。
【0010】
本発明は、上述の問題を解決するための方法を提供することを目的としている。
【発明の効果】
【0011】
本発明は本質的に、同一または異なる導電性をもつ埋め込み層を、互いに側面で分離する埋め込みトレンチの形成によりなるものである。特に、そのような半導体基板のトレンチを層の間に加えることにより、埋め込み層の突きぬけを防ぐことができることがわかった。これらのトレンチは、互いに同一または異なる導電性を有する埋め込み層を分離すべく配置されている。これらのトレンチは、ある埋め込み層から別のものへとドーパントが拡散するのを防いでおり、絶縁破壊電圧が下がるリスクを減少させている。
【0012】
デバイスの埋め込み層を独立してドーピングするので、コンポーネントの適切な真性化処理が確保される。
【課題を解決するための手段】
【0013】
したがって本発明は、たとえばシリコンでできた半導体基板による集積回路を提供している。半導体基板は、少なくとも幅の5倍より大きい高さをもち、2つの領域を側面で分け、誘電体により分離する少なくとも1つの垂直に埋められたトレンチと、前記トレンチを覆う、たとえばシリコンでできたエピタキシャル半導体層とを含む。
【0014】
トレンチにより、層の間のドーパントの拡散を防ぎ、またはガルバニ(galvanic)分離をできるようにしている。
【0015】
トレンチは、半導体ウェハーの表面全体上に同質のエピ層を成長できる程度に狭くなければならない。好ましくは、これらのトレンチの幅は1μmよりも小さく、より好ましくは0.3μmよりも小さく、より具体的には0.2μmである。
【0016】
トレンチの深さは基板内でつくられた半導体デバイスの要件に応じて変化させることができる。
【0017】
たとえばトレンチは、幅は0.2μmで高さは5μmより大きいとすることができ、少なくとも0.8μmの深さのところに埋めることができる。
【0018】
本発明は、少なくとも3つのn、p、およびnまたはpをもち、nおよびpによる隣接した埋め込み層があるとき、特に逆の導電性を持つ領域で分離される埋め込み層をもつ場合やBiCMOS技術を用いる場合に、同種の2つのMOSトランジスタをつくりたいときに望ましい。この場合、埋め込み層の突きぬけのリスクが高いからである。側面で埋め込み層を互いに分離すべく狭いトレンチを形成することで、このリスクを劇的に減らし、場合によってはなくすことができる。
【0019】
従って本発明の一形態によれば、基板は、少なくとも2つの埋められたトレンチと、交互に別々となる導電性をもつ少なくとも3つの隣接した埋め込み領域とを含み、3つの埋め込み領域はそれぞれ、隣接する領域からトレンチにより側面で分離される。
【0020】
基板は、前記交互に別々となる導電性をもつ3つの埋め込み領域の上に、該3つの埋め込み領域のそれぞれと同じタイプの導電性もつ3つのエピタキシャル領域を含み、同一タイプの導電性をもつ2つのエピタキシャル領域に形成されるものと同じ種類の2つのMOSトランジスタを含むことができる。
【0021】
変形例として回路は、それぞれ異なるタイプの導電性をもつ2つのエピタキシャル領域に形成されるものと異なる種類の2つのMOSトランジスタを含むことができる。
【0022】
さらに回路は、第3のエピタキシャル領域に形成されるバイポーラトランジスタを含むことができる。
【0023】
本発明の対象は集積回路の製造方法とすることもできる。この方法で、少なくとも幅の5倍より大きい高さをもち、2つの領域を側面で分け、誘電体により分離する、少なくとも1つの垂直に埋められたトレンチを形成する。そしてトレンチを覆うエピタキシャル半導体層を形成する。
【0024】
2つの領域は異なるタイプの導電性を有することができ、それはドーパントの注入によって得られる。
【0025】
実現する方法に従えば、
a)前記トレンチが前記基板上に形成され、
b)同一のタイプの導電性または異なるタイプの導電性を有する2つの領域が、注入により前記トレンチのそれぞれの側に形成され、
c)アニ−リング処理が実行され、
d)前記エピタキシャル層が、前記ステップc)で得られた構造にエピタキシャルに成長される。
【0026】
トレンチは、続いて埋め込み層を形成することが意図される基板の領域にドーパントを注入する前に形成するのが好ましい。このプロセスの後、熱の量は少なくなるが層から層にドーパントが拡散するリスクは少なくなる。しかしながら、所定のデバイスが必要となる特定の場合、注入後にトレンチをエッチングすることも考えられる。
【0027】
この注入ステップは通常、好ましくはトレンチの深さより小さい厚さでドーパントを拡散させるための、アニーリング処理に続いて行われる。
【0028】
本発明の一形態によれば、基板の表面全体に第1単結晶シリコン層がエピタキシャル成長される。極小サイズのトレンチをつくることで、基板の表面全体にほぼ同質の単結晶シリコンが成長されるようになる。
【0029】
このエピタキシャル単結晶シリコン層に、すぐ下の埋め込み層と同じ導電性をもつ領域を形成することが可能であり、アニーリング処理を実行することで、このエピタキシャル領域のドーパントと埋め込み層のドーパントとの間が連続するようになる。
【0030】
本発明の一形態によると、ステップb)の前に、前記トレンチはシリコン酸化物などの誘電体で満たされる。窒素化合物、または二酸化シリコン+ポリシリコンなどの「絶縁物+導体」の化合物にすることもかのうである。
【0031】
本発明の方法は、好ましくは隣接するMOSやバイポーラトランジスタ、特にBiCMOSおよびCMOS技術によるものを生成するために具現化することもできる。
【発明を実施するための最良の形態】
【0032】
本発明の説明にあたっては、添付の図面の図1から図4を参照する。図では本発明の狭い埋められたトレンチを含む半導体デバイスの生成プロセスを実現する方法の、主要なステップを概略的に説明している。ここで説明する本発明のプロセスを実現する方法は、一例であり本発明の趣旨を限定するものではない。
【0033】
図1から図2で説明される方法に従って生産された集積回路のコンポーネントは、3つの埋め込み層が近接することが必要である。この3つのうち中央は、第1のタイプの導電性を有し、側面の2つは第2のタイプの導電性を有する。もちろん本発明はこの形態に限定されるものではなく、異なる導電性を持つ2つの埋め込み層が近接するもの、3つ以上の埋め込み層が近接するものも含んでいる。
【0034】
本発明のプロセスによると、半導体基板1上の位置は従来の方法によりあらかじめ決められる。基板は、シリコンや、さまざまな位置にnタイプまたはpタイプのドーパントを注入したものによってつくられ、その結果これらの領域は埋め込み層を形成する。
【0035】
本発明のプロセスを実現する好ましい形態を、図1を用いて説明する。トレンチ2は、これらの領域の間の接合点の位置でエッチングされる。これらのトレンチ2は、深いまたは浅いものにすることができる。大きさは、本質的に続いて行う注入および埋め込み層の厚さに依存し、アニーリング(annealing)処理に依存し、従ってより一般的には生産することが望まれるコンポーネントに依存する。
【0036】
深さを変えることができる場合、トレンチ2の幅は重要なパラメータである。理由は、トレンチ2を技術的に作ることができて誘電体で統一的に満たすことができる一方で、異なる導電性を持つ2つの層を分離するという役割を果たすことができる程度に、トレンチ2の幅が広くなければならないからである。さらに、トレンチ2は、ウェハーの表面全体上に単結晶シリコンの同質エピタキシャル層を成長できる程度に狭くなくてはならない。
【0037】
本発明のプロセスにおけるトレンチ2の幅は、1μmより小さいことが望ましく、0.3μmよりも小さいことがより望ましい。さらに本発明を具現化する好ましい方法の1つによると、トレンチ2は、約0.2μmの幅を有している。
【0038】
シリコン酸化物をトレンチ内の分離材料に用いることが好ましい。
【0039】
図2で説明されるように、中央領域は導電性がpタイプであり、側面領域は導電性がnタイプである。これらの領域の導電性は、本発明のプロセスの範囲内で逆に変えることができる。領域4および5は、生産された半導体コンポーネントの埋め込み層を構成する。これらの埋め込み層は、たとえばバイポーラトランジスタのコレクタや、MOSトランジスタのウェルボトムコンタクトにすることができる。
【0040】
ドーピング後、本プロセスでは通常に熱アニ−リング処理を続ける。その結果注入領域4および5が望ましい厚さになり、好ましくはトレンチ2の深さよりも薄くなる。
【0041】
本発明を具現化する好ましい方法によると、分離トレンチは埋め込み層の注入の前に形成され、その結果ある領域から他の領域へのドーパントの拡散を、特にアニ−リングステップの間に防いでいる。
【0042】
本発明のプロセスのステップにおいて、異なる導電性を持つ領域は、図2に示されるように互いに分離トレンチによって隔てられている。領域4および5の側面拡散は制限される。これらのさまざまな領域の間でドーパントは補償されない。さらに、かなりドープされた部分は、従来のやり方でトレンチがなかった場合のようには、他方と接触することはない。誘電体の壁は、かなりドープされた埋め込み層を分離し、その結果、絶縁破壊電圧が上昇し、生産される半導体の性能が上がる。
【0043】
さらに、本発明のプロセスによると、埋め込み層へのドープをもう一方から独立して行うことは可能であり、そのことによりコンポーネントの生産にさらなる自由度を与える。これは、ドーピングレベルの選択が、生産が望まれ真性化処理を尊重するコンポーネントの性質にのみ依存するからである。
【0044】
第1の単結晶シリコン層6は、ウェハー全体上にエピタキシャル成長される。この層6は、基板1およびトレンチ2の表面上に、側面を垂直なエピタキシャル成長により成長する。
【0045】
図3に説明されるように、この第1エピタキシャル層6への、前述のステップで形成された領域のそれぞれの上への注入は、同一の導電率をもつ領域を形成するために生成される。従って層8は第1タイプの導電率を持ち、層7は第2タイプの導電率を持つが、それぞれ層5と層4に対応している。
【0046】
この注入の後、熱アニ−リング処理が行われ、その結果層7および層8がエピタキシャル層6の全体の厚さへと拡大していく。
【0047】
図4で示されるように、ドーピング処理が実行され、その結果中央領域8がpドープされ側面領域7がnドープされる。エピタキシャル層のドーピングは、埋め込み層の導電性または生産される半導体デバイスに依存している。示された状況と逆の導電率にすることは、本発明の趣旨の範囲内で可能である。
【0048】
本発明のプロセスによると、所望の半導体コンポーネントが、標準プロセスを用いて異なる導電率をもつエピタキシャル層の上に形成される。
【0049】
例であってこれに限定するものではないが、図4で説明されたデバイスから、いくつかのタイプの半導体デバイスを生産することもできる。
【0050】
第1の変形例によると、2つのpMOSトランジスタを、nタイプエピタキシャル領域7につくることができる。nドープ埋め込み層は、これらのトランジスタのウェルボトムコンタクトを構成している。中央のpタイプ領域は、逆の導電性を持つ分離領域を構成している。
【0051】
他の変形例によると、同じようにエピタキシャル領域7にpMOSトランジスタをつくることが考えられる。もう一方の、nドープされたエピタキシャル領域7で、npnバイポーラトランジスタをつくることが考えられる。この場合nタイプ埋め込み層4はMOSトランジスタのウェルボトムコンタクトとバイポーラトランジスタをそれぞれ構成する。層5と層8よりなるpドープされた中央領域は、nMOSトランジスタをつくるにあたりベースとして提供することができる。
【0052】
これらの様々なデバイスは、接合部20および深く入り込んだ誘電分離物3により、互いに分離されている。
【0053】
本発明のプロセスは、MOS、CMOS、またはBiCMOS技術でのトランジスタの生産に特に適している。
【0054】
本発明のプロセスに従って生産された半導体デバイスにより、絶縁破壊動作をよりよいものにし、存在したとしても、埋め込み層の突き抜けをかなり減らす。
【0055】
本発明はまた、誘電分離物を深く入り込ませることにより、出力デバイスにも適用される。
【0056】
また、センサデバイスに適用することで、深くにある接合部から側面に電流がもれるのを防ぐ。
【図面の簡単な説明】
【0057】
【図1】トレンチが基板上に形成されることを示す図。
【図2】同一のタイプの導電性または異なるタイプの導電性を有する2つの領域が、注入により前記トレンチのそれぞれの側に形成されることを示す図。
【図3】アニーリング処理が実行されることを示す図。
【図4】エピタキシャル層が、図3の構造にエピタキシャルに成長されることを示す図。
【符号の説明】
【0058】
1 半導体基板
2 トレンチ
3 誘電体
4,5 注入領域
6 単結晶シリコン層
Claims (18)
- 少なくとも幅の5倍より大きい高さをもち、2つの領域を側面で分け、誘電体により分離する、少なくとも1つの垂直に埋められたトレンチと、
前記トレンチを覆うエピタキシャル半導体層とを含む半導体基板を備える集積回路。 - 前記2つの領域は異なるタイプの導電性を有する請求項1に記載の集積回路。
- 前記基板は単結晶シリコンにより形成される、請求項1または2に記載の集積回路。
- 前記トレンチの幅は0.3μmよりも小さい、請求項1から3のいずれか1つに記載の集積回路。
- 前記トレンチの幅は0.2μmであり、高さは5μmより大きく、前記トレンチは少なくとも0.8μmの深さに埋められている、請求項4に記載の集積回路。
- 前記基板は、少なくとも2つの埋められたトレンチと、交互に別々となる導電性をもつ少なくとも3つの隣接した埋め込み領域とを含み、前記3つの埋め込み領域はそれぞれ、隣接する領域から前記トレンチにより側面で分離される、請求項1から5のいずれか1つに記載の集積回路。
- 前記基板は、前記交互に別々となる導電性をもつ3つの埋め込み領域の上に、該3つの埋め込み領域のそれぞれと同じタイプの導電性をもつ3つのエピタキシャル領域を含み、
前記集積回路は、同一タイプの導電性をもつ2つのエピタキシャル領域に形成されるものと同じ種類の2つのMOSトランジスタを含む、請求項1から6のいずれか1つに記載の集積回路。 - 前記基板は、前記交互に別々となる導電性をもつ3つの埋め込み領域の上に、該3つの埋め込み領域のそれぞれと同じタイプの導電性をもつ3つのエピタキシャル領域を含み、
前記集積回路は、それぞれ異なるタイプの導電性をもつ2つのエピタキシャル領域に形成されるものと異なる種類の2つのMOSトランジスタを含む、請求項6に記載の集積回路。 - 前記第3のエピタキシャル領域に形成されるバイポーラトランジスタを含む請求項8に記載の集積回路。
- 少なくとも幅の5倍より大きい高さをもち、2つの領域を側面で分け、誘電体により分離する、少なくとも1つの垂直に埋められたトレンチを形成することと、
前記トレンチを覆うエピタキシャル半導体層を形成することと、
を含む集積回路の製造方法。 - 前記2つの領域は異なるタイプの導電性を有し、ドーパントの注入によって得られる請求項10に記載の製造方法。
- 前記トレンチの幅は0.3μmよりも小さい、請求項10または11に記載の製造方法。
- 基板はシリコンにより形成され、
a)前記トレンチが前記基板上に形成され、
b)同一のタイプの導電性または異なるタイプの導電性を有する2つの領域が、注入により前記トレンチのそれぞれの側に形成され、
c)アニーリング処理が実行され、
d)前記エピタキシャル層が、前記ステップc)で得られた構造にエピタキシャルに成長される、請求項10から12のいずれか1つに記載の製造方法。 - 前記ステップb)の前に、前記トレンチはシリコン酸化物などの誘電体で満たされる、請求項13に記載の製造方法。
- 前記基板は、少なくとも2つの埋められたトレンチと、交互に別々となる導電性をもつ少なくとも3つの隣接した埋め込み領域とを含み、前記3つの埋め込み領域はそれぞれ、隣接する領域から前記トレンチにより側面で分離され、
前記基板は、前記交互に別々となる導電性をもつ3つの埋め込み領域の上のエピタキシャル層に、該3つの埋め込み領域のそれぞれと同じタイプの導電性をもつ3つのエピタキシャル領域が形成される、請求項10から14のいずれか1つに記載の製造方法。 - 同じ種類の2つのMOSトランジスタが、同一タイプの導電性をもつ2つのエピタキシャル領域に形成される、請求項15に記載の製造方法。
- 異なる種類の2つのMOSトランジスタが、それぞれ異なるタイプの導電性をもつ2つのエピタキシャル領域に形成される、請求項15に記載の製造方法。
- バイポーラトランジスタが前記第3のエピタキシャル領域に形成される請求項17に記載の製造方法。
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