JPH06151723A - モノリシック半導体素子のバイポーラトランジスタ構造、及び前記モノリシック半導体素子の製造方法 - Google Patents

モノリシック半導体素子のバイポーラトランジスタ構造、及び前記モノリシック半導体素子の製造方法

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JPH06151723A
JPH06151723A JP4176962A JP17696292A JPH06151723A JP H06151723 A JPH06151723 A JP H06151723A JP 4176962 A JP4176962 A JP 4176962A JP 17696292 A JP17696292 A JP 17696292A JP H06151723 A JPH06151723 A JP H06151723A
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dopant
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JP4176962A
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Raffaele Zambrano
ザンブラノ ラファエール
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KONSORUTSUIO PERU LA RISERUKA SUULA MAIKUROERETSUTORONIKA NERU METSUTSUOJIORUNO
CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Original Assignee
KONSORUTSUIO PERU LA RISERUKA SUULA MAIKUROERETSUTORONIKA NERU METSUTSUOJIORUNO
CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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    • H01—ELECTRIC ELEMENTS
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0821—Combination of lateral and vertical transistors only
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Abstract

(57)【要約】 【目的】 モノリシック半導体素子を用い、寄生トラン
ジスタの絶縁端子とベースとの間の抵抗値を最小化する
とともに、電流利得を最小化することによって、前記寄
生トランジスタの作動を防止することを目的としてい
る。 【構成】 本発明によるバイポーラトランジスタ構造
は、a)第３領域(4) 内に設けられ、ベース領域として機
能する、第１導電型の第４領域(8) と；b)該第４領域
(8) に設けられ、コレクタ領域として機能する、第２導
電型の第５領域(12)と；c)前記第４領域(8) 内に設けら
れ、エミッタ領域として機能する、第２導電型の第６領
域(11)と；d)前記第４領域(8) の境界線にしたがって環
状ジェオメトリを有し、前記第４領域(8) よりも高ドー
プされたチャネルストップ機能を有する第１導電型の第
７領域(10)；とを具えていることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、同一チップ内に集積化
制御回路及び少なくとも１個の集積化パワートランジス
タを有しているモノリシック半導体素子のラテラル電流
フローのバイポーラトランジスタ構造、及びこれに関連
する製造方法に関するものである。
【０００２】
【従来の技術】上記種類の既知のモノリシック素子の場
合、通常、制御回路は、選択的なドーパント注入及びそ
の後の拡散によって実現されるＰ型のホリゾンタル絶縁
領域と、幾つかの低電圧npn トランジスタとを具えてい
る。前記領域は、パワートランジスタのコレクタ領域、
及び集積化制御回路のトランジスタのコレクタ領域と相
俟って、（作動しないようにする必要がある）npn 寄生
トランジスタを形成する原因となる。
【０００３】
【発明が解決しようとする課題】本発明は、同一チップ
内に制御回路及び少なくとも１個の集積化パワートラン
ジスタを具えている新規なモノリシック半導体素子を提
供し、通常接地されている絶縁端子とベースとの間の抵
抗値を最小化するとともに、電流利得を最小化すること
によって、npn 寄生トランジスタの作動を防止すること
を目的としている。
【０００４】
【課題を解決するための手段】本発明は、・ 少なくと
も１個のパワートランジスタと； ・ １個の制御回路と； ・ 第１領域及び、チップ表面を用いて該第１領域と接
合し、前記制御回路の絶縁領域として機能する、第１導
電型の第２領域と； ・ 前記第１及び第２領域及び前記チップの表面と境界
を画くしている、前記第１導電型とは逆の第２導電型の
第３領域と； ・ 前記制御回路の一部を構成する、ラテラル電流フロ
ーの少なくとも１個のバイポーラトランジスタ；とを同
一チップ内に集積化し具えている、ラテラル電流フロー
のモノシリック半導体素子のバイポーラトランジスタ構
造において、該バイポーラトランジスタ構造が： ・ 前記第３領域内に設けられ、ベース領域として機能
する、前記第１導電型の第４領域と； ・ 該第４領域に設けられ、コレクタ領域として機能す
る、第２導電型の第５領域と； ・ 前記第４領域内に設けられ、エミッタ領域として機
能する、第２導電型の第６領域と； ・ 前記第４領域の境界線にしたがって環状ジェオメト
リを有し、前記第４領域よりも高ドープされたチャネル
ストップ機能を有する第１導電型の第７領域；とを具え
ていることを特徴とする。
【０００５】
【実施例】以下図面を参照して本発明を実施例につき説
明する。図1aは、従来技術によるモノリシック半導体素
子の構造を示す図である。簡単のため、制御回路の単一
の構成素子（垂直方向電流フローの低電圧npn トランジ
スタ）及び単一のパワートランジスタ（同様に、npn ト
ランジスタ）を図示する。
【０００６】図1bは，、電気的に等価な上記構造を示す
図である。この図は、一般的な絶縁構造として、制御回
路のトランジスタＴL 及びトランジスタＴP とともに、
（コレクタ領域、ベース領域、及びエミッタ領域を、そ
れぞれ領域１＋２、領域４、及び領域3 ＋5 ＋5aで形成
する）npn 寄生トランジスタＴ’を示している。また、
図1bは、一般的に接地されている絶縁端子ISO と、ベー
スとの間の抵抗も示している。したがって、このトラン
ジスタ（逆も同様）が導通状態となることを防がなけれ
ばならない。このために、 ・ 前記トランジスタのベースと、通常接地されている
モノリシック素子の絶縁端子との間の抵抗値、及び ・ その電流利得を最小にする必要がある。これら２個
の値の大きさは共に、どちらかというと大きく、処理パ
ラメータの最適化によって、これらの値の大きさを低減
することは、部分的なことに過ぎない。
【０００７】図２は、図１の従来の構造とは異なる、本
発明による構造を示す図である。ここでは、パワートラ
ンジスタを図示していない。相違点は、埋め込まれたＮ
型層（図1aの埋め込み層３）を排除している点、及び制
御回路のnpn トランジスタの電流フローが、（図1aのnp
n トランジスタのように）垂直方向ではなく、水平方向
となっている点である。
【０００８】本発明による処理シーケンスを、図３〜６
に図式的に示す。ここでは、簡単のため、制御回路（低
電圧npn トランジスタ）の単一構成素子７を図示する。
前記シーケンスは、以下の工程から成る。 1) Ｎ型の層２を、同一導電型の基板１上にエピタキシ
ャル成長させる（図３）。 2) Ｐ型ドーパントを、前記Ｎ型エピタキシャル層２に
注入する（図３）。 3) 上記工程2)のＰ型ドーパントの拡散により、制御回
路の水平方向絶縁領域として設計されたＰ型の埋め込み
領域３を製造する。 4) Ｎ型の第２エピタキシャル成長を設ける（図３の層
【外７】 。 5) Ｎ型ドーパントを注入し、その後Ｎ型ドーパントを
拡散させ、Ｎウェル５を製造する（図３）。 6) Ｐ型ドーパントを注入し、その後、拡散させ、領域
３と相俟って領域４を取り囲む絶縁領域６を規定する。 7) Ｎ型ドーパントを注入し、その後、拡散させ、Ｎ型
チャネルストップの領域７を設ける（図３）。 8) 表面の酸化を行い（図３の参照番号111 によって示
される２酸化ケイ素層）、及び窓を開放し、Ｐ型ドーパ
ントの注入及び拡散によってベース領域８を構成する
（図４）。 9) 工程８）において形成されるベース領域８の境界線
にしたがって、環状ジェオメトリを有するＰ型領域を構
成し、ベースコンタクト及びチャネルストップ領域９
と、チャネルストップ領域10とを画成する（図５）。 10) ベース領域に２個の窓を開放し、Ｎ型ドーパント
を注入・拡散し、エミッタ領域11及びコレクタ領域12を
構成する（図６）。 この工程に続き、コンタクト領域を画成するとともに、
スライスの前面及び後面を金属化処理する。
【０００９】通常、上記工程3)と工程4)との間に、Ｎ型
ドーパントの注入、及びその後に拡散を行い、前記設計
された領域の外側にＮ型埋め込み層を設け、本発明の目
的であるラテラル電流フローのnpn トランジスタを収納
する。埋め込み層は、制御回路の他の構成素子の具体化
のために設計され、従来技術によって提供されるもので
ある。
【００１０】図７は、具体的な構造の電気的等価回路を
示す図である。ここで、Ｔは、本発明の目的たるnpn ラ
テラルトランジスタを示し、T1は、（コレクタ領域、ベ
ース領域、及びエミッタ領域のそれぞれが、図２の領域
1 ＋2 ，3 ，及び4 ＋5 ＋6から成る）npn 寄生トラン
ジスタを示し、T2は、（コレクタ領域、ベース領域、及
びエミッタ領域のそれぞれが、図２の領域5 ，8 及び11
から成る）関連npn バーティカルトランジスタを示して
いる。
【００１１】npn 寄生トランジスタの電流利得をかなり
低減できることが主な利点であることに留意する。（こ
こで、利得は、ベースの伝送効率と注入効率との積に等
しい。）
【００１２】実際には、ベースの伝送効率及び（エミッ
タ領域が、Ｎ＋ではなく、Ｎ型であるため、）注入効率
の両方が低減される。その理由は、埋め込みＮ型層（図
1aの領域3 ）の除去の後に、この領域に含まれている電
気的に活性なドーパントの量がかなり減少するからであ
る。
【００１３】後の環境は、ベース抵抗の低減にもかなり
有効である。このことは、電流の通過によって生じる電
圧降下、及びnpn 寄生トランジスタの活性領域分極の可
能性をも減少させる。
【００１４】最終的に、同じ理由から、逆npn 寄生トラ
ンジスタの利得、すなわち、エミッタ端子とコレクタ端
子とを交換することによって得られる利得が、かなり低
減される。
【００１５】本発明の変形例として、エミッタ領域周囲
のベース領域の濃度を選択的に変えることによって、以
下の利点が得られる。 ・関連バーティカルnpn トランジスタの利得の制限（図
７を再び参照） ・Ｖearly の増加 ・パンチスロウを避けるために必要な、エミッタ領域と
コレクタ領域との間の距離の最小化・ベース領域に濃度
勾配を設け、利得特性、電流レンジ及び周波数応答を改
善
【００１６】変形例の方法において、エミッタ領域、及
び該エミッタ領域を取り囲んでいるベース領域を自己整
合型とすることができる。
【００１７】エミッタ領域周囲のベース領域の濃度を高
めているnpn ラテラルトランジスタの構造を図８に示
す。本発明の変形例のプロセスシーケンスを図9 〜12に
示す。前記プロセスは、図３の構造に対する上記のプロ
セス、具体的には工程1 〜8 と一致している。これに後
続する工程は、以下の通りである。 9) ベース及びチャネルストップコンタクトの領域9'
と、チャネルストップ10'とを実現するための上記工程8
で画成されるベース領域8 の境界線にしたがって、環
状ジェオメトリを有するＰ型領域の画成及び注入を行う
（図９）。 10) 上記工程８で画成されるベース領域上の二酸化ケ
イ素層111 に窓112 を画成する（図10）。 11) レジスト（層11）及び２個のＮ型領域からなる酸
化層（層111 ）を画成、注入し、エミッタ領域11' 及び
コレクタ領域12' を構成する（図11）。 12) レジスト層13を除去し、エミッタ領域及びコレク
タ領域を拡散し、ベース濃度を高める（図12）。 コンタクト領域の画成及びスライスの前面及び後面の金
属化が先行する。
【００１８】図13に示すように、第１実施例及びこの変
形例における本発明による構造を、ダイオードの集積化
に使用することができる。
【００１９】この場合、エピタキシャル層を用いて、ベ
ース領域とコレクタ領域とを短絡し、絶縁領域への電流
注入を防ぐことができる（図13のＡ1 及びＣ1 は、集積
化ダイオードのアノード及びカソードを示している）。
【図面の簡単な説明】
【図１】図1aは、従来のモノリシック半導体素子の構造
を示す図であり、図1bは、図1aの構造の等価回路を示す
図である。
【図２】本発明によるモノリシック半導体素子の第１例
の構造を示す図である。
【図３】図２の構造のプロセスを示す図である。
【図４】図２の構造のプロセスを示す図である。
【図５】図２の構造のプロセスを示す図である。
【図６】図２の構造のプロセスを示す図である。
【図７】図２の構造の等価回路を示す図である。
【図８】本発明によるモノリシック半導体素子の第２例
の構造を示す図である。
【図９】図８の構造を実現するためのプロセスの幾つか
の工程を示す図である。
【図１０】図８の構造を実現するためのプロセスの幾つ
かの工程を示す図である。
【図１１】図８の構造を実現するためのプロセスの幾つ
かの工程を示す図である。
【図１２】図８の構造を実現するためのプロセスの幾つ
かの工程を示す図である。
【図１３】本発明によるモノリシック半導体素子の第３
例の構造を示す図である。
【符号の説明】
1 基板 2 Ｎ型の第１エピタキシャル層 3 Ｐ型の埋め込み層 4 Ｎ型の第２エピタキシャル層 5 Ｎ−ウェル 6 絶縁領域 7 Ｎ型チャネルストップの領域 8 ベース領域 9 チャネルストップ領域 9' ベース領域 10 チャネルストップ領域 10' チャネルストップ 11,11' エミッタ領域 12,12' コレクタ領域 13 レジスト層 111 二酸化ケイ素層 112 窓
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラファエール ザンブラノ イタリア国 カターニア 95037 サン ジオバンニ ラ プンタ ヴィア デュカ ド オースタ 43／エイ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ・ 少なくとも１個のパワートランジス
    タと； ・ 一部が同一のラテラル電流フローのトランジスタで
    ある１個の制御回路と； ・ 第１領域(3) 及び、チップ表面を用いて該第１領域
    (3) と接合し、前記制御回路の絶縁領域として機能す
    る、第１導電型の第２領域(6) と； ・ 前記第１及び第２領域(3,6) 及び前記チップの表面
    と境界を画くしている、前記第１導電型とは逆の第２導
    電型の第３領域(4) ；とを同一チップ内に集積化し具え
    ている、ラテラル電流フローのモノシリック半導体素子
    のバイポーラトランジスタ構造において、該バイポーラ
    トランジスタ構造が： ・ 前記第３領域(4) 内に設けられ、ベース領域として
    機能する、前記第１導電型の第４領域(8) と； ・ 該第４領域(8) に設けられ、コレクタ領域として機
    能する、第２導電型の第５領域(12)と； ・ 前記第４領域(8) 内に設けられ、エミッタ領域とし
    て機能する、第２導電型の第６領域(11)と； ・ 前記第４領域(8) の境界線にしたがって環状ジェオ
    メトリを有し、前記第４領域(8) よりも高ドープされた
    チャネルストップ機能を有する第１導電型の第７領域(1
    0)；とを具えていることを特徴とするバイポーラトラン
    ジスタ構造。
  2. 【請求項２】 前記第４領域(5) を内部に有し、前記第
    ３領域(4) よりも高ドープされた第２導電型の第８領域
    (8) を、前記第３領域(4) に設けることを特徴とする請
    求項１に記載のバイポーラトランジスタ構造。
  3. 【請求項３】 前記第８領域(5) の境界線に沿って環状
    ジェオメトリを有する、チャネルストップの機能を有す
    る第２導電型の第９領域(7) を設けることを特徴とする
    請求項２に記載のバイポーラトランジスタ構造。
  4. 【請求項４】 前記第４領域(8) に、ベースコンタクト
    領域として機能し、前記第４領域(8) よりも高ドープさ
    れた第１導電型の第10領域(9) を設けることを特徴とす
    る請求項１〜３のいづれか一項に記載のバイポーラトラ
    ンジスタ構造。
  5. 【請求項５】 前記第６領域(11)が、前記第10領域(9)
    の上に部分的に堆積していることを特徴とする請求項４
    に記載のバイポーラトランジスタ構造。
  6. 【請求項６】 前記第６領域(11') が、前記第10領域
    (9')内に完全に含まれていることを特徴とする請求項４
    に記載のバイポーラトランジスタ構造。
  7. 【請求項７】 ・ 少なくとも１個のパワートランジス
    タと； ・ １個の制御回路と； ・ 第１領域(3) 及び、チップ表面を用いて該第１領域
    (3) と接合し、前記制御回路の絶縁領域として機能す
    る、第１導電型の第２領域(6) と； ・ 前記第１及び第２領域(3,6) 及び前記チップの表面
    と境界を画くしている、前記第１導電型とは逆の第２導
    電型の第３領域(4) と； ・ 該第３領域(4) 内に設けられ、前記制御回路の一部
    を構成する、ラテラル電流フローの少なくとも１個のバ
    イポーラトランジスタ；とを同一チップ内に集積化し具
    えているモノシリック半導体素子の製造方法が： a) 第１導電型の第１層(2) を、第１導電型の基板(1)
    上にエピタキシャル成長させる工程と； b) 前記第１導電型とは逆の第２導電型のドーパント
    を、前記第１層(2) に注入する工程と； c) 前記工程b)における第２導電型のドーパントを拡散
    させ、前記第２導電型の前記第１埋め込み領域(3) を製
    造する工程と； d) エピタキシャル成長によって、第１導電型の第２層 【外１】 を実現する工程と； e) 第１導電型のドーパントを注入し、その後 、拡散
    させ、前記第２層 【外２】 中の、前記第１領域(3) 上に第４領域(5) を製造する工
    程と； f) 第２導電型のドーパントを注入し、その後、拡散さ
    せ、前記第１領域(3) と接合している前記第２領域(6)
    を画成する工程と； g) 第１導電型のドーパントを注入し、その後、拡散さ
    せ、前記領域(5) の外形に沿ってチャネルストップの第
    ５領域(7) を設ける工程と； h) 二酸化ケイ素から成る表面層(111) を、前記第２層 【外３】 上に形成する工程と； i) 前記二酸化ケイ素層(111) に窓を開放する工程と； l) 第２導電型のドーパントを注入、拡散させ、前記制
    御回路トランジスタのベース領域として機能するように
    設計された第６領域(8) を構成する工程と； m) 前記第６領域(8) の境界線にしたがって環状ジェオ
    メトリを有する第２導電型の領域を形成し、ベースコン
    タクト及びチャネルストップの第７領域(9) と、チャネ
    ルストップの第８領域(10)とを画成する工程と； n) 前記第６領域(8) に２個の窓を開放し、第１導電型
    のドーパントを注入、拡散させ、前記制御回路トランジ
    スタの第９( エミッタ) 領域(11)及び第10( コレクタ)
    領域(12)を構成する工程；とを具えていることを特徴と
    するモノシリック半導体素子の製造方法。
  8. 【請求項８】 ・ 少なくとも１個のパワートランジス
    タと； ・ １個の制御回路と； ・ 第１領域(3) 及び、チップ表面を用いて該第１領域
    (3) と接合し、前記制御回路の絶縁領域として機能す
    る、第１導電型の第２領域(6) と； ・ 前記第１及び第２領域(3,6) 及び前記チップの表面
    と境界を画くしている、前記第１導電型とは逆の第２導
    電型の第３領域(4) と； ・ 該第３領域(4) 内に設けられ、前記制御回路の一部
    を構成する、ラテラル電流フローの少なくとも１個のバ
    イポーラトランジスタ；とを同一チップ内に集積化し具
    えているモノシリック半導体素子の製造方法が： a) 第１導電型の第１層(2) を、第１導電型の基板(1)
    上にエピタキシャル成長させる工程と； b) 前記第１導電型とは逆の第２導電型のドーパント
    を、前記第１層(2) に注入する工程と； c) 前記工程b)における第２導電型のドーパントを拡散
    させ、前記第２導電型の前記第１埋め込み領域(3) を製
    造する工程と； d) エピタキシャル成長によって、第１導電型の第２層 【外４】 を実現する工程と； e) 第１導電型のドーパントを注入し、その後、拡散さ
    せ、前記第２層 【外５】 中の、前記第１領域(3) 上に第４領域(5) を製造する工
    程と； f) 第２導電型のドーパントを注入し、その後、拡散さ
    せ、前記第1 領域(3) と接合している前記第２領域(6)
    を画成する工程と； g) 第１導電型のドーパントを注入し、その後、拡散さ
    せ、前記領域(5) の外形に沿ってチャネルストップの第
    ５領域(7) を設ける工程と； h) 二酸化ケイ素から成る表面層(111) を、前記第２層 【外６】 上に形成する工程と； i) 前記二酸化ケイ素層(111) に窓を開放する工程と； l) 第２導電型のドーパントを注入、拡散させ、前記制
    御回路トランジスタのベース領域として機能するように
    設計された第６領域(8) を構成する工程と； m) 前記第６領域(8) の境界線にしたがって環状ジェオ
    メトリを有する第１導電型の領域を形成し、ベースコン
    タクト及びチャネルストップの第７領域(9')と、チャネ
    ルストップの第８領域(10') とを設ける工程と； n) 前記第６領域(8) 上の二酸化ケイ素層(111) に、 開
    放(112) を画成する工程と； o) レジスト層(13)を堆積させる工程と； p) 前記制御回路トランジスタのエミッタ領域及びコレ
    クタ領域をそれぞれ示している第９領域(11') 及び第10
    領域(12') を画成、イオン注入し、レジスト層(13)及び
    二酸化ケイ素層(111) によってシールドする工程と； q) 前記レジスト層を除去し、前記第９領域(11') 、第
    10領域(12') 及び第７領域(9')を拡散させる工程；とを
    具えていることを特徴とするモノシリック半導体素子の
    製造方法。
JP4176962A 1991-07-03 1992-07-03 モノリシック半導体素子のバイポーラトランジスタ構造、及び前記モノリシック半導体素子の製造方法 Pending JPH06151723A (ja)

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