JP5766462B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、埋め込み絶縁層により活性層と支持基板とが電気的に絶縁された半導体基板を備える半導体装置およびその製造方法に関する。
近年、ＳＯＩ基板の支持基板の電位をＳＯＩ基板の表面から取り出すための技術が提案されている。
たとえば、特許文献１に開示された半導体装置は、半導体基板と、半導体基板上に形成されたＳｉＯ２からなる埋め込み絶縁膜と、埋め込み絶縁膜上に形成されたＳｉからなる半導体膜と、半導体膜の一部の領域を囲うように形成されたトレンチ分離と、当該トレンチ分離で囲まれた領域内に形成され、半導体膜および埋め込み絶縁膜を貫通して半導体基板に接続された基板電位コンタクトとを備えている。
また、特許文献２に開示された半導体装置は、ｎ型シリコンの支持基板、ＳｉＯ２のＢＯＸ層、ｎ型シリコンのＳＯＩ層がこの順に積層してなるＳＯＩ基板と、基板電位コンタクト領域を区画するトレンチ分離と、当該基板電位コンタクト領域に形成され、ＳＯＩ層およびＢＯＸ層を貫通して支持基板に接続する基板電位コンタクトと、基板電位コンタクト領域に内におけるＳＯＩ層の上部に形成されたｎ型ウェルとを備えている。
特開２００６−３３２１３３号公報 特開２００９−５４８２８号公報
本発明の目的は、埋め込み絶縁層により活性層と支持基板とが電気的に絶縁された半導体基板において、支持基板の電位を活性層の表面から取り出すための基板コンタクトの低抵抗化を図ることができる半導体装置およびその製造方法を提供することである。
本発明の半導体装置は、素子領域およびコンタクト領域が形成された第１導電型の活性層、前記活性層を支持する第２導電型の支持基板、および前記活性層と前記支持基板との間に挟まれ、前記活性層と前記支持基板とを電気的に絶縁する埋め込み絶縁層を有する半導体基板と、前記素子領域に形成され、前記活性層の表面との間に間隔を空けて前記活性層内に形成されたトランジスタ埋め込み不純物層を有するトランジスタ素子と、前記コンタクト領域に形成され、前記トランジスタ埋め込み不純物層と同一層に形成されたコンタクト埋め込み不純物層、および前記活性層の前記表面から前記コンタクト埋め込み不純物層および前記埋め込み絶縁層を貫通して前記支持基板に達する貫通コンタクトを有する基板コンタクトとを含む。
この構成によれば、基板コンタクトの貫通コンタクトにより、支持基板と活性層とを電気的に接続することができる。これにより、支持基板の電位を固定したり、活性層の表面から支持基板に対して電流を流したりすることができる。また、貫通コンタクトの周囲に形成された、活性層の他の部分よりも低い抵抗を有するコンタクト埋め込み不純物層も貫通コンタクト同様に、支持基板と活性層との電気的な接続に寄与させることができる。その結果、支持基板と活性層との間の導電路全体（基板コンタクト）における活性層の表面に沿う方向での断面積を大きくすることができる。よって、当該導電路の抵抗を低くすることができる。
しかもコンタクト埋め込み不純物層は、同一半導体基板に形成されたトランジスタ素子のトランジスタ埋め込み不純物層と互いに同一層に形成された層である。この「互いに同一層に形成された層」とは、同一の工程により互いに同時進行で作製される層同士の関係を指し、たとえば、本発明の製造方法における第１不純物層と第２不純物層との関係を指す。
具体的には、本発明の半導体装置の製造方法は、素子領域およびコンタクト領域が形成された第１導電型の活性層、前記活性層を支持する第２導電型の支持基板、および前記活性層と前記支持基板との間に挟まれ、前記活性層と前記支持基板とを電気的に絶縁する埋め込み絶縁層を有する半導体基板を準備する工程と、前記活性層の表面から前記素子領域および前記コンタクト領域へ選択的に不純物を注入することにより、前記素子領域の表面に露出する第１不純物層と、前記コンタクト領域の表面に露出する第２不純物層とを同時に形成する工程と、前記活性層をエピタキシャル成長させ、前記埋め込み絶縁層に対する前記活性層の前記表面の高さを嵩上げすることにより、前記第１不純物層を、嵩上げされた当該表面との間に間隔を空けたトランジスタ埋め込み不純物層として形成し、同時に、前記第２不純物層を、嵩上げされた当該表面との間に間隔を空けたコンタクト埋め込み不純物層として形成する工程と、前記トランジスタ埋め込み不純物層を有するトランジスタ素子を、前記素子領域に形成する工程と、前記活性層の前記表面から前記コンタクト埋め込み不純物層および前記埋め込み絶縁層を貫通して前記支持基板に達するトレンチを形成する工程、および当該トレンチ内に前記活性層および前記支持基板の両方に接する貫通コンタクトを埋設する工程を行うことにより、前記コンタクト埋め込み不純物層および前記貫通コンタクトを有する基板コンタクトを、前記コンタクト領域に形成する工程とを含む。
すなわち、第２不純物層を経て形成されるコンタクト埋め込み不純物層は、第１不純物層を経て形成されるトランジスタ埋め込み不純物層と互いに同一層であり、これらの層は、活性層の表面から不純物を注入し、その後、活性層をエピタキシャル成長させることにより同時に形成される。
この方法によれば、不純物を注入する領域を大きくすることにより、活性層の表面に沿うコンタクト埋め込み不純物層の領域を簡単に大きくすることができる。そのため、基板電位コンタクトのためのホールの側面にドーパントを注入してＳＯＩ層に不純物領域を形成する特許文献２の方法（とりわけ、特許文献２の［図１９］に開示された方法）により作製する場合に比べて、コンタクト埋め込み不純物層の断面積を大きくすることができる。その結果、従来の半導体装置に比べて、基板コンタクトの抵抗を一層低くすることができる。
また、本発明では、上記のように、コンタクト埋め込み不純物層が「活性層への不純物注入」および「活性層のエピタキシャル成長」を経て形成される。
そのため、前記基板コンタクトの形成後に、前記活性層の前記表面にフィールド絶縁膜を形成する工程と、前記フィールド絶縁膜における前記コンタクト領域上の一部を除去することにより、前記活性層の前記表面に沿う前記コンタクト埋め込み不純物層の幅よりも小さい幅の開口を前記フィールド絶縁膜に形成する工程とを実行することにより、前記活性層の前記表面に沿う前記コンタクト埋め込み不純物層の幅を、前記フィールド絶縁膜の前記開口の幅よりも大きくすることができる。
また、本発明では、前記トランジスタ素子が、前記トランジスタ埋め込み不純物層上に形成され、前記活性層の前記表面の一部を形成するトランジスタ露出不純物層をさらに含む場合、前記基板コンタクトは、前記トランジスタ露出不純物層と同一層に形成され、前記貫通コンタクトに接するコンタクト露出不純物層をさらに含むことが好ましい。
この構成によれば、活性層において、支持基板と活性層との間の導電路として利用できる部分を増やすことができるので、基板コンタクトの抵抗をより一層低くすることができる。
このような構成は、前記トランジスタ素子を形成する工程において、前記トランジスタ埋め込み不純物層の形成後、前記活性層の表面から前記素子領域へ選択的に不純物を注入することにより、前記活性層の前記表面の一部を形成するトランジスタ露出不純物層を、前記トランジスタ埋め込み不純物層上に形成する工程を実行し、さらに、前記基板コンタクトを形成する工程において、前記素子領域への前記不純物の注入時に前記コンタクト領域へ選択的に不純物を同時に注入することにより、前記活性層の前記表面の一部を形成するコンタクト露出不純物層を、前記コンタクト埋め込み不純物層上に形成する工程を実行することにより作製することができる。
この方法によれば、コンタクト露出不純物層を形成する際の活性層への不純物の注入深さを、コンタクト埋め込み不純物層を形成する際の活性層のエピタキシャル成長量に関連させて設計することにより、コンタクト露出不純物層を個別に制御することができる。したがって、得ようとする基板コンタクトの特性に応じて、コンタクト埋め込み不純物層およびコンタクト露出不純物層それぞれの不純物濃度を精密に制御することができる。その結果、不純物濃度の増減に伴って変化するコンタクト埋め込み不純物層およびコンタクト露出不純物層それぞれの抵抗値を精密に制御することができる。
また、埋め込み絶縁層に近い不純物層（コンタクト埋め込み不純物層）をエピタキシャル成長により形成し、活性層の表面に近い不純物層（コンタクト露出不純物層）をその表面からの不純物注入により形成するので、活性層の厚さ方向（縦方向）に沿って、不純物層を満遍なく形成することができる。したがって、高いアスペクト比の貫通コンタクトを形成する場合でも、そのような貫通コンタクト全体を不純物層で取り囲むことができる。その結果、支持基板へ大電流を流すことができるので、縦型デバイスにも適用することができる。
また、本発明では、前記トランジスタ素子が、第１トランジスタおよび第２トランジスタからなるＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを含み、前記第１トランジスタが、前記活性層と同一の導電型を有する前記トランジスタ埋め込み不純物層としてのＣＭＯＳ埋め込み層（たとえば、ｎ型）を含み、前記第２トランジスタが、前記活性層と反対の導電型を有する前記トランジスタ埋め込み不純物層としてのＣＭＯＳアイソレーション層（たとえば、ｐ型）を含む場合、前記コンタクト埋め込み不純物層は、前記ＣＭＯＳ埋め込み層および／または前記ＣＭＯＳアイソレーション層と同一層に形成された層を含んでいてもよい。
すなわち、基板コンタクトの低抵抗化を発現するにあたって、ＣＭＯＳ（Complementary Metal Insulator Semiconductor）トランジスタのＣＭＯＳ埋め込み層および／またはＣＭＯＳアイソレーション層と同一層に形成された層を利用することができる。
このような構成は、前記トランジスタ埋め込み不純物層として、前記活性層と同一の導電型を有するＣＭＯＳ埋め込み層を形成する工程と、前記活性層と反対の導電型を有するＣＭＯＳアイソレーション層を形成する工程とを実行した後、前記ＣＭＯＳ埋め込み層を有する第１トランジスタおよび前記ＣＭＯＳアイソレーション層を有する第２トランジスタからなるＣＭＯＳトランジスタを形成する工程を実行し、さらに、前記ＣＭＯＳ埋め込み層を形成する工程および／または前記ＣＭＯＳアイソレーション層を形成する工程と、前記コンタクト埋め込み不純物層を形成する工程とを同時に行うことにより作製することができる。
また、本発明では、前記第１トランジスタが、前記活性層と同一の導電型を有し、前記ＣＭＯＳ埋め込み層に対して前記活性層の前記表面側から接する前記トランジスタ露出不純物層としての第１ウェル層と、前記活性層と反対の導電型を有し、前記第１ウェル層の表層部に互いに間隔を空けて形成された前記トランジスタ露出不純物層としての第１ソース層および第１ドレイン層とを含み、前記第２トランジスタが、前記活性層と反対の導電型を有し、前記ＣＭＯＳアイソレーション層に対して前記活性層の前記表面側から接する前記トランジスタ露出不純物層としての第２ウェル層と、前記活性層と同一の導電型を有し、前記第２ウェル層の表層部に互いに間隔を空けて形成された前記トランジスタ露出不純物層としての第２ソース層および第２ドレイン層とを含む場合、前記コンタクト露出不純物層は、前記第１ウェル層、前記第２ウェル層、前記第１ソース層、前記第１ドレイン層、前記第２ソース層および前記第２ドレイン層のいずれかの層と同一層に形成された層を含んでいてもよい。
すなわち、基板コンタクトの低抵抗化を発現するにあたって、ＣＭＯＳトランジスタの第１ウェル層、第２ウェル層、第１ソース層、第１ドレイン層、第２ソース層および第２ドレイン層のいずれかの層と同一層に形成された層を利用することができる。
このような構成は、前記トランジスタ露出不純物層として、前記活性層と同一の導電型を有する第１ウェル層を、前記ＣＭＯＳ埋め込み層に対して前記活性層の前記表面側から接するように形成する工程と、前記活性層と反対の導電型を有する第１ソース層および第１ドレイン層を、前記第１ウェル層の表層部に互いに間隔を空けて形成する工程と、前記活性層と反対の導電型を有する第２ウェル層を、前記ＣＭＯＳアイソレーション層に対して前記活性層の前記表面側から接するように形成する工程と、前記活性層と同一の導電型を有する第２ソース層および第２ドレイン層を、前記第２ウェル層の表層部に互いに間隔を空けて形成する工程とを実行し、さらに、前記第１ウェル層を形成する工程、前記第２ウェル層を形成する工程、前記第１ソース層を形成する工程、前記第１ドレイン層を形成する工程、前記第２ソース層を形成する工程および前記第２ドレイン層を形成する工程のいずれかの工程と、前記コンタクト露出不純物層を形成する工程とを同時に行うことにより作製することができる。
また、本発明では、前記トランジスタ素子が、バイポーラトランジスタを含み、前記バイポーラトランジスタが、前記活性層と同一の導電型を有する前記トランジスタ埋め込み不純物層としてのコレクタ層を含む場合、前記コンタクト埋め込み不純物層は、前記コレクタ層と同一層に形成された層を含んでいてもよい。
すなわち、基板コンタクトの低抵抗化を発現するにあたって、バイポーラトランジスタのコレクタ層と同一層に形成された層を利用することができる。
このような構成は、前記トランジスタ埋め込み不純物層として、前記活性層と同一の導電型を有するコレクタ層を形成する工程を実行した後、前記コレクタ層を有するバイポーラトランジスタを形成する工程を実行し、さらに、前記コレクタ層を形成する工程と前記コンタクト埋め込み不純物層を形成する工程とを同時に行うことにより作製することができる。
また、本発明では、前記バイポーラトランジスタが、前記活性層と反対の導電型を有し、前記コレクタ層との間に間隔を空けて形成された前記トランジスタ露出不純物層としてのベース層と、前記活性層と同一の導電型を有し、前記ベース層の表層部に形成された前記トランジスタ露出不純物層としてのエミッタ層とを含む場合、前記コンタクト露出不純物層は、前記ベース層および／または前記エミッタ層と同一層に形成された層を含んでいてもよい。
すなわち、基板コンタクトの低抵抗化を発現するにあたって、バイポーラトランジスタのベース層および／またはエミッタ層と同一層に形成された層を利用することができる。
このような構成は、前記トランジスタ露出不純物層として、前記活性層と反対の導電型を有するベース層を、前記コレクタ層との間に間隔が空くように形成する工程と、前記活性層と同一の導電型を有するエミッタ層を、前記ベース層の表層部に形成する工程とを実行し、さらに、前記ベース層を形成する工程および／または前記エミッタ層を形成する工程と、前記コンタクト露出不純物層を形成する工程とを同時に行うことにより作製することができる。
また、本発明では、前記バイポーラトランジスタが、前記活性層と同一の導電型を有し、前記活性層の前記表面から前記ベース層を迂回して前記コレクタ層に達する前記トランジスタ露出不純物層としてのシンカー層をさらに含む場合、前記コンタクト露出不純物層は、前記シンカー層と同一層に形成された層を含んでいてもよい。
すなわち、基板コンタクトの低抵抗化を発現するにあたって、バイポーラトランジスタのシンカー層と同一層に形成された層を利用することができる。
このような構成は、前記トランジスタ露出不純物層として、前記活性層と同一の導電型を有するシンカー層を、前記活性層の前記表面から前記ベース層を迂回して前記コレクタ層に達するように形成する工程を実行し、前記シンカー層を形成する工程と、前記コンタクト露出不純物層を形成する工程とを同時に行うことにより作製することができる。
また、本発明では、前記素子領域は、前記トランジスタ素子を取り囲む環状に形成され、前記素子領域を前記活性層における他の部分から絶縁分離するための素子分離部により区画されていてもよい。
その場合、前記素子分離部は、前記活性層の前記表面から前記埋め込み絶縁層に達する環状の第１ディープトレンチと、前記第１ディープトレンチの内壁を被覆する第１絶縁膜と、前記第１ディープトレンチ内に充填された第１半導体層とを含むことが好ましい。
そして、前記コンタクト領域は、素子領域内に設けられていてもよいし、素子領域外に設けられていてもよい。あるいは、前記半導体装置が、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、電極パッドとをさらに含む場合、前記基板コンタクトは、前記電極パッドの直下に設けられていてもよい。
このように本発明では、コンタクト領域を、活性層上の様々な場所に配置することができる。さらに、コンタクト領域を素子領域と同様に、前記基板コンタクトを取り囲む環状に形成されたコンタクト分離部に区画することにより、コンタクト領域を活性層の他の部分から電気的に絶縁することができる。この場合には、コンタクト領域がどのように配置されていても、コンタクト領域を活性層の他の部分から独立させることができるので、支持基板の電位を自由に制御することができる。
なお、コンタクト分離部は、前記活性層の前記表面から前記埋め込み絶縁層に達する環状の第２ディープトレンチと、前記第２ディープトレンチの内壁を被覆する第２絶縁膜と、前記第２ディープトレンチ内に充填された第２半導体層とを含むことが好ましい。
素子分離部およびコンタクト分離部は、前記支持基板に達する前記トレンチの形成後、同時に形成することが好ましい。たとえば、前記素子領域および前記コンタクト領域それぞれを取り囲むように、前記活性層の前記表面から前記埋め込み絶縁層に達する環状のディープトレンチを形成する工程と、各前記ディープトレンチの内壁を被覆する絶縁膜を形成する工程と、各前記ディープトレンチ内に半導体層を充填する工程とを実行することにより、同時に形成することができる。
また、本発明では、貫通コンタクトの形成にあたって、前記トレンチを形成する工程は、ドライエッチングにより、前記活性層の前記表面から前記埋め込み絶縁層までのハーフトレンチを形成する工程と、ウエットエッチングにより、前記ハーフトレンチの底壁を形成する前記埋め込み絶縁層を除去する工程とを含んでいてもよい。
ドライエッチングおよびウエットエッチングの組み合わせによりトレンチが形成される場合でも、上記のように素子分離部およびコンタクト分離部が、基板コンタクトのトレンチの形成後に形成されるのであれば、ウエットエッチングに用いられるエッチング媒体と、ディープトレンチの内壁を被覆する絶縁膜との接触を防止することができる。したがって、エッチング媒体による絶縁膜の性質の変化を防止することができる。
また、本発明では、前記第１導電型および前記第２導電型は、互いに同じ導電型であり、ｎ型またはｐ型であってもよく、互いに異なる導電型であり、一方がｎ型であり、他方がｐ型であってもよい。すなわち、第１の形態（活性層：ｎ型、支持基板：ｎ型）、第２の形態（活性層：ｐ型、支持基板：ｐ型）、第３の形態（活性層：ｎ型、支持基板：ｐ型）および第４の形態（活性層：ｐ型、支持基板：ｎ型）のいずれの形態であってもよい。
また、本発明では、前記基板コンタクトは、前記支持基板における前記貫通コンタクトとの接続部分に形成された底部インプラ層を含んでいてもよい。その場合、前記底部インプラ層は、前記支持基板と同一の導電型を有していてもよいし、前記支持基板と反対の導電型を有していてもよい。
底部インプラ層が支持基板と反対の導電型である場合には、基板コンタクト（底部インプラ層）と支持基板との間にｐｎ接合が形成されるので、これらの接合をＧＮＤ（接地）用のダイオードなどとして利用することができる。
支持基板に底部インプラ層を形成する場合には、たとえば、前記支持基板に達する前記トレンチを形成した後、前記貫通コンタクトの埋設に先立って、前記トレンチの底壁に不純物を注入することにより、前記支持基板に底部インプラ層を形成する工程を実行する。また、他の手法として、前記支持基板の不純物濃度を、底部インプラ層として機能し得る程度に予め濃くする手法や、半導体基板の作製に先立って、支持基板の所定箇所に不純物を注入して底部インプラ層を形成し、その底部インプラ層を形成した後に、支持基板に埋め込み絶縁層および活性層を形成する手法が挙げられる。後者の手法の具体的な方法としては、たとえば、半導体基板として下記ＳＯＩ基板を使用する場合、シリコン基板とシリコン活性層との貼り合わせ前に、不純物注入により、シリコン基板に底部インプラ層を形成すればよい。
また、本発明では、前記半導体基板は、前記活性層および前記支持基板がシリコン（Ｓｉ）からなり、前記埋め込み絶縁層が酸化シリコン（ＳｉＯ２）からなるＳＯＩ基板を含んでいてもよい。その場合、前記貫通コンタクトは、ポリシリコン（Ｐｏｌｙ−Ｓｉ）からなることが好ましい。
この構成により、支持基板と貫通コンタクトとの接合を、シリコン同士（同種類材料）の接合とすることができる。その結果、貫通コンタクトの熱膨張係数を、支持基板の熱膨張係数に近づけることができる。そのため、貫通コンタクトおよび支持基板を、ほぼ同じ度合で熱膨張および熱収縮させることができる。よって、一方の部材のみが熱膨張や熱収縮することによって、他方の部材が破損することを防止することができる。さらに、エレクトロマイグレーションやイオンマイグレーションを抑制することもできる。また、貫通コンタクトが重金属によって汚染されることを防止することもできる。これらの結果、信頼性に優れる半導体装置を提供することができる。
本発明の一実施形態を示す半導体装置のレイアウト図である。 本発明の一実施形態に示す半導体装置の模式的な部分断面図である。 図２に示す半導体装置の製造工程の一部を示す模式的な断面図である。 図３Ａの次の工程を示す図である。 図３Ｂの次の工程を示す図である。 図３Ｃの次の工程を示す図である。 図３Ｄの次の工程を示す図である。 図３Ｅの次の工程を示す図である。 図３Ｆの次の工程を示す図である。 図３Ｇの次の工程を示す図である。 図３Ｈの次の工程を示す図である。 図３Ｉの次の工程を示す図である。 図３Ｊの次の工程を示す図である。 図３Ｋの次の工程を示す図である。 図３Ｌの次の工程を示す図である。 図３Ｍの次の工程を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態を示す半導体装置のレイアウト図である。
半導体装置１は、平面視四角形状に形成された半導体基板としての厚膜ＳＯＩ（Silicon On Insulator）基板２を備えている。厚膜ＳＯＩ基板２の表面には、複数の電極パッド（PAD）３、複数の素子領域４および複数のコンタクト領域５が形成されている。
電極パッド３は、半導体装置１の周縁に沿って配置されている。
素子領域４は、電極パッド３で取り囲まれる半導体装置１の中央部に配置されている。各素子領域４は、平面視四角環状の素子分離部６により区画されており、各素子分離部６の内側に、トランジスタ素子としてのＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ７またはバイポーラトランジスタ８が形成されている。各ＣＭＯＳトランジスタ７および各バイポーラトランジスタ８は、素子分離部６により取り囲まれている。また、ＣＭＯＳトランジスタ７は、この実施形態では、第１トランジスタとしてのｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）９および第２トランジスタとしてのｎ型ＭＯＳＦＥＴ１０を有している。バイポーラトランジスタ８は、この実施形態では、ｎｐｎバイポーラトランジスタ８である。
いくつかのコンタクト領域５は、平面視四角環状のコンタクト分離部１１により区画されており、各コンタクト分離部１１の内側に、基板コンタクト（第１基板コンタクトとしてのｎ型基板コンタクト１２および第２基板コンタクトとしてのｐ型基板コンタクト１３）が形成されている。区画されたコンタクト領域５は、素子領域内コンタクト領域として素子領域４内、または素子領域外コンタクト領域として素子領域４外に配置されている。また、素子領域４外のコンタクト領域５のいくつかは、平面視で電極パッド３に重なるように、電極パッド３の直下に配置されている。一方、コンタクト分離部１１で区画された領域を除く残りのコンタクト領域５は、コンタクト分離部１１のような境界で区画されておらず、たとえば、素子領域４の一部またはＳＯＩ基板における素子領域４以外の部分を利用して形成されている。
図２は、本発明の一実施形態に示す半導体装置の模式的な部分断面図である。
図２を参照して、図１において矢印Ａ〜Ｅで示すＣＭＯＳトランジスタ７、ｎｐｎバイポーラトランジスタ８、ｎ型基板コンタクト１２、パッド下にｎ型基板コンタクトを配置した例としてのｎ型基板コンタクト１２（ＤＴＩ分離形状で、かつＰＡＤ下に配置する場合 図２では「ＰＡＤ下の場合」と表記）およびＤＴＩで基板コンタクトを分離し、かつｐ型で構成した例としてのｐ型基板コンタクト１３（ＤＴＩ：Deep Trench Isolation分離）の内部構成を説明する。
ＣＭＯＳトランジスタ７等が形成された厚膜ＳＯＩ基板２は、支持基板としてのｎ型Ｓｉ基板１４上に、埋め込み絶縁層としてのＳｉＯ２からなるＢＯＸ（Buried OXide）層１５を介して、ｎ−型Ｓｉからなる活性層１６を積層した構造を有している。活性層１６とＳｉ基板１４とは、これらの間に挟まれたＢＯＸ層１５によって互いに電気的に絶縁されている。
厚膜ＳＯＩ基板２の各層の厚さは、ＢＯＸ層１５の厚さが、たとえば、０．５μｍ〜５μｍであり、活性層１６の厚さが、たとえば、８〜３０μｍである。なお、Ｓｉ基板１４の厚さは、最終要求仕様に応じて、研削工程により決定される。
また、ｎ−型活性層１６の不純物濃度は、たとえば、１×１０１４ｃｍ−３〜２×１０１５ｃｍ−３である。
ＣＭＯＳトランジスタ７およびｎｐｎバイポーラトランジスタ８の素子領域４を区画する素子分離部６は、活性層１６の表面１７からＢＯＸ層１５に達する環状の第１ディープトレンチ１８と、第１ディープトレンチ１８の内壁（側壁および底壁）を被覆する第１絶縁膜としての第１トレンチ薄膜１９と、第１トレンチ薄膜１９の内側を埋め尽くすように第１ディープトレンチ１８に充填された第１半導体層としての第１ポリシリコン層２０とによって形成されている。
ｎ型基板コンタクト１２（ＤＴＩ分離形状で、かつＰＡＤ下に配置する場合）およびｐ型基板コンタクト１３（ＤＴＩ分離形状）のコンタクト領域５を区画するコンタクト分離部１１は、活性層１６の表面１７からＢＯＸ層１５に達する環状の第２ディープトレンチ２１と、第２ディープトレンチ２１の内壁（側壁および底壁）を被覆する第２絶縁膜としての第２トレンチ薄膜２２と、第２トレンチ薄膜２２の内側を埋め尽くすように第２ディープトレンチ２１に充填された第２半導体層としての第２ポリシリコン層２３とによって形成されている。この実施形態では、第１および第２ディープトレンチ１８，２１は、同じ深さで形成されている。
これにより、各素子領域４およびコンタクト領域５（ｎ型基板コンタクト１２（ＤＴＩ分離形状で、かつＰＡＤ下に配置する場合）およびｐ型基板コンタクト１３（ＤＴＩ分離形状）の領域のみ）は、第１または第２ディープトレンチ１８，２１に囲まれ、ＢＯＸ層１５および第１または第２トレンチ薄膜１９，２２により、その周囲の部分から完全に絶縁分離（完全誘電体分離）された島状に形成されている。
また、活性層１６の表面１７には、ＳｉＯ２からなるフィールド絶縁膜２４（たとえば、厚さが０．５μｍ〜１．０μｍ）、ＳｉＯ２からなる第１層間絶縁膜２５（たとえば、厚さが０．５μｍ〜１．０μｍ）、第２層間絶縁膜２６（たとえば、厚さが１．０μｍ〜２．０μｍ）およびＳｉＮからなる表面保護膜２７が順に積層されている。そして、第２層間絶縁膜２６上に電極パッド３が形成されている。表面保護膜２７には、電極パッド３の一部を露出させるパッド開口２８が形成されている。
＜ＣＭＯＳトランジスタ７＞
ＣＭＯＳトランジスタ７は、上記したように、ｐ型チャネルのｐ型ＭＯＳＦＥＴ９と、ｎ型チャネルのｎ型ＭＯＳＦＥＴ１０とを有している。
ｐ型ＭＯＳＦＥＴ９は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）埋め込み層としてのｎ型のＢ／Ｌ（Buried Layer）層２９と、第１ウェル層としてのｎ型ウェル３０と、第１ソース層および第１ドレイン層としてのｐ＋型ソース層３２およびｐ＋型ドレイン層３１とを有している。
Ｂ／Ｌ層２９は、ＢＯＸ層１５および活性層１６の表面１７それぞれとの間に間隔が空くように、活性層１６内に埋め込まれた層である。Ｂ／Ｌ層２９の厚さは、作製方法により適宜変更することができるが、たとえば、３μｍ〜９μｍである。また、ｎ型のＢ／Ｌ層２９の不純物濃度は、たとえば、１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３である。
ｎ型ウェル３０は、Ｂ／Ｌ層２９に対して活性層１６の表面１７側から接するように形成され、その上部が活性層１６の表面１７の一部を形成する層である。ｎ型ウェル３０の厚さ（深さ）は、たとえば、２．０μｍ〜３．０μｍである。また、ｎ型ウェル３０の不純物濃度は、たとえば、１×１０１６ｃｍ−３〜５×１０１６ｃｍ−３である。
ｐ＋型ソース層３２およびｐ＋型ドレイン層３１は、ｎ型ウェル３０の表層部において、活性層１６の表面１７に沿って互いに間隔を空けて形成されている。
このｐ型ＭＯＳＦＥＴ９では、ｎ型ウェル３０におけるｐ＋型ソース層３２とｐ＋型ドレイン層３１との間に挟まれる部分がｐ型チャネル領域３３である。また、ｐ＋型ソース層３２およびｐ＋型ドレイン層３１の不純物濃度は、たとえば、可能な限り高い不純物濃度に設定している。
ｐ型チャネル領域３３上には、ゲート絶縁膜３４が形成されており、ゲート絶縁膜３４上には、ゲート電極３５が形成されている。また、ゲート絶縁膜３４およびゲート電極３５の周囲には、サイドウォール３６が形成されている。
ｎ型ＭＯＳＦＥＴ１０は、ＣＭＯＳ埋め込み層としてのｐ型のＬ／Ｉ（Lower Isolation）層３７と、第２ウェル層としてのｐ型ウェル３８と、第２ソース層および第２ドレイン層としてのｎ＋型ソース層４０およびｎ＋型ドレイン層３９とを有している。
Ｌ／Ｉ層３７は、ＢＯＸ層１５に接し、活性層１６の表面１７との間に間隔が空くように、活性層１６内に埋め込まれた層である。Ｌ／Ｉ層３７の厚さは、たとえば、５μｍ〜１５μｍで、Ｂ／Ｌ層２９の厚さよりも大きい。また、ｐ型のＬ／Ｉ層３７の不純物濃度は、たとえば、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３である。
ｐ型ウェル３８は、Ｌ／Ｉ層３７に対して活性層１６の表面１７側から接するように形成され、その上部が活性層１６の表面１７の一部を形成する層である。ｐ型ウェル３８の厚さ（深さ）は、たとえば、１．５μｍ〜２．５μｍである。また、ｐ型ウェル３８の不純物濃度は、たとえば、５×１０１５ｃｍ−３〜１×１０１７ｃｍ−３である。
ｎ＋型ソース層４０およびｎ＋型ドレイン層３９は、ｐ型ウェル３８の表層部において、活性層１６の表面１７に沿って互いに間隔を空けて形成されている。
このｎ型ＭＯＳＦＥＴ１０では、ｐ型ウェル３８におけるｎ＋型ソース層４０とｎ＋型ドレイン層３９との間に挟まれる部分がｎ型チャネル領域４１である。また、ｎ＋型ソース層４０およびｎ＋型ドレイン層３９の不純物濃度は、たとえば、可能な限り高い不純物濃度に設定している。
ｎ型チャネル領域４１上には、ゲート絶縁膜４２が形成されており、ゲート絶縁膜４２上には、ゲート電極４３が形成されている。また、ゲート絶縁膜４２およびゲート電極４３の周囲には、サイドウォール４４が形成されている。
ＣＭＯＳトランジスタ７が形成された素子領域４において、第１層間絶縁膜２５上には、ｐ型ソース配線４６、ｐ型ドレイン配線４５、ｎ型ソース配線４８およびｎ型ドレイン配線４７が形成されている。これらの配線４５〜４８はそれぞれ、第１層間絶縁膜２５およびフィールド絶縁膜２４を貫通してｐ＋型ソース層３２、ｐ＋型ドレイン層３１、ｎ＋型ソース層４０およびｎ＋型ドレイン層３９に接続されている。
＜ｎｐｎバイポーラトランジスタ８＞
ｎｐｎバイポーラトランジスタ８は、トランジスタ埋め込み層としてのｎ型のコレクタ層４９と、トランジスタ露出不純物層としての、ｐ型のベース層５０、ｎ＋型のエミッタ層５１およびｎ型のシンカー層５２とを有している。
コレクタ層４９は、ＢＯＸ層１５および活性層１６の表面１７それぞれとの間に間隔が空くように、活性層１６内に埋め込まれた層である。コレクタ層４９の厚さは、この実施形態では、Ｂ／Ｌ層２９の厚さと同じ大きさであり、たとえば、３μｍ〜９μｍである。また、ｎ型のコレクタ層４９の不純物濃度は、たとえば、１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３である。
ベース層５０は、コレクタ層４９との間に間隔が空くようにコレクタ層４９の上方に形成され、その上部が活性層１６の表面１７の一部を形成する層である。ベース層５０の厚さ（深さ）は、この実施形態では、ｐ型ウェル３８の厚さと同じ大きさであり、たとえば、１．５μｍ〜２．５μｍである。また、ｐ型のベース層５０の不純物濃度は、たとえば、５×１０１５ｃｍ−３〜１×１０１７ｃｍ−３である。
シンカー層５２は、ベース層５０との間に間隔が空くように、活性層１６の表面１７に沿ってベース層５０と隣接して形成されている。シンカー層５２は、活性層１６の表面１７からベース層５０の側方を通ってコレクタ層４９の上部に接続されている。また、ｎ型のシンカー層５２は、その上部が残りの部分よりも不純物濃度が高いｎ＋型のシンカーコンタクト領域５３とされている。
シンカー層５２の厚さ（深さ）は、たとえば、３．０μｍ〜５．０μｍである。また、ｎ型シンカー層５２の不純物濃度（シンカーコンタクト領域５３以外の部分の濃度）は、たとえば、１×１０１８ｃｍ−３〜５×１０１９ｃｍ−３である。
シンカーコンタクト領域５３の厚さ（深さ）は、この実施形態では、ｎ＋型ソース層４０およびｎ＋型ドレイン層３９の厚さと同じ大きさである。また、ｎ＋型のシンカーコンタクト領域５３の不純物濃度は、たとえば、可能な限り高い不純物濃度に設定している。
エミッタ層５１は、ベース層５０におけるシンカー層５２に近い側の端部および遠い側の端部のうち遠い側の端部において、ベース層５０の表層部にウェル状に形成されている。これにより、ベース層５０におけるシンカー層５２に遠い側の端部では、エミッタ層５１が活性層１６の表面１７の一部を形成している。エミッタ層５１の厚さ（深さ）は、この実施形態では、シンカーコンタクト領域５３の厚さと同じ大きさである。
ｎｐｎバイポーラトランジスタ８が形成された素子領域４において、第１層間絶縁膜２５上には、コレクタ配線５４、ベース配線５５およびエミッタ配線５６が形成されている。これらの配線５４〜５６はそれぞれ、第１層間絶縁膜２５およびフィールド絶縁膜２４を貫通してシンカー層５２（シンカーコンタクト領域５３）、ベース層５０およびエミッタ層５１に接続されている。シンカーコンタクト領域５３に接続されたコレクタ配線５４は、シンカー層５２を介してコレクタ層４９に電気的に接続される。
＜ｎ型基板コンタクト１２＞
ｎ型基板コンタクト１２は、ｎ型Ｓｉ基板１４に対してＳｉ基板１４と同一の導電型（ｎ型）の部分によりオーミックコンタクトを形成するものであって、コンタクト埋め込み不純物層としてのｎ型コンタクト埋め込み層５７と、貫通コンタクト５８と、コンタクト露出不純物層としてのｎ型コンタクト露出層５９と、ｎ＋型底部インプラ層６０とを有している。
ｎ型コンタクト埋め込み層５７は、この実施形態では、Ｂ／Ｌ層２９およびコレクタ層４９と互いに同一層に形成された層である。
ここで、「互いに同一層に形成された層」とは、後述する図３Ａ〜図３Ｎに示すように、同一の工程により互いに同時進行で作製される層同士の関係を指している（以下、同様）。つまり、ｎ型コンタクト埋め込み層５７は、Ｂ／Ｌ層２９およびコレクタ層４９と同一の工程により作製される。
したがって、ｎ型コンタクト埋め込み層５７の厚さ（深さ）は、この実施形態では、Ｂ／Ｌ層２９およびコレクタ層４９の厚さと同じ大きさである。
貫通コンタクト５８は、ｎ型不純物がドーピングされたポリシリコンからなり、活性層１６の表面１７から活性層１６およびＢＯＸ層１５を貫通してＳｉ基板１４に達する平面視長方形状の柱状に形成されている。具体的には、柱状の貫通コンタクト５８は、活性層１６を貫通するコンタクト本体６１と、ＢＯＸ層１５を貫通してＳｉ基板１４に接続されたコンタクト底部６２とを含み、コンタクト底部６２がコンタクト本体６１よりも幅広に形成されている。この幅広のコンタクト底部６２には、貫通コンタクト５８の長手方向（平面視の長辺に沿う方向）に沿って延びる細長い空隙６３が形成されている。なお、空隙６３は、半導体装置１の作製条件によって形成されないこともある。
この実施形態では、貫通コンタクト５８の本体の周面に接するように、ｎ型コンタクト埋め込み層５７がコンタクト本体６１を取り囲んでいる。コンタクト本体６１を取り囲むｎ型コンタクト埋め込み層５７の範囲は、コンタクト本体６１の平面視形状によらず自由な大きさに設定できる。コンタクト本体６１の平面サイズは、貫通コンタクト５８の深さ、アスペクト比に制限されるが、たとえば、短辺が１μｍ〜４μｍであり、長辺は制限がない。また、ｎ型の貫通コンタクト５８の不純物濃度は、ポリシリコンに不純物をドーピングすることにより自由に選択することができる。
ｎ型コンタクト露出層５９は、コンタクト本体６１の上部（活性層１６に近い側の端部）の周面に接するようにコンタクト本体６１を取り囲むｎ型環状コンタクトウェル６４と、活性層１６の表層部において当該コンタクト本体６１の上部と互いに混在するように形成され、Ｓｉ基板１４の電位を取り出すためのｎ型コンタクト取り出し部６５とを含んでいる。
ここで、「ｎ型コンタクト取り出し部６５とコンタクト本体６１の上部とが互いに混在する」とは、たとえば、活性層１６およびコンタクト本体６１がいずれもＳｉ（コンタクト本体６１はＰｏｌｙ−Ｓｉ）からなる結果、活性層１６に不純物を注入してｎ型コンタクト取り出し部６５を形成した際に、コンタクト本体６１の上部の不純物濃度がｎ型コンタクト取り出し部６５の不純物濃度に準じて規定されて、コンタクト本体６１がｎ型コンタクト取り出し部６５の一部と一体化することである（以下、同様）。
ｎ型環状コンタクトウェル６４は、この実施形態では、ｎ型ウェル３０と互いに同一層に形成された層である。したがって、ｎ型環状コンタクトウェル６４の厚さは、この実施形態では、ｎ型ウェル３０の厚さと同じ大きさである。
ｎ型コンタクト取り出し部６５は、この実施形態では、シンカー層５２と互いに同一層に形成された層であり、シンカー層５２と同様に、その上部が残りの部分よりも不純物濃度が高いｎ＋型の電位取り出し用コンタクト領域６６とされている。
ｎ型コンタクト取り出し部６５の厚さ（深さ）は、この実施形態では、シンカー層５２の厚さと同じ大きさであり、たとえば、３．０μｍ〜５．０μｍである。また、ｎ型コンタクト取り出し部６５の不純物濃度（ｎ＋型電位取り出し用コンタクト領域６６以外の部分の濃度）は、たとえば、ｎ型環状コンタクトウェル６４の濃度と、ｎ型コンタクト取り出し部６５の濃度とを合わせた濃度である。
ｎ＋型電位取り出し用コンタクト領域６６の厚さ（深さ）は、この実施形態では、ｎ＋型ソース層４０、ｎ＋型ドレイン層３９およびシンカーコンタクト領域５３の厚さと同じ大きさである。また、ｎ＋型電位取り出し用コンタクト領域６６の不純物濃度は、たとえば、可能な限り高い不純物濃度に設定している。
ｎ＋型底部インプラ層６０は、Ｓｉ基板１４の表層部に形成されており、貫通コンタクト５８のコンタクト底部６２に接続されている。また、ｎ＋型底部インプラ層６０の不純物濃度は、たとえば、可能な限り高い不純物濃度に設定している。このｎ型基板コンタクト１２は、Ｓｉ基板１４（ｎ型）と底部インプラ層（ｎ＋型）の導電型が同じであることから、Ｓｉ基板１４との間にオーミックコンタクトを形成する。
ｎ型基板コンタクト１２が形成されたコンタクト領域５において、フィールド絶縁膜２４には、ｎ型コンタクト取り出し部６５を露出させる開口６７が形成されている。この開口６７は、活性層１６の表面１７に沿う幅が、同方向に沿うｎ型コンタクト埋め込み層５７の幅よりも小さくなっている。
また、第１層間絶縁膜２５上には、コンタクト配線６８が形成されている。コンタクト配線６８は、第１層間絶縁膜２５を貫通し、フィールド絶縁膜２４の開口６７を介してｎ型コンタクト取り出し部６５（ｎ＋型電位取り出し用コンタクト領域６６）に接続されている。これにより、Ｓｉ基板１４の電位を、ｎ＋型底部インプラ層６０、貫通コンタクト５８およびコンタクト配線６８によって活性層１６の表面１７側に取り出すことができる。
＜ｎ型基板コンタクト１２（ＤＴＩ分離形状で、かつＰＡＤ下に配置する場合）＞
この項において、前述のｎ型基板コンタクト１２の各部に対応する部分には、当該各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
電極パッド３の直下には、コンタクト分離部１１で区画されたコンタクト領域５が形成されており、当該コンタクト領域５内に複数（図２では３つ）のｎ型基板コンタクト１２が設けられている。
複数のｎ型基板コンタクト１２は、互いに間隔を空けて並べて配置されている。互いに間隔を空けて設けられたｎ型基板コンタクト１２の貫通コンタクト５８間には、ＢＯＸ層１５の厚さに依存した幅設定の間隔を設ける。具体的には、ＢＯＸ層１５の厚さの２倍以上の間隔が設けられている。これよりも間隔が狭いと、たとえば、後述する工程においてＢＯＸ層１５をウエットエッチングで除去する際（図３Ｅ参照）、隣り合うｎ型基板コンタクト１２（トレンチ８０）を隔てる活性層１６の一部が、エッチング液により侵食（サイドエッチング）されて除去されてしまうおそれがある。なお、図３Ｅに示す工程において、ＢＯＸ層１５をドライエッチングする場合には、上記間隔は、ＢＯＸ層１５の厚さの２倍未満にすることができる。
ｎ型コンタクト埋め込み層６９は、互いに隣り合う貫通コンタクト５８の各間に入り込み、複数の貫通コンタクト５８を一括して取り囲むように形成されている。また、ｎ型コンタクト露出層５９のｎ型環状コンタクトウェル７０もｎ型コンタクト埋め込み層６９と同様に、互いに隣り合うする貫通コンタクト５８の各間に入り込み、複数の貫通コンタクト５８を一括して取り囲むように形成されている。つまり、ｎ型コンタクト埋め込み層６９およびｎ型環状コンタクトウェル７０は、複数のｎ型基板コンタクト１２によって共用されている。また、コンタクト配線６８も同様に、複数のｎ型基板コンタクト１２によって共用されている。
一方、ｎ型コンタクト露出層５９のｎ型コンタクト取り出し部６５は、各ｎ型基板コンタクト１２に一つずつ設けられている。各ｎ型コンタクト取り出し部６５は、第２層間絶縁膜２６における電極パッド３の直下の部分にビアを設けることにより、電極パッド３と電気的に接続されていてもよい。
＜ｐ型基板コンタクト１３（ＤＴＩ分離形状）＞
この項において、前述のｎ型基板コンタクト１２の各部に対応する部分には、当該各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
コンタクト領域５は、コンタクト分離部１１で区画（ＤＴＩ分離形状）されており、当該コンタクト領域５内に複数（図２では３つ）のｐ型基板コンタクト１３が設けられている。
複数のｐ型基板コンタクト１３は、互いに間隔を空けて並べて配置されている。互いに間隔を空けて設けられたｐ型基板コンタクト１３の貫通コンタクト５８間には、ＢＯＸ層１５の厚さに依存した幅設定の間隔を設ける。具体的には、ＢＯＸ層１５の厚さの２倍以上の間隔が設けられている。
各ｐ型基板コンタクト１３は、ｎ型Ｓｉ基板１４に対してＳｉ基板１４と異なる導電型（ｐ型）の部分によりｐｎ接合を形成するものであって、コンタクト埋め込み不純物層としてのｐ型コンタクト埋め込み層７１と、貫通コンタクト５８と、コンタクト露出不純物層としてのｐ型コンタクト露出層７２と、ｐ＋型底部インプラ層７３とを有している。貫通コンタクト５８の構成は、前述のｎ型基板コンタクト１２と同様である。
ｐ型コンタクト埋め込み層７１は、この実施形態では、Ｌ／Ｉ層３７と互いに同一層に形成された層である。したがって、ｐ型コンタクト埋め込み層７１の厚さは、この実施形態では、Ｌ／Ｉ層３７の厚さと同じ大きさである。このｐ型コンタクト埋め込み層７１は、互いに隣り合う貫通コンタクト５８の各間に入り込み、複数の貫通コンタクト５８を一括して取り囲むように形成されている。
ｐ型コンタクト露出層７２は、コンタクト本体６１の上部（活性層１６に近い側の端部）の周面に接するようにコンタクト本体６１を取り囲むｐ型環状コンタクトウェル７４と、活性層１６の表層部において当該コンタクト本体６１の上部と互いに混在するように形成され、Ｓｉ基板１４の電位を取り出すためのｐ＋型コンタクト取り出し部７５とを含んでいる。
ｐ型環状コンタクトウェル７４は、この実施形態では、ｐ型ウェル３８と互いに同一層に形成された層である。したがって、ｐ型環状コンタクトウェル７４の厚さ（深さ）は、この実施形態では、ｐ型ウェル３８の厚さと同じ大きさである。また、ｐ型環状コンタクトウェル７４もｐ型コンタクト埋め込み層７１と同様に、互いに隣り合う貫通コンタクト５８の各間に入り込み、複数の貫通コンタクト５８を一括して取り囲むように形成されている。つまり、ｐ型コンタクト埋め込み層７１およびｐ型環状コンタクトウェル７４は、複数のｐ型基板コンタクト１３によって共用されている。
ｐ＋型コンタクト取り出し部７５は、この実施形態では、ｐ＋型ソース層３２およびｐ＋型ドレイン層３１と互いに同一層に形成された層である。ｐ＋型コンタクト取り出し部７５の厚さ（深さ）は、この実施形態では、ｐ＋型ソース層３２およびｐ＋型ドレイン層３１の厚さと同じ大きさである。また、ｐ＋型コンタクト取り出し部７５の不純物濃度は、たとえば、可能な限り高い不純物濃度に設定している。
ｐ＋型底部インプラ層７３は、Ｓｉ基板１４の表層部に形成されており、貫通コンタクト５８の接続部に接続されている。また、ｐ＋型底部インプラ層７３の不純物濃度は、たとえば、可能な限り高い不純物濃度に設定している。このｐ型基板コンタクト１３（ＤＴＩ分離形状）は、Ｓｉ基板１４（ｎ型）と底部インプラ層（ｐ＋型）の導電型が異なることから、Ｓｉ基板１４との間にｐｎ接合を形成する。なお、Ｓｉ基板１４がｐ型の場合には、ｐ型基板コンタクト１３は、ｐ型Ｓｉ基板１４との間にオーミックコンタクトを形成する。
図３Ａ〜図３Ｎは、図２に示す半導体装置の製造工程の一部を示す模式的な断面図である。
前述の半導体装置１を製造するには、たとえば、図３Ａに示すように、厚膜ＳＯＩ基板２を準備する。この厚膜ＳＯＩ基板２の活性層１６の厚さは、たとえば、８μｍ〜３０μｍである。
次に、図３Ｂに示すように、活性層１６の表面１７にＳｉＯ２からなる保護膜７７の形成後、素子領域４およびコンタクト領域５へｎ型不純物（たとえば、ヒ素（Ａｓ））を選択的に注入し、続いて、ｐ型不純物（たとえば、ホウ素（Ｂ））を選択的に注入する。なお、ｎ型不純物およびｐ型不純物の注入順序は、入れ替わってもよい。続いて、ＳＯＩ基板を、たとえば、１１００℃〜１２００℃で熱処理することにより、ｎ型不純物およびｐ型不純物が活性層１６の表層部に拡散する。これにより、第１不純物層としてのＬ／Ｉ層３７、Ｂ／Ｌ層２９およびコレクタ層４９と、第２不純物層としてのｎ型コンタクト埋め込み層５７，６９およびｐ型コンタクト埋め込み層７１とが同時に形成される。その後、保護膜７７を剥離する。
次に、図３Ｃに示すように、活性層１６をエピタキシャル成長させることにより、活性層１６の表面１７を全体的に嵩上げする。この嵩上げの厚さは、たとえば、ｎｐｎバイポーラトランジスタ８の要求性能等に応じて設定する。これにより、図３Ｂの工程で形成されたＬ／Ｉ層３７やｎ型コンタクト埋め込み層５７，６９等の層が、活性層１６の表面１７との間に間隔を空けた埋め込み層として形成される。その後、活性層１６の表面１７に、絶縁マスク７８を形成する。
次に、図３Ｄに示すように、公知のフォトリソグラフィ技術により、絶縁マスク７８をパターニングすることにより、ｎ型基板コンタクト１２およびｐ型基板コンタクト１３の各貫通コンタクト５８を形成すべき領域に開口（たとえば、８μｍ長さ×２μｍ幅）を形成する。続いて、その絶縁マスク７８を用いたＲＩＥ（Reactive Ion Etching：反応性イオンエッチング)により、活性層１６の表面１７からｎ型コンタクト埋め込み層５７，６９およびｐ型コンタクト埋め込み層７１を貫通してＢＯＸ層１５までの複数のハーフトレンチ７９を同時に形成する。
次に、絶縁マスク７８を残したまま、図３Ｅに示すように、ウエットエッチングにより、ハーフトレンチ７９の底壁を形成するＢＯＸ層１５を除去する。この際、ウエットエッチングに用いられるエッチング液は、ＢＯＸ層１５の厚さ方向だけでなく、厚さ方向に直交する方向にも広がる。これにより、底部が幅広なトレンチ８０が形成される。
次に、図３Ｆに示すように、ｎ＋型底部インプラ層６０を形成すべき部分を露出させるトレンチ８０内へｎ型不純物（たとえば、ヒ素（Ａｓ））を選択的に注入する。続いて、ｐ＋型底部インプラ層７３を形成すべき部分を露出させるｐ型不純物（たとえば、ホウ素（Ｂ））を選択的に注入する。なお、ｎ型不純物およびｐ型不純物の注入順序は、入れ替わってもよい。これにより、ｎ＋型底部インプラ層６０およびｐ＋型底部インプラ層７３が同時に形成される。
次に、図３Ｇに示すように、熱ＣＶＤ法により、ｎ型不純物を添加しながら、各トレンチ８０内にポリシリコンを埋設する。これにより、コンタクト底部６２に空隙６３が形成された貫通コンタクト５８が形成される。貫通コンタクト５８の形成後、絶縁マスク７８を剥離する。
次に、図３Ｈに示すように、貫通コンタクト５８を覆うように活性層１６の表面１７にＳｉＯ２からなる保護膜８１の形成後、素子領域４およびコンタクト領域５へｎ型不純物（たとえば、ヒ素（Ａｓ））を選択的に注入する。続いて、ＳＯＩ基板を、たとえば、１０００℃〜１１００℃で熱処理することにより、ｎ型不純物が活性層１６の表層部に拡散する。これにより、ｎｐｎトランジスタのシンカー層５２およびｎ型コンタクト取り出し部６５が同時に形成される。
次に、図３Ｉに示すように、素子領域４およびコンタクト領域５へｎ型不純物（たとえば、ヒ素（Ａｓ））を選択的に注入し、続いて、ｐ型不純物（たとえば、ホウ素（Ｂ））を選択的に注入する。なお、ｎ型不純物およびｐ型不純物の注入順序は、入れ替わってもよい。続いて、ＳＯＩ基板を、たとえば、１０００℃〜１１００℃で熱処理することにより、ｎ型不純物およびｐ型不純物が活性層１６の表層部に拡散する。これにより、ｐ型ウェル３８、ｎ型ウェル３０、ベース層５０、ｎ型環状コンタクトウェル６４，７０およびｐ型環状コンタクトウェル７４が同時に形成される。
次に、図３Ｊに示すように、公知のフォトリソグラフィ技術により、保護膜８１をパターニングすることにより、第１ディープトレンチ１８および第２ディープトレンチ２１を形成すべき領域に開口を形成する。続いて、その保護膜８１をマスクとしてを用いたＲＩＥにより、活性層１６の表面１７から活性層１６を貫通してＢＯＸ層１５までの第１ディープトレンチ１８および第２ディープトレンチ２１を同時に形成する。その後、保護膜８１を剥離する。
次に、図３Ｋに示すように、活性層１６を熱酸化することにより、第１トレンチ薄膜１９および第２トレンチ薄膜２２を含む絶縁膜８２を、活性層１６の表面１７に形成する。
次に、図３Ｌに示すように、ＣＶＤ法により、第１ディープトレンチ１８および第２ディープトレンチ２１内にポリシリコンを埋設する。これにより、第１ポリシリコン層２０および第２ポリシリコン層２３が形成されて、素子分離部６およびコンタクト分離部１１が同時に形成される。その後、第１ディープトレンチ１８および第２ディープトレンチ２１外の絶縁膜８２を剥離する。
次に、図３Ｍに示すように、活性層１６を熱酸化することにより、活性層１６の表面１７にフィールド絶縁膜２４を形成する。
次に、図３Ｎに示すように、素子領域４およびコンタクト領域５へｎ型不純物（たとえば、ヒ素（Ａｓ））を選択的に注入する。続いて、素子領域４およびコンタクト領域５へｐ型不純物（たとえば、ホウ素（Ｂ））を選択的に注入する。なお、ｎ型不純物およびｐ型不純物の注入順序は、入れ替わってもよい。続いて、ＳＯＩ基板を、たとえば、８００℃〜９００℃で熱処理することにより、ｎ型不純物およびｐ型不純物が活性層１６の表層部に拡散する。これにより、ｐ＋型ソース層３２、ｐ＋型ドレイン層３１、ｎ＋型ソース層４０、ｎ＋型ドレイン層３９、ｎ＋型電位取り出し用コンタクト領域６６およびｐ＋型コンタクト取り出し部７５が同時に形成される。その後、第１層間絶縁膜２５、各配線、第２層間絶縁膜２６、電極パッド３および表面保護膜２７を形成する工程等を行うことにより、図２に示す半導体装置１が得られる。
以上のように、この半導体装置１によれば、ｎ型基板コンタクト１２の貫通コンタクト５８とＳｉ基板１４との間にオーミックコンタクトを形成することができる。これにより、Ｓｉ基板１４の電位を、ｎ＋型底部インプラ層６０、貫通コンタクト５８およびコンタクト配線６８によって活性層１６の表面１７側に取り出すことができる。そのため、コンタクト配線６８の電位を所定の値にすることにより、Ｓｉ基板１４の電位を固定したり、Ｓｉ基板１４に対して電流を流したりすることができる。
また、Ｓｉ基板１４と貫通コンタクト５８（ポリシリコン）との接合が、シリコン同士（同種類材料）の接合であるため、貫通コンタクト５８の熱膨張係数を、Ｓｉ基板１４の熱膨張係数に近づけることができる。そのため、貫通コンタクト５８およびＳｉ基板１４を、ほぼ同じ度合で熱膨張および熱収縮させることができる。よって、貫通コンタクト５８またはＳｉ基板１４の一方のみが熱膨張や熱収縮することによって、他方が破損することを防止することができる。さらに、エレクトロマイグレーションやイオンマイグレーションを抑制することもできる。また、貫通コンタクト５８が重金属によって汚染されることを防止することもできる。これらの結果、信頼性に優れる半導体装置１を提供することができる。
また、ｎ型コンタクト埋め込み層５７，６９も貫通コンタクト５８と同様に、Ｓｉ基板１４と活性層１６との電気的な接続に寄与させることができる。その結果、Ｓｉ基板１４と活性層１６との間の導電路全体（ｎ型基板コンタクト１２）の断面積（活性層１６の表面１７に沿う方向での断面積）を大きくすることができる。よって、当該導電路の抵抗を低くすることができる。
そして、ｎ型コンタクト埋め込み層５７，６９は、Ｂ／Ｌ層２９およびコレクタ層４９と互いに同一層にあり、これらの層は、素子領域４およびコンタクト領域５に選択的にｎ型不純物を注入し（図３Ｂの工程）、その後、活性層１６をエピタキシャル成長させて嵩上げすることにより同時に形成される（図３Ｃの工程）。そのため、図３Ｂの工程において、コンタクト領域５におけるｎ型不純物の注入領域を大きくすることにより、活性層１６の表面１７に沿うｎ型コンタクト埋め込み層５７，６９の領域を簡単に大きくすることができる。したがって、ｎ型基板コンタクト１２（ＤＴＩ分離形状で、かつＰＡＤ下に配置する場合）のように、複数の貫通コンタクト５８を一括して取り囲むｎ型コンタクト埋め込み層６９を簡単に形成することができる。
そのため、基板電位コンタクトのためのホールの側面にドーパントを注入してＳＯＩ層に不純物領域を形成する特許文献２の方法（とりわけ、特許文献２の［図１９］に開示された方法）により作製する場合に比べて、ｎ型コンタクト埋め込み層５７，６９の断面積を大きくすることができる。その結果、従来の半導体装置に比べて、基板コンタクトの抵抗を一層低くすることができる。
また、ｎ型コンタクト埋め込み層５７，６９に加えて、貫通コンタクト５８を取り囲むｎ型コンタクト露出層５９が形成されている。これにより、活性層１６において、Ｓｉ基板１４と活性層１６との間の導電路として利用できる不純物層の面積を増やすことができるので、基板コンタクトの抵抗をより一層低くすることができる。
また、図３Ｃの工程において活性層１６のエピタキシャル成長量を制御することにより、活性層１６におけるｎ型コンタクト埋め込み層５７，６９の上方の部分の厚さを簡単に調節することができる。そのため、この成長量に応じて、ｎ型コンタクト露出層５９を形成する際の活性層１６へのｎ型不純物の注入深さを調節することにより、ｎ型コンタクト露出層５９を個別に制御することができる。したがって、得ようとするｎ型基板コンタクト１２の特性に応じて、ｎ型コンタクト埋め込み層５７，６９およびｎ型コンタクト露出層５９それぞれの不純物濃度を精密に制御することができる。その結果、不純物濃度の増減に伴って変化するｎ型コンタクト埋め込み層５７，６９およびｎ型コンタクト露出層５９それぞれの抵抗値を精密に制御することができる。
また、ＢＯＸ層１５に近い不純物層（ｎ型コンタクト埋め込み層５７，６９）をエピタキシャル成長により形成し、活性層１６の表面１７に近い不純物層（ｎ型コンタクト露出層５９）をその表面からの不純物注入により形成するので、活性層１６の厚さ方向（縦方向）に沿って、不純物層を満遍なく形成することができる。したがって、高いアスペクト比の貫通コンタクト５８を形成する場合でも、そのような貫通コンタクト５８全体を不純物層で取り囲むことができる。その結果、Ｓｉ基板１４へ大電流を流すことができるので、縦型デバイスにも適用することができる。
また、この半導体装置１では、コンタクト領域５を、活性層１６上の様々な場所に配置することができる。さらに、コンタクト領域５をコンタクト分離部１１で区画すれば、コンタクト領域５を活性層１６の他の部分から電気的に絶縁することができる。この場合には、コンタクト領域５がどのように配置されていても、コンタクト領域５を活性層１６の他の部分から独立させることができるので、Ｓｉ基板１４の電位を自由に制御することができる。
また、半導体装置１の製造工程において、素子分離部６およびコンタクト分離部１１を形成する工程（図３Ｊ〜図３Ｌ）が、貫通コンタクト５８を形成する際のウエットエッチング（図３Ｅの工程）の後に実行される。そのため、当該ウエットエッチングに用いられるエッチング液と、第１および第２トレンチ薄膜１９，２２との接触を防止することができる。したがって、エッチング液による第１および第２トレンチ薄膜１９，２２の性質の変化を防止することができる。
また、ｐ型基板コンタクト１３においては、ｐ＋型底部インプラ層７３とＳｉ基板１４（ｎ型）との間にｐｎ接合を形成することができる。これにより、ｐ型基板コンタクト１３を、ＧＮＤ用のダイオードとして利用することができる。
以上、本発明の一実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、基板コンタクト形成工程（図３Ｄ）、トレンチ分離形成工程（図３Ｋ）およびＬＯＣＯＳ酸化分離（フィールド絶縁膜）形成工程（図３Ｍ）の順序は、互いに入れ替えることができる。
また、前述の実施形態では、厚膜ＳＯＩ基板２は、ｎ型のＳｉ基板１４およびｎ−型の活性層１６の組み合わせであったが、たとえば、ｎ型のＳｉ基板およびｐ−型の活性層、ｐ型のＳｉ基板およびｎ−型の活性層、ならびにｐ型のＳｉ基板およびｐ−型の活性層の組み合わせであってもよい。Ｓｉ基板がｐ型の場合には、Ｓｉ基板にｐ＋型底部インプラ層を形成することにより、基板コンタクトとＳｉ基板との間にオーミックコンタクトを形成でき、Ｓｉ基板にｎ＋型底部インプラ層を形成することにより、当該ｎ＋型底部インプラ層とＳｉ基板（ｐ型）との間にｐｎ接合を形成することができる。
また、貫通コンタクト５８は、ポリシリコンである必要はなく、たとえば、タングステン（Ｗ）等の金属であってもよい。また、ポリシリコンである場合においては、不純物がドーピングされていなくてもよい。
また、ｎ型基板コンタクト１２およびｐ型基板コンタクト１３の平面形状は、長方形である必要はなく、たとえば、正方形状、円形状、田の字形状、目の字形状などであってもよい。その場合、これらの形状を構成するトレンチの幅は、加工上のマージンを考慮して、一定幅であることが好ましい。
また、素子領域４およびコンタクト領域５のレイアウトについては、図１に示したものに限らず、適宜変更することができる。
本発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュール（高耐圧用途）に組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 厚膜ＳＯＩ基板
３ 電極パッド
４ 素子領域
５ コンタクト領域
６ 素子分離部
７ ＣＭＯＳトランジスタ
８ ｎｐｎバイポーラトランジスタ
９ ｐ型ＭＯＳＦＥＴ
１０ ｎ型ＭＯＳＦＥＴ
１１ コンタクト分離部
１２ ｎ型基板コンタクト
１３ ｐ型基板コンタクト
１４ Ｓｉ基板
１５ ＢＯＸ層
１６ 活性層
１７ （活性層の）表面
１８ 第１ディープトレンチ
１９ 第１トレンチ薄膜
２０ 第１ポリシリコン層
２１ 第２ディープトレンチ
２２ 第２トレンチ薄膜
２３ 第２ポリシリコン層
２４ フィールド絶縁膜
２５ 第１層間絶縁膜
２６ 第２層間絶縁膜
２７ 表面保護膜
２９ Ｂ／Ｌ層
３０ ｎ型ウェル
３１ ｐ＋型ドレイン層
３２ ｐ＋型ソース層
３７ Ｌ／Ｉ層
３８ ｐ型ウェル
３９ ｎ＋型ドレイン層
４０ ｎ＋型ソース層
４９ コレクタ層
５０ ベース層
５１ エミッタ層
５２ シンカー層
５３ シンカーコンタクト領域
５７ ｎ型コンタクト埋め込み層
５８ 貫通コンタクト
５９ ｎ型コンタクト露出層
６０ ｎ＋型底部インプラ層
６１ コンタクト本体
６２ コンタクト底部
６３ 空隙
６４ ｎ型環状コンタクトウェル
６５ ｎ型コンタクト取り出し部
６６ 電位取り出し用コンタクト領域
６９ ｎ型コンタクト埋め込み層
７０ ｎ型環状コンタクトウェル
７１ ｐ型コンタクト埋め込み層
７２ ｐ型コンタクト露出層
７３ ｐ＋型底部インプラ層
７４ ｐ型環状コンタクトウェル
７５ ｐ型コンタクト取り出し部
７９ ハーフトレンチ
８０ トレンチ

Claims (34)

  1. 素子領域およびコンタクト領域が形成された第１導電型の活性層、前記活性層を支持する第２導電型の支持基板、および前記活性層と前記支持基板との間に挟まれ、前記活性層と前記支持基板とを電気的に絶縁する埋め込み絶縁層を有する半導体基板と、
    前記素子領域に形成され、前記活性層の表面との間に間隔を空けて前記活性層内に形成されたトランジスタ埋め込み不純物層を有するトランジスタ素子と、
    前記コンタクト領域に形成され、前記トランジスタ埋め込み不純物層と同一層に形成されたコンタクト埋め込み不純物層、および前記活性層の前記表面から前記コンタクト埋め込み不純物層および前記埋め込み絶縁層を貫通して前記支持基板に達する複数の貫通コンタクトを有する基板コンタクトとを含み、
    前記複数の貫通コンタクトの間隔は、前記埋め込み絶縁層の厚さの２倍以上であり、
    前記トランジスタ素子は、第１トランジスタおよび第２トランジスタからなるＣＭＯＳトランジスタを含み、
    前記第１トランジスタは、前記活性層と同一の導電型を有する前記トランジスタ埋め込み不純物層としてのＣＭＯＳ埋め込み層を含み、
    前記第２トランジスタは、前記活性層と反対の導電型を有し、前記埋め込み絶縁層に接するように形成された、前記トランジスタ埋め込み不純物層としてのＣＭＯＳアイソレーション層を含み、
    前記コンタクト埋め込み不純物層は、少なくとも前記ＣＭＯＳアイソレーション層と同一層に形成された層を含む、半導体装置。
  2. 前記活性層の前記表面に形成され、前記コンタクト領域の一部を露出させる開口が形成されたフィールド絶縁膜をさらに含み、
    前記活性層の前記表面に沿う前記コンタクト埋め込み不純物層の幅が、前記フィールド絶縁膜の前記開口の幅よりも大きい、請求項１に記載の半導体装置。
  3. 前記トランジスタ素子は、前記トランジスタ埋め込み不純物層上に形成され、前記活性層の前記表面の一部を形成するトランジスタ露出不純物層をさらに含み、
    前記基板コンタクトは、前記トランジスタ露出不純物層と同一層に形成され、前記貫通コンタクトに接するコンタクト露出不純物層をさらに含む、請求項１または２に記載の半導体装置。
  4. 前記コンタクト埋め込み不純物層は、前記ＣＭＯＳ埋め込み層と同一層に形成された層を含む、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記第１トランジスタは、
    前記活性層と同一の導電型を有し、前記ＣＭＯＳ埋め込み層に対して前記活性層の前記表面側から接する前記トランジスタ露出不純物層としての第１ウェル層と、
    前記活性層と反対の導電型を有し、前記第１ウェル層の表層部に互いに間隔を空けて形成された前記トランジスタ露出不純物層としての第１ソース層および第１ドレイン層とを含み、
    前記第２トランジスタは、
    前記活性層と反対の導電型を有し、前記ＣＭＯＳアイソレーション層に対して前記活性層の前記表面側から接する前記トランジスタ露出不純物層としての第２ウェル層と、
    前記活性層と同一の導電型を有し、前記第２ウェル層の表層部に互いに間隔を空けて形成された前記トランジスタ露出不純物層としての第２ソース層および第２ドレイン層とを含み、
    前記コンタクト露出不純物層は、前記第１ウェル層、前記第２ウェル層、前記第１ソース層、前記第１ドレイン層、前記第２ソース層および前記第２ドレイン層のいずれかの層と同一層に形成された層を含む、請求項３に記載の半導体装置。
  6. 前記トランジスタ素子は、バイポーラトランジスタを含み、
    前記バイポーラトランジスタは、前記活性層と同一の導電型を有する前記トランジスタ埋め込み不純物層としてのコレクタ層を含み、
    前記コンタクト埋め込み不純物層は、前記コレクタ層と同一層に形成された層を含む、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記バイポーラトランジスタは、
    前記活性層と反対の導電型を有し、前記コレクタ層との間に間隔を空けて形成された前記トランジスタ露出不純物層としてのベース層と、
    前記活性層と同一の導電型を有し、前記ベース層の表層部に形成された前記トランジスタ露出不純物層としてのエミッタ層とを含み、
    前記コンタクト露出不純物層は、前記ベース層および／または前記エミッタ層と同一層に形成された層を含む、請求項３に係る請求項６に記載の半導体装置。
  8. 前記バイポーラトランジスタは、前記活性層と同一の導電型を有し、前記活性層の前記表面から前記ベース層を迂回して前記コレクタ層に達する前記トランジスタ露出不純物層としてのシンカー層をさらに含み、
    前記コンタクト露出不純物層は、前記シンカー層と同一層に形成された層を含む、請求項３に係る請求項７に記載の半導体装置。
  9. 前記素子領域は、前記トランジスタ素子を取り囲む環状に形成され、前記素子領域を前記活性層における他の部分から絶縁分離するための素子分離部により区画されている、請求項１〜８のいずれか一項に記載の半導体装置。
  10. 前記素子分離部は、前記活性層の前記表面から前記埋め込み絶縁層に達する環状の第１ディープトレンチと、前記第１ディープトレンチの内壁を被覆する第１絶縁膜と、前記第１ディープトレンチ内に充填された第１半導体層とを含む、請求項９に記載の半導体装置。
  11. 前記コンタクト領域は、前記素子領域内に設けられた素子領域内コンタクト領域を含む、請求項９または１０に記載の半導体装置。
  12. 前記コンタクト領域は、前記素子領域外に設けられた素子領域外コンタクト領域を含む、請求項９〜１１のいずれか一項に記載の半導体装置。
  13. 前記半導体基板上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成され、電極パッドとをさらに含み、
    前記基板コンタクトは、前記電極パッドの直下に設けられたパッド下基板コンタクトを含む、請求項１〜１２のいずれか一項に記載の半導体装置。
  14. 前記コンタクト領域は、前記基板コンタクトを取り囲む環状に形成され、前記活性層の前記表面から前記埋め込み絶縁層に達するコンタクト分離部により区画されている、請求項１〜１３のいずれか一項に記載の半導体装置。
  15. 前記コンタクト分離部は、前記活性層の前記表面から前記埋め込み絶縁層に達する環状の第２ディープトレンチと、前記第２ディープトレンチの内壁を被覆する第２絶縁膜と、前記第２ディープトレンチ内に充填された第２半導体層とを含む、請求項１４に記載の半導体装置。
  16. 前記第１導電型および前記第２導電型は互いに同じ導電型であり、ｎ型またはｐ型である、請求項１〜１５のいずれか一項に記載の半導体装置。
  17. 前記第１導電型および前記第２導電型は互いに異なる導電型であり、一方がｎ型であり、他方がｐ型である、請求項１〜１５のいずれか一項に記載の半導体装置。
  18. 前記基板コンタクトは、前記支持基板における前記貫通コンタクトとの接続部分に形成された底部インプラ層を含む、請求項１〜１７のいずれか一項に記載の半導体装置。
  19. 前記基板コンタクトは、前記支持基板と同一の導電型を有する前記底部インプラ層を有する第１基板コンタクトを含む、請求項１８に記載の半導体装置。
  20. 前記基板コンタクトは、前記支持基板と反対の導電型を有する前記底部インプラ層を有する第２基板コンタクトを含む、請求項１８または１９に記載の半導体装置。
  21. 前記半導体基板は、前記活性層および前記支持基板がシリコンからなり、前記埋め込み絶縁層が酸化シリコンからなるＳＯＩ基板を含む、請求項１〜２０のいずれか一項に記載の半導体装置。
  22. 前記貫通コンタクトは、ポリシリコンからなる、請求項１〜２１のいずれか一項に記載の半導体装置。
  23. 素子領域およびコンタクト領域が形成された第１導電型の活性層、前記活性層を支持する第２導電型の支持基板、および前記活性層と前記支持基板との間に挟まれ、前記活性層と前記支持基板とを電気的に絶縁する埋め込み絶縁層を有する半導体基板を準備する工程と、
    前記活性層の表面から前記素子領域および前記コンタクト領域へ選択的に不純物を注入することにより、前記素子領域の表面に露出する第１不純物層と、前記コンタクト領域の表面に露出する第２不純物層とを同時に形成する工程と、
    前記活性層をエピタキシャル成長させ、前記埋め込み絶縁層に対する前記活性層の前記表面の高さを嵩上げすることにより、前記第１不純物層を、嵩上げされた当該表面との間に間隔を空けたトランジスタ埋め込み不純物層として形成し、同時に、前記第２不純物層を、嵩上げされた当該表面との間に間隔を空けたコンタクト埋め込み不純物層として形成する工程と、
    前記トランジスタ埋め込み不純物層を有するトランジスタ素子を、前記素子領域に形成する工程と、
    前記活性層の前記表面から前記コンタクト埋め込み不純物層および前記埋め込み絶縁層を貫通して前記支持基板に達する複数のトレンチを前記埋め込み絶縁層の厚さの２倍以上の間隔で形成する工程、および当該トレンチ内に前記活性層および前記支持基板の両方に接する複数の貫通コンタクトを埋設する工程を行うことにより、前記コンタクト埋め込み不純物層および前記複数の貫通コンタクトを有する基板コンタクトを、前記コンタクト領域に形成する工程とを含み、
    前記トランジスタ埋め込み不純物層を形成する工程は、前記トランジスタ埋め込み不純物層として、
    前記活性層と同一の導電型を有するＣＭＯＳ埋め込み層を形成する工程と、
    前記活性層と反対の導電型を有するＣＭＯＳアイソレーション層を、前記埋め込み絶縁層に接するように形成する工程とを含み、
    前記トランジスタ素子を形成する工程は、前記ＣＭＯＳ埋め込み層を有する第１トランジスタおよび前記ＣＭＯＳアイソレーション層を有する第２トランジスタからなるＣＭＯＳトランジスタを形成する工程を含み、
    前記コンタクト埋め込み不純物層を形成する工程は、少なくとも前記ＣＭＯＳアイソレーション層を形成する工程と同時に行う工程を含む、半導体装置の製造方法。
  24. 前記基板コンタクトの形成後に、前記活性層の前記表面に、前記活性層の前記表面に沿う前記コンタクト埋め込み不純物層の幅よりも小さい幅の開口を有するフィールド絶縁膜を形成する工程をさらに含む、請求項２３に記載の半導体装置の製造方法。
  25. 前記トランジスタ素子を形成する工程は、前記トランジスタ埋め込み不純物層の形成後、前記活性層の表面から前記素子領域へ選択的に不純物を注入することにより、前記活性層の前記表面の一部を形成するトランジスタ露出不純物層を、前記トランジスタ埋め込み不純物層上に形成する工程をさらに含み、
    前記基板コンタクトを形成する工程は、前記素子領域への前記不純物の注入時に前記コンタクト領域へ選択的に不純物を同時に注入することにより、前記活性層の前記表面の一部を形成するコンタクト露出不純物層を、前記コンタクト埋め込み不純物層上に形成する工程をさらに含む、請求項２３または２４に記載の半導体装置の製造方法。
  26. 前記コンタクト埋め込み不純物層を形成する工程は、前記ＣＭＯＳ埋め込み層を形成する工程と同時に行う工程を含む、請求項２３〜２５のいずれか一項に記載の半導体装置の製造方法。
  27. 前記トランジスタ露出不純物層を形成する工程は、前記トランジスタ露出不純物層として、
    前記活性層と同一の導電型を有する第１ウェル層を、前記ＣＭＯＳ埋め込み層に対して前記活性層の前記表面側から接するように形成する工程と、
    前記活性層と反対の導電型を有する第１ソース層および第１ドレイン層を、前記第１ウェル層の表層部に互いに間隔を空けて形成する工程と、
    前記活性層と反対の導電型を有する第２ウェル層を、前記ＣＭＯＳアイソレーション層に対して前記活性層の前記表面側から接するように形成する工程と、
    前記活性層と同一の導電型を有する第２ソース層および第２ドレイン層を、前記第２ウェル層の表層部に互いに間隔を空けて形成する工程とを含み、
    前記コンタクト露出不純物層を形成する工程は、前記第１ウェル層を形成する工程、前記第２ウェル層を形成する工程、前記第１ソース層を形成する工程、前記第１ドレイン層を形成する工程、前記第２ソース層を形成する工程および前記第２ドレイン層を形成する工程のいずれかの工程と同時に行う工程を含む、請求項２５に記載の半導体装置の製造方法。
  28. 前記トランジスタ埋め込み不純物層を形成する工程は、前記トランジスタ埋め込み不純物層として、前記活性層と同一の導電型を有するコレクタ層を形成する工程を含み、
    前記トランジスタ素子を形成する工程は、前記コレクタ層を有するバイポーラトランジスタを形成する工程を含み、
    前記コンタクト埋め込み不純物層を形成する工程は、前記コレクタ層を形成する工程と同時に行う工程を含む、請求項２３〜２７のいずれか一項に記載の半導体装置の製造方法。
  29. 前記トランジスタ露出不純物層を形成する工程は、前記トランジスタ露出不純物層として、
    前記活性層と反対の導電型を有するベース層を、前記コレクタ層との間に間隔が空くように形成する工程と、
    前記活性層と同一の導電型を有するエミッタ層を、前記ベース層の表層部に形成する工程とを含み、
    前記コンタクト露出不純物層を形成する工程は、前記ベース層を形成する工程および／または前記エミッタ層を形成する工程と同時に行う工程を含む、請求項２５に係る請求項２８に記載の半導体装置の製造方法。
  30. 前記トランジスタ露出不純物層を形成する工程は、前記トランジスタ露出不純物層として、前記活性層と同一の導電型を有するシンカー層を、前記活性層の前記表面から前記ベース層を迂回して前記コレクタ層に達するように形成する工程を含み、
    前記コンタクト露出不純物層を形成する工程は、前記シンカー層を形成する工程と同時に行う工程を含む、請求項２５に係る請求項２９に記載の半導体装置の製造方法。
  31. 前記トレンチを形成する工程は、
    ドライエッチングにより、前記活性層の前記表面から前記埋め込み絶縁層までのハーフトレンチを形成する工程と、
    ウエットエッチングにより、前記ハーフトレンチの底壁を形成する前記埋め込み絶縁層を除去する工程とを含む、請求項２３〜３０のいずれか一項に記載の半導体装置の製造方法。
  32. 前記支持基板に達する前記トレンチを形成した後、前記貫通コンタクトの埋設に先立って、前記トレンチの底壁に不純物を注入することにより、前記支持基板に底部インプラ層を形成する工程をさらに含む、請求項２３〜３１のいずれか一項に記載の半導体装置の製造方法。
  33. 前記支持基板に達する前記トレンチの形成後、前記素子領域を前記活性層の他の部分から絶縁分離するための素子分離部と、前記コンタクト領域を前記活性層の他の部分から絶縁分離するためのコンタクト分離部とを同時に形成する工程をさらに含む、請求項２３〜３２のいずれか一項に記載の半導体装置の製造方法。
  34. 前記素子分離部および前記コンタクト分離部を形成する工程は、
    前記素子領域および前記コンタクト領域それぞれを取り囲むように、前記活性層の前記表面から前記埋め込み絶縁層に達する環状のディープトレンチを形成する工程と、
    各前記ディープトレンチの内壁を被覆する絶縁膜を形成する工程と、
    各前記ディープトレンチ内に半導体層を充填する工程とを含む、請求項３３に記載の半導体装置の製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5766462B2 (ja) * 2011-02-24 2015-08-19 ローム株式会社 半導体装置およびその製造方法
US20180138081A1 (en) * 2016-11-15 2018-05-17 Vanguard International Semiconductor Corporation Semiconductor structures and method for fabricating the same
TWI608606B (zh) * 2017-01-26 2017-12-11 新唐科技股份有限公司 電平位移器以及半導體元件
DE102017101662B4 (de) 2017-01-27 2019-03-28 Infineon Technologies Austria Ag Halbleiterbauelement mit einer Isolationsstruktur und einer Verbindungsstruktur sowie ein Verfahren zu dessen Herstellung
US20180226292A1 (en) * 2017-02-06 2018-08-09 Globalfoundries Inc. Trench isolation formation from the substrate back side using layer transfer
JP2020004936A (ja) * 2018-07-02 2020-01-09 株式会社デンソー 半導体装置およびその製造方法
US10600894B2 (en) * 2018-07-03 2020-03-24 Qualcomm Incorporated Bipolar junction transistor and method of fabricating the same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5324982A (en) * 1985-09-25 1994-06-28 Hitachi, Ltd. Semiconductor memory device having bipolar transistor and structure to avoid soft error
DE3776454D1 (de) * 1986-08-13 1992-03-12 Siemens Ag Integrierte bipolar- und komplementaere mos-transistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung.
JPH04280423A (ja) * 1991-03-08 1992-10-06 Fujitsu Ltd 半導体装置の製造方法
DE69125390T2 (de) * 1991-07-03 1997-08-28 Cons Ric Microelettronica Laterale Bipolartransistorstruktur mit integriertem Kontrollschaltkreis und integriertem Leistungstransistor und deren Herstellungsprozess
JPH0529603A (ja) * 1991-07-19 1993-02-05 Fujitsu Ltd 半導体装置の製造方法
US5994755A (en) * 1991-10-30 1999-11-30 Intersil Corporation Analog-to-digital converter and method of fabrication
US5889293A (en) * 1997-04-04 1999-03-30 International Business Machines Corporation Electrical contact to buried SOI structures
US6696707B2 (en) * 1999-04-23 2004-02-24 Ccp. Clare Corporation High voltage integrated switching devices on a bonded and trenched silicon substrate
KR100356577B1 (ko) * 2000-03-30 2002-10-18 삼성전자 주식회사 에스오아이 기판과 그 제조방법 및 이를 이용한에스오아이 엠오에스에프이티
JP2001308330A (ja) * 2000-04-19 2001-11-02 Oki Electric Ind Co Ltd 半導体集積回路装置
JP2002050709A (ja) * 2000-08-04 2002-02-15 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002190521A (ja) * 2000-10-12 2002-07-05 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4176342B2 (ja) * 2001-10-29 2008-11-05 川崎マイクロエレクトロニクス株式会社 半導体装置およびそのレイアウト方法
US7073139B2 (en) * 2003-06-03 2006-07-04 International Business Machines Corporation Method for determining cell body and biasing plate contact locations for embedded dram in SOI
JP4982948B2 (ja) * 2004-08-19 2012-07-25 富士電機株式会社 半導体装置の製造方法
JP2006237208A (ja) * 2005-02-24 2006-09-07 Renesas Technology Corp 半導体装置およびその製造方法
JP5220988B2 (ja) * 2005-05-23 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置
JP4984839B2 (ja) * 2005-11-14 2012-07-25 株式会社デンソー 半導体装置
US7488662B2 (en) * 2005-12-13 2009-02-10 Chartered Semiconductor Manufacturing, Ltd. Self-aligned vertical PNP transistor for high performance SiGe CBiCMOS process
JP2009539248A (ja) * 2006-06-02 2009-11-12 アギア システムズ インコーポレーテッド バイポーラ接合トランジスタのためのコレクタ基板静電容量を減少させる構造体および方法
JP2009054828A (ja) * 2007-08-28 2009-03-12 Renesas Technology Corp 半導体装置およびその製造方法
US7960998B2 (en) * 2008-02-15 2011-06-14 National Semiconductor Corporation Electrical test structure and method for characterization of deep trench sidewall reliability
US8093677B2 (en) * 2009-04-17 2012-01-10 Infineon Technologies Austria Ag Semiconductor device and manufacturing method
JP5641879B2 (ja) * 2010-11-02 2014-12-17 ルネサスエレクトロニクス株式会社 半導体装置
JP5766462B2 (ja) * 2011-02-24 2015-08-19 ローム株式会社 半導体装置およびその製造方法

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