TWI608606B - 電平位移器以及半導體元件 - Google Patents

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Description

電平位移器以及半導體元件
本發明是有關於一種電平位移器以及包括所述電平位移器的半導體元件。
近年來，高壓積體電路主要是應用在功率切換（power switch）電路，如各項電源管理裝置中提供電源開關切換之用。一般而言，高壓積體電路包括高電位電路區與低電位電路區，其藉由電平位移器（level shifter）將低電壓訊號向上電平位移到較高電壓訊號。然而，現有的電平位移器常會因為電場分布不均而產生漏電流或崩潰電壓下降的問題。
有鑒於此，本發明提供一種電平位移器以及包括所述電平位移器的半導體元件，可有效抑制漏電流並提升崩潰電壓，以提升元件的效能。
本發明提供一種電平位移器，其位於高電位電路區與低電位電路區之間且包括基底、埋入島區以及隔離結構。埋入島區具有第一導電型且埋於基底中。隔離結構具有第二導電型、位於基底中且圍繞埋入島區。此外，隔離結構靠近高電位電路區處的尺寸不同於隔離結構靠近低電位電路區處的尺寸。
在本發明的一實施例中，上述尺寸包括長度、寬度或兩者。
在本發明的一實施例中，上述隔離結構的寬度隨著遠離高電位電路區而逐漸地減少或階梯式減少。
在本發明的一實施例中，上述隔離結構的摻雜深度隨著遠離高電位電路區而逐漸地減少。
在本發明的一實施例中，上述隔離結構為塊狀隔離摻雜區。
在本發明的一實施例中，上述隔離結構具有多個分開的隔離摻雜區，第(i+1)個隔離摻雜區比第(i)個隔離摻雜區更靠近低電位電路區，且i為正整數。
在本發明的一實施例中，上述第(i+1)個隔離摻雜區的長度小於第(i)個隔離摻雜區的長度。
在本發明的一實施例中，上述第(i+1)個隔離摻雜區的摻雜深度小於第(i)個隔離摻雜區的摻雜深度。
在本發明的一實施例中，上述電平位移器更包括具有第一導電型的摻雜區，其位於埋入島區與低電位電路區之間的基底中，且被隔離結構圍繞。
在本發明的一實施例中，上述摻雜區為電平位移器的汲極。
本發明另提供一種半導體元件，其包括基底、高電位電路以及電平位移器。基底具有高電位電路區、終端區以及低電位電路區，其中低電位電路區環繞高電位電路區，且終端區位於高電位電路區與低電位電路區之間。高電位電路位於高電位電路區中且包括埋入層，所述埋入層具有第一導電型且埋於基底中。電平位移器位於終端區中且包括基底、埋入島區以及隔離結構。埋入島區具有第一導電型且埋於基底中。隔離結構具有第二導電型、位於基底中且圍繞埋入島區，其中隔離結構靠近高電位電路區處的尺寸不同於隔離結構靠近低電位電路區處的尺寸。此外，埋入層的凹面對應於埋入島區的凸面，且隔離結構位於埋入層與埋入島區之間。
在本發明的一實施例中，上述高電位電路區為一上橋電路區，所述低電位電路區為一下橋電路區。
在本發明的一實施例中，上述隔離結構的長度、寬度或兩者隨著遠離高電位電路區而逐漸地減少或階梯式減少。
在本發明的一實施例中，上述電平位移器更包括摻雜區，其具有第一導電型、位於埋入島區與低電位電路區之間的基底中，且被隔離結構圍繞。
在本發明的一實施例中，上述隔離結構的摻雜深度隨著遠離高電位電路區而逐漸地減少。
在本發明的一實施例中，上述隔離結構具有第一隔離摻雜區、第二隔離摻雜區以及第三隔離摻雜區。第一隔離摻雜區與高電位電路區相鄰且完全位於埋入層與埋入島區之間。第二隔離摻雜區與第一隔離摻雜區相鄰且部分位於埋入層與埋入島區之間。第三隔離摻雜區與第二隔離摻雜區以及低電位電路區相鄰。
在本發明的一實施例中，上述第一隔離摻雜區與第二隔離摻雜區接觸，且第二隔離摻雜區與第三隔離摻雜區接觸。
在本發明的一實施例中，上述第一隔離摻雜區、第二隔離摻雜區以及第三隔離摻雜區彼此分開。
本發明又提供一種電平位移器，其位於高電位電路區與低電位電路區之間且包括基底、埋入島區以及隔離結構。埋入島區具有第一導電型且位於基底中。隔離結構具有第二導電型、位於基底中且圍繞埋入島區。此外，隔離結構的寬度實質上相同，但隔離結構靠近高電位電路區處的摻雜濃度不同於隔離結構靠近低電位電路區處的摻雜濃度。
在本發明的一實施例中，上述隔離結構的摻雜濃度隨著遠離高電位電路區而逐漸地減少或階梯式減少。
基於上述，在本發明的半導體元件或電平位移器中，由於配置有尺寸漸變或/及摻雜濃度漸變的隔離結構，故可完全空乏隔離區，均勻分散高電位電路區與低電位電路區之間的高電場聚集效應，進而有效抑制漏電流並提升崩潰電壓。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在以下的實施例中，當第一導電型為N型，第二導電型為P型；當第一導電型為P型，第二導電型為N型。在本實施例中，是以第一導電型為N型，第二導電型為P型為例來實施，但本發明並不以此為限。在一實施例中，N型摻質例如是磷或是砷，且P型摻質例如是硼。
圖1至圖5是依照本發明多個實施例所繪示的多種半導體元件的俯視透視圖。圖6至圖8是依照本發明多個實施例所繪示之多種半導體元件的隔離結構的剖面示意圖。為簡化以及清楚說明起見，圖1至圖5僅僅繪示一些構件的相對關係。特別要說明的是，這些構件並不需要形成在同一平面。換言之，這些構件之頂面或底面離基底表面的距離並不需要相同，而可以視製程需要而調整。
請參照圖1以及圖6，本發明的半導體元件1包括基底100。基底100包括半導體材料。在一實施例中，基底100可為具有第二導電型（例如P型）的半導體基底，例如P型含矽磊晶層。基底100可視需要具有P型或N型井區。在一實施例中，基底100具有高電位電路區10、終端區20以及低電位電路區30。更具體地說，低電位電路區30環繞高電位電路區10，且終端區20位於高電位電路區10與低電位電路區30之間。在一實施例中，高電位電路區可為上橋電路區，低電位電路區可為下橋電路區。
本發明的半導體元件1更包括操作電壓為約600 V以上的高電位電路。在一實施例中，高電位電路位於高電位電路區10中且包括具有第一導電型（例如N型）的埋入層108以及具有第一導電型（例如N型）的摻雜區110。埋入層108以及摻雜區110均位於基底100中。在一實施例中，從圖1的上視圖來看，埋入層108為塊狀埋入層。更具體地說，埋入層108的一側具有凹面108S或弧狀側壁，而另三側具有實質上垂直側壁。埋入層108的摻雜濃度可在5×10 16至1×10 19原子/cm 3的範圍內。在一實施例中，摻雜區110環繞埋入層108的實質上垂直側壁，但未環繞埋入層108的凹面108S。摻雜區110的摻雜濃度可在1×10 18至1×10 20原子/cm 3的範圍內。在一實施例中，摻雜區110可作為高電位電路的浮動基底接觸區，並與埋入層108連接。在一實施例中，摻雜區110的底面高於埋入層108的頂面。當然，高電位電路可更包括本領域具有通常知識者已知的常用構件，如閘極、源極、內連線等等。
本發明的半導體元件1更包括操作電壓為約40 V以下的低電位電路。低電位電路位於低電位電路區30中且包括具有第二導電型（例如P型）的井區112。井區112位於基底100中。在一實施例中，井區112環繞終端區20。井區112的摻雜濃度可在1×10 16至1×10 18原子/cm 3的範圍內。
本發明的半導體元件1更包括位於終端區20中的電平位移器LS，用以控制高電位電路區10與低電位電路區30之間的訊號變換。本發明電平位移器LS包括具有第一導電型（例如N型）的埋入島區102以及具有第一導電型（例如N型）的摻雜區104。
埋入島區102位於基底100中。在一實施例中，從圖1的上視圖來看，埋入島區102為具有凸面102S的島狀埋入區塊。更具體地說，埋入島區102的相對側均具有弧狀側壁，且其一側之凸面102S或弧狀側壁的曲度大於其另一側之弧狀側壁的曲度。在本實施例中，埋入島區102與埋入層108彼此分開，且埋入層108的凹面108S對應於埋入島區102的凸面102S，如圖1所示。埋入島區102的摻雜濃度可在1×1016至5×1019原子/cm3的範圍內。在一實施例中，埋入島區102與埋入層108的摻雜濃度相同。在另一實施例中，埋入島區102與埋入層108的摻雜濃度不同。
此外，摻雜區104位於埋入島區102與高電位電路區10之間的基底100中。摻雜區104的摻雜濃度可在1×1017至1×1020原子/cm3的範圍內。在一實施例中，摻雜區104作為電平位移器LS的汲極。在一實施例中，摻雜區104的底面高於埋入島區102的頂面。
本發明的電平位移器LS更包括具有第二導電型(例如P型)的隔離結構106。在一實施例中，隔離結構106位於基底100中且圍繞埋入島區102以及摻雜區104，並與井區112連接。在一實施例中，隔離結構106的摻雜濃度大致上固定，且可在1×1016至1×1018原子/cm3的範圍內，例如在1×1016、5×1016、1×1017、5×1017、1×1018原子/cm3中任意兩數值的範圍內。然而，隔離結構106的尺寸並不固定。特別要說明的是，由於本發明之隔離結構106為尺寸漸變的隔離結構，因此可完全空乏隔離區，均勻分散高電位電路區10與低電位電路區30之間的高電場聚集效應，進而有效抑制漏電流並提升崩潰電壓。在一實施例中，隔離結構106靠近高電位電路區10處的尺寸不同於隔離結構106靠近低電位電 路區30處的尺寸。在一實施例中，所述尺寸包括長度、寬度或兩者。
在一實施例中，如圖1所示，隔離結構106的寬度隨著遠離高電位電路區10(或接近低電位電路區30)而逐漸地減少。更具體地說，從高電位電路區10往低電位電路區30的方向來看，隔離結構106具有實質上光滑的側壁。在一實施例中，隔離結構106可具有(例如但不限於)第一隔離摻雜區106a、第二隔離摻雜區106b以及第三隔離摻雜區106c。第一隔離摻雜區106a與高電位電路區10相鄰且完全位於埋入層108與埋入島區102之間。在一實施例中，第一隔離摻雜區106a至埋入層108或埋入島區102的距離大致上相等。第二隔離摻雜區106b與第一隔離摻雜區106a相鄰並接觸，且部分位於埋入層108與埋入島區102之間。在一實施例中，第二隔離摻雜區106b至埋入層108或埋入島區102的距離隨著遠離高電位電路區10(或接近低電位電路區30)而逐漸地增加。此外，第二隔離摻雜區106b的外邊界可超出或切齊於摻雜區104的外邊界。第三隔離摻雜區106c與第二隔離摻雜區106b以及低電位電路區30相鄰。在一實施例中，第三隔離摻雜區106c與井區112接觸。此外，隔離結構106的摻雜深度隨著遠離高電位電路區10而逐漸地減少，如圖6所示。
圖2至圖4的半導體結構與圖1的半導體結構類似，僅隔離結構的形狀不同，以下就不同處說明，相同處則不再贅述。
在圖2之半導體結構2的電平位移器LS中，隔離結構206的寬度隨著遠離高電位電路區10(或接近低電位電路區30)而階梯式減少。更具體地說，從高電位電路區10往低電位電路區30的方向來看，隔離結構206具有階梯狀的側壁。在一實施例中，隔離結構206可具有（例如但不限於）第一隔離摻雜區206a、第二隔離摻雜區206b以及第三隔離摻雜區206c。第一隔離摻雜區206a與高電位電路區10相鄰且完全位於埋入層108與埋入島區102之間。在一實施例中，第一隔離摻雜區206a具有實質上相等寬度。第二隔離摻雜區206b與第一隔離摻雜區206a相鄰並接觸，且部分位於埋入層108與埋入島區102之間。在一實施例中，第二隔離摻雜區206b具有實質上相等寬度，且第二隔離摻雜區206b的寬度小於第一隔離摻雜區206a的寬度。此外，第二隔離摻雜區206b的外邊界可超出或切齊於摻雜區104的外邊界。第三隔離摻雜區206c與第二隔離摻雜區206b以及低電位電路區30相鄰。在一實施例中，第三隔離摻雜區206c與井區112接觸，第三隔離摻雜區206c具有實質上相等寬度，且第三隔離摻雜區206c的寬度小於第二隔離摻雜區206b的寬度。此外，隔離結構206的摻雜深度隨著遠離高電位電路區10而逐漸地減少，如圖6所示。
在圖1以及圖2的半導體結構1/2的電平位移器LS中，隔離結構106/206均為塊狀隔離摻雜區。然而，本發明並不以此為限。在另一實施例中，隔離結構可具有多個分開的隔離摻雜區，如圖3以及圖4所示。
在圖3之半導體結構3的電平位移器LS中，隔離結構306的長度隨著遠離高電位電路區10（或接近低電位電路區30）而減少。在一實施例中，隔離結構306可具有（例如但不限於）第一隔離摻雜區306a、第二隔離摻雜區306b以及第三隔離摻雜區306c。第一隔離摻雜區306a與高電位電路區10相鄰且完全位於埋入層108與埋入島區102之間。在一實施例中，第一隔離摻雜區306a具有實質上相等寬度。第二隔離摻雜區306b與第一隔離摻雜區306a相鄰但不接觸，且部分位於埋入層108與埋入島區102之間。在一實施例中，第二隔離摻雜區306b可具有摻雜區塊306b-1、306b-2，其中摻雜區塊306b-1、306b-2與第一隔離摻雜區306a具有實質上相等寬度，但第一隔離摻雜區306a的長度大於摻雜區塊306b-1的長度，且摻雜區塊306b-1的長度大於摻雜區塊306b-2的長度。此外，摻雜區塊306b-2的外邊界可超出或切齊於摻雜區104的外邊界。第三隔離摻雜區306c與第二隔離摻雜區306b以及低電位電路區30相鄰。在一實施例中，第三隔離摻雜區306c與井區112接觸，但未與第二隔離摻雜區306b接觸。在一實施例中，第三隔離摻雜區306c可具有摻雜區塊306c-1、306c-2，其中摻雜區塊306c-1、306c-2與摻雜區塊306b-1、306b-2具有實質上相等寬度，但摻雜區塊306b-2的長度大於摻雜區塊306c-1的長度，且摻雜區塊306c-1的長度大於摻雜區塊306c-2的長度。此外，隔離結構306的摻雜深度隨著遠離高電位電路區10而逐漸地減少，如圖7所示。
圖3的隔離結構306的多個隔離摻雜區的寬度相等，僅長度隨著遠離高電位電路區10（或接近低電位電路區30）而減少。然而，本發明並不以此為限。在圖4的隔離結構406中，多個隔離摻雜區的寬度以及長度均隨著遠離高電位電路區10（或接近低電位電路區30）而減少。更具體地說，第一隔離摻雜區406a的平均長度/寬度大於第二隔離摻雜區406b的平均長度/寬度，且第二隔離摻雜區406b的平均長度/寬度大於第三隔離摻雜區406c的平均長度/寬度。此外，在第二隔離摻雜區406b以及第三隔離摻雜區406c中，摻雜區塊406b-1的長度/寬度大於摻雜區塊406b-2的長度/寬度，摻雜區塊406b-2的長度/寬度大於摻雜區塊406c-1的長度/寬度，且摻雜區塊406c-1的長度/寬度大於摻雜區塊406c-2的長度/寬度。此外，隔離結構406的摻雜深度隨著遠離高電位電路區10而逐漸地減少，如圖7所示。
在圖3及圖4的實施例中，摻雜區塊之間的間隙可維持實質上固定，但本發明並不以此為限。在另一實施例中，視製程需要，摻雜區塊之間的間隙也可以隨著遠離高電位電路區10（或接近低電位電路區30）而逐漸增加。
在上述實施例中，是以隔離結構可具有三個分開的隔離摻雜區為例來說明之，但並不用以限定本發明。更具體地說，隔離結構可具有多個分開的隔離摻雜區，第(i+1)個隔離摻雜區比第(i)個隔離摻雜區更靠近低電位電路區30，且i為正整數。此外，第(i+1)個隔離摻雜區的長度小於第(i)個隔離摻雜區的長度，且第(i+1)個隔離摻雜區的摻雜深度小於第(i)個隔離摻雜區的摻雜深度。
在一實施例中，隔離結構106/206/306/406的之至少部分的底面低於埋入島區102的頂面。在一實施例中，隔離結構106/206/306/406的之至少部分的底面低於位於低電位電路區30中井區112的頂面。
此外，圖1至圖4的尺寸/摻雜深度漸變的隔離結構106/206/306/406均可藉由單一個光罩以及單一個植入步驟定義完成，製程簡單，具備市場競爭力。
另外，除了可改變隔離結構的尺寸之外，也可改變隔離結構的摻雜濃度，以達到可完全空乏隔離區、有效抑制漏電流並提升崩潰電壓的功效。如圖5所示，電平位移器LS的隔離結構506的寬度實質上相同，但隔離結構506靠近所述高電位電路區10處的摻雜濃度不同於隔離結構506靠近低電位電路區30處的摻雜濃度。在一實施例中，隔離結構506的摻雜濃度隨著遠離所述高電位電路區10而逐漸地減少或階梯式減少。在一實施例中，隔離結構506的摻雜深度隨著遠離所述高電位電路區10而逐漸地減少或階梯式減少，如圖8所示。
在一實施例中，隔離結構506可具有（例如但不限於）第一隔離摻雜區506a、第二隔離摻雜區506b以及第三隔離摻雜區506c。第一隔離摻雜區506a的平均摻雜濃度大於第二隔離摻雜區506b的平均摻雜濃度，且第二隔離摻雜區506b的平均摻雜濃度大於第三隔離摻雜區506c的平均摻雜濃度。在一實施例中，第一隔離摻雜區506a的摻雜濃度可在1×10 16至1×10 18原子/cm 3的範圍內，第二隔離摻雜區506b的摻雜濃度可在1×10 16至5×10 17原子/cm 3的範圍內，且第三隔離摻雜區506c的摻雜濃度可在5×10 15至1×10 17原子/cm 3的範圍內。在一實施例中，隔離結構506的底面低於埋入島區102或井區112的頂面。
綜上所述，在本發明的半導體元件或電平位移器中，由於配置有尺寸漸變或/及摻雜濃度漸變的隔離結構，可完全空乏隔離區，均勻分散高電位電路區與低電位電路區之間的高電場聚集效應，進而有效抑制漏電流並提升崩潰電壓。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1、2、3、4、5‧‧‧半導體元件
10‧‧‧高電位電路區
20‧‧‧終端區
30‧‧‧低電位電路區
100‧‧‧基底
102‧‧‧埋入島區
102S‧‧‧凸面
104、110‧‧‧摻雜區
106、206、306、406、506‧‧‧隔離結構
106a、206a、306a、406a、506a‧‧‧第一隔離摻雜區
106b、206b、306b、406b、506b‧‧‧第二隔離摻雜區
106c、206c、306c、406c、506c‧‧‧第三隔離摻雜區
108‧‧‧埋入層
108S‧‧‧凹面
112‧‧‧井區
206b-1、206b-2、206c-1、206c-2、306b-1、306b-2、306c-1、306c-2‧‧‧摻雜區塊
LS‧‧‧電平位移器
圖1至圖5是依照本發明多個實施例所繪示之多種半導體元件的俯視透視圖。 圖6至圖8是依照本發明多個實施例所繪示之多種半導體元件的隔離結構的剖面示意圖。
1‧‧‧半導體元件
10‧‧‧高電位電路區
20‧‧‧終端區
30‧‧‧低電位電路區
102‧‧‧埋入島區
102S‧‧‧凸面
104、110‧‧‧摻雜區
106‧‧‧隔離結構
106a‧‧‧第一隔離摻雜區
106b‧‧‧第二隔離摻雜區
106c‧‧‧第三隔離摻雜區
108‧‧‧埋入層
108S‧‧‧凹面
112‧‧‧井區
LS‧‧‧電平位移器

Claims (10)

  1. 一種電平位移器，位於高電位電路區與低電位電路區之間且包括： 基底； 埋入島區，具有第一導電型且埋於所述基底中；以及 隔離結構，具有第二導電型、位於所述基底中且圍繞所述埋入島區，其中所述隔離結構靠近所述高電位電路區處的尺寸不同於所述隔離結構靠近所述低電位電路區處的尺寸。
  2. 如申請專利範圍第1項所述的電平位移器，其中所述尺寸包括長度、寬度或兩者。
  3. 如申請專利範圍第1項所述的電平位移器，其中所述隔離結構的寬度隨著遠離所述高電位電路區而逐漸地減少或階梯式減少。
  4. 如申請專利範圍第3項所述的電平位移器，其中所述隔離結構的摻雜深度隨著遠離所述高電位電路區而逐漸地減少。
  5. 如申請專利範圍第1項所述的電平位移器，其中所述隔離結構為塊狀隔離摻雜區。
  6. 如申請專利範圍第1項所述的電平位移器，更包括具有所述第一導電型的摻雜區，其位於所述埋入島區與所述低電位電路區之間的所述基底中，且被所述隔離結構圍繞。
  7. 一種半導體元件，包括： 基底，具有高電位電路區、終端區以及低電位電路區，其中所述低電位電路區環繞所述高電位電路區，且所述終端區位於所述高電位電路區與所述低電位電路區之間； 高電位電路，位於所述高電位電路區中且包括埋入層，所述埋入層具有第一導電型且埋於所述基底中；以及 電平位移器，位於所述終端區中且包括： 埋入島區，具有所述第一導電型且埋於所述基底中；以及 隔離結構，具有第二導電型、位於所述基底中且圍繞所述埋入島區，其中所述隔離結構靠近所述高電位電路區處的尺寸不同於所述隔離結構靠近所述低電位電路區處的尺寸， 其中所述埋入層的凹面對應於所述埋入島區的凸面，且所述隔離結構位於所述埋入層與所述埋入島區之間。
  8. 如申請專利範圍第7項所述的半導體元件，其中所述高電位電路區為一上橋電路區，所述低電位電路區為一下橋電路區。
  9. 如申請專利範圍第7項所述的半導體元件，其中所述隔離結構具有： 第一隔離摻雜區，與所述高電位電路區相鄰且完全位於所述埋入層與所述埋入島區之間； 第二隔離摻雜區，與第一隔離摻雜區相鄰且部分位於所述埋入層與所述埋入島區之間；以及 第三隔離摻雜區，與第二隔離摻雜區以及所述低電位電路區相鄰。
  10. 一種電平位移器，位於高電位電路區與低電位電路區之間且包括： 基底； 埋入島區，具有第一導電型且位於所述基底中；以及 隔離結構，具有第二導電型、位於所述基底中且圍繞所述埋入島區，其中所述隔離結構的寬度實質上相同，但所述隔離結構靠近所述高電位電路區處的摻雜濃度不同於所述隔離結構靠近所述低電位電路區處的摻雜濃度。
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