JP2018156996A - 半導体装置 - Google Patents

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Abstract

【課題】ＲＣ−ＩＧＢＴのターン・オン損失Ｅｏｎを低減する。【解決手段】ｎ-型ドリフト層１０１となる半導体基板に、ＩＧＢＴ領域１２１と、ＦＷＤ領域１２２とを備えた半導体装置１００であって、ＩＧＢＴ領域１２１のおもて面側に設けられたゲートトレンチ構造１０６と、ＦＷＤ領域のおもて面側に設けられたフローティングトレンチ構造１１６とを更に備え、ゲートトレンチ構造１０６は、内側にゲート電位に基づく電極１１４を有し、フローティングトレンチ構造１１６は、内側にフローティング電位である電極１１４を有する。【選択図】図１Ａ

Description

この発明は、電力変換装置などに使用される半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）等の６００Ｖ、１２００Ｖ、１７００Ｖ耐圧クラスの電力用半導体装置の特性改善が進められている。このような電力用半導体装置の用途は、高効率で省電力なインバータ等の電力変換装置であり、モータ制御に不可欠である。
また、電力変換装置全体（ＩＧＢＴを含む関連チップ）の小型化を図るために、ＩＧＢＴと当該ＩＧＢＴに逆並列に接続されたＦＷＤとを同一半導体チップに内蔵して一体化した構造の逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ−ＩＧＢＴ）の開発も進んでいる（例えば、下記特許文献１参照。）。
従来技術として、ＲＣ−ＩＧＢＴにおいて、ＩＧＢＴ領域の幅方向に並んだ複数の第１ゲートトレンチと、第１ゲートトレンチと交差する方向に延びる複数の第２ゲートトレンチを備え、第１ゲートトレンチと第２ゲートトレンチが互いに接触していない構造が開示されている（例えば、下記特許文献２参照。）。第１ゲートトレンチまたは第２ゲートトレンチの一方の電極のみオン電位を印加し、他方の電極をフローティングする構成が開示されている。
国際公開第２０１６／０８０２６９号 特開２０１５−１３８７８９号公報
従来のＲＣ−ＩＧＢＴではターン・オン時の電圧がテール（裾）を引く形となり、ＩＧＢＴとＦＷＤを別体とした半導体装置と比較してよりターン・オン損失Ｅｏｎが増加する問題を有している。
本発明は上記課題に鑑み、ＲＣ−ＩＧＢＴのターン・オン損失Ｅｏｎを低減することを目的とする。
上述した課題を解決し、本発明の目的を達成するために、この発明にかかる半導体装置は、第１導電型のドリフト層となる半導体基板に、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域と、ダイオードが設けられた第２素子領域とを備えた半導体装置であって、前記第１素子領域のおもて面側に設けられたゲートトレンチ構造と、前記第２素子領域のおもて面側に設けられたフローティングトレンチ構造とを更に備え、前記ゲートトレンチ構造は、内側にゲート電位に基づく電極を有し、前記フローティングトレンチ構造は、内側にフローティング電位である電極を有する。
本発明によれば、ＲＣ−ＩＧＢＴのターン・オン損失Ｅｏｎを低減することができる。
図１Ａは、実施の形態１のＲＣ−ＩＧＢＴの構成例を示す断面図である。 図１Ｂは、実施の形態１のＲＣ−ＩＧＢＴの構成例を示す断面図である。 図２は、実施の形態１のＲＣ−ＩＧＢＴの平面図である。 図３は、実施の形態１のＲＣ−ＩＧＢＴにおけるフローティングトレンチ構造の終端部の概要図である。（断面図） 図４は、実施の形態１のＲＣ−ＩＧＢＴにおけるフローティングトレンチ構造の他の終端部の概要図である。（断面図） 図５は、実施の形態１のＲＣ−ＩＧＢＴの他の構成例を示す断面図である。 図６は、実施の形態１のＲＣ−ＩＧＢＴの他の構成例を示す断面図である。 図７は、実施の形態２のＲＣ−ＩＧＢＴの構成例を示す断面図である。 図８は、比較例に係るＲＣ−ＩＧＢＴの構成を示す断面図である。 図９は、比較例に係るＲＣ−ＩＧＢＴにおけるエミッタトレンチ構造の終端部の概要図である。（平面図） 図１０は、比較例に係るＲＣ−ＩＧＢＴにおけるエミッタトレンチ構造の終端部の概要図である。（断面図） 図１１は、比較例に係るＲＣ−ＩＧＢＴの課題を説明する断面図である。
以下に添付図面を参照して、この発明にかかる実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
また、以下の実施の形態では、ｎ型を第１導電型、ｐ型を第２導電型として説明する。
（比較例）
比較例のＲＣ−ＩＧＢＴの構成について、ＩＧＢＴとＦＷＤとを同一半導体チップに内蔵して一体化した活性領域の構成を例に説明する。
図８は、比較例に係るＲＣ−ＩＧＢＴの構成を示す断面図である。図８に示すように、比較例のＲＣ−ＩＧＢＴでは、ＩＧＢＴ領域１２１と、ＦＷＤ領域１２２は境界Ｏを介して隣接して設けられる。なお、境界Ｏは、例えばｐ+型コレクタ領域１３１とｎ+型カソード領域１３２の境界である。ＩＧＢＴ領域１２１において、ｎ-型ドリフト層１０１となるｎ-型半導体基板のおもて面に、トレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造１２０が設けられている。半導体基板の裏面にはコレクタ電極１３３が設けられている。
ＭＯＳゲート構造１２０は、複数のトレンチ構造１０４、ｎ型領域１０２、ｐ型ベース領域１０３、ｎ+型エミッタ領域１０８、コンタクトホール１１２を含む層間絶縁膜１０９、エミッタ電極１１１を含み、コンタクトホール１１２にはタングステン（Ｗ）等のコンタクトプラグ１１０が充填される。トレンチ構造１０４は、トレンチ１１３と、トレンチ１１３の内側に設けられた絶縁膜１０５と、絶縁膜１０５の内側に設けられた電極１１４とを有する。複数のトレンチ構造１０４は、ゲート電位に基づく電極１１４を有するゲートトレンチ構造１０６と、エミッタ電位に基づく電極１１４を有するエミッタトレンチ構造１０７とを含む。
ＩＧＢＴ領域１２１には、ゲートトレンチ構造１０６とエミッタトレンチ構造１０７とが形成される。例えば、ゲートトレンチ構造１０６とエミッタトレンチ構造１０７とが交互に配置される。ゲートトレンチ構造１０６は、例えば、絶縁膜１０５を介して内部に多結晶シリコンの電極１１４を充填した構造を有する。エミッタトレンチ構造１０７も、例えば、絶縁膜１０５を介して内部に多結晶シリコンの電極１１４を充填した構造を有する。
図９、図１０は、比較例に係るＲＣ−ＩＧＢＴにおけるエミッタトレンチ構造１０７の終端部の概要図である。図９は半導体装置１００のチップ端部１００Ｂを示す平面図、図１０は図９のＡ−Ａ’線断面図である。
チップ端部１００Ｂには、半導体装置１００のおもて面にゲートランナー４００に接続するゲート電極４１１が設けられる。ＩＧＢＴ領域１２１のゲートトレンチ構造１０６の終端部１０６ａはポリシリコン等の接続部４２３まで延びて形成され、その電極が接続部４２３上の層間絶縁膜１０９に開口されたコンタクトホール１１２ａを介してゲート電極４１１に導通接続されている。ゲートトレンチ構造１０６、およびその終端部１０６ａを図１０中破線で図示する。
そして、ＦＷＤ領域１２２のエミッタトレンチ構造１０７の終端部１０７ａが、ゲートトレンチ構造１０６の終端部１０６ａまで延びておらず、途中のエミッタ電極１１１へのポリシリコン等の接続部１２３まで形成されている。そして、終端部１０７ａの電極１１４は、接続部１２３上の層間絶縁膜１０９に開口されたコンタクトホール１１２ｂを介してエミッタ電極１１１に導通接続されている。
再び図８を参照する。エミッタ電極１１１、層間絶縁膜１０９、コンタクトプラグ１１０（コンタクトホール１１２）、トレンチ構造１０４、ｐ型ベース領域１０３、ｎ型領域１０２、ｎ-型ドリフト層１０１、ｎ型フィールドストップ層１３０、コレクタ電極１３３は、ＩＧＢＴ領域１２１からＦＷＤ領域１２２にわたって設けられる。ｎ+型エミッタ領域１０８やｐ+型コレクタ領域１３１は、ＩＧＢＴ領域１２１にわたって設けられる。ｐ+型領域１１５やｎ+型カソード領域１３２は、ＦＷＤ領域１２２にわたって設けられる。
ＦＷＤ領域１２２において、各トレンチ構造１０４は、エミッタ電位に固定されるエミッタトレンチ構造１０７である。ｐ型ベース領域１０３上には、ｐ+型領域１１５およびエミッタ電極１１１が設けられ、ＦＷＤのｐ型アノード領域およびアノード電極を兼ねる。
図８の構成例では、ｎ-型半導体基板の裏面側には、深さ方向に複数のｎ型フィールドストップ層１３０が設けられている。また、ｎ型フィールドストップ層１３０の裏面側には、ＩＧＢＴ領域１２１においてｐ+型コレクタ領域１３１、ＦＷＤ領域１２２においてｎ+型カソード領域１３２が設けられている。コレクタ電極１３３は、カソード電極を兼ねており、ｐ+型コレクタ領域１３１およびｎ+型カソード領域１３２に接する。
上記のＲＣ−ＩＧＢＴにおいて、ＩＧＢＴ領域１２１のエミッタトレンチ構造１０７とコレクタ電極１３３との間には、コレクタ−エミッタ間のゲート容量（ドレイン−ソース間容量Ｃｄｓ）を有する。また、ＦＷＤ領域１２２のエミッタトレンチ構造１０７とコレクタ電極１３３（カソード電極）との間にもドレイン−ソース間容量Ｃｄｓが存在する。ＦＷＤ領域１２２では、全てのトレンチ構造１０４がエミッタトレンチ構造１０７であり、活性面積分だけドレイン−ソース間容量Ｃｄｓが大きくなると推測される。
図１１は、比較例に係るＲＣ−ＩＧＢＴの課題を説明する断面図である。比較例に係るＲＣ−ＩＧＢＴでは、エミッタトレンチ構造１０７は、エミッタ電極１１１に接続されているため、常に０Ｖである。ターン・オン時は、デバイス内部の電圧とエミッタ電位（０Ｖ）との電圧差により、エミッタトレンチ構造１０７近傍にホールの蓄積層Ｈが形成され、蓄積層Ｈを通ってホールが抜けていくため、伝導度変調が起こりにくくなる。
これにより、ターン・オン時の電圧がテール（裾）を引く形となり、ターン・オン損失Ｅｏｎが増加する問題が生じる。ＲＣ−ＩＧＢＴでは、ＦＷＤ領域１２２のトレンチ構造１０４が全てエミッタトレンチ構造１０７である。このため、ＩＧＢＴとＦＷＤを別体とした半導体装置と比較して、ＲＣ−ＩＧＢＴでは、よりターン・オン損失Ｅｏｎが増加する問題を有している。
また、比較例では、ドレイン−ソース間容量Ｃｄｓを可変調整できず、ターン・オン損失Ｅｏｎを任意の値に設定することができない。
（実施の形態１）
図１Ａ、図１Ｂは、実施の形態１のＲＣ−ＩＧＢＴの構成例を示す断面図である。図１Ａ、図１Ｂの記載の半導体装置１００のＲＣ−ＩＧＢＴの基本構造は、比較例に係るＲＣ−ＩＧＢＴの構造と同じである（図８〜図１１参照）。
ＲＣ−ＩＧＢＴでは、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域であるＩＧＢＴ領域１２１において、ｎ-型ドリフト層１０１となるｎ-型半導体基板のおもて面に、トレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造１２０が設けられている。
ＭＯＳゲート構造１２０は、ｎ-型半導体基板のおもて面側に形成された複数のトレンチ構造１０４、隣り合うトレンチ構造１０４の間に設けられたｎ型領域１０２及びｐ型ベース領域１０３、ｐ型ベース領域１０３上に設けられたｎ+型エミッタ領域１０８、ｎ+型エミッタ領域１０８上に設けられコンタクトホール１１２を含む層間絶縁膜１０９、コンタクトホール１１２によりｎ+型エミッタ領域１０８と接続するエミッタ電極１１１を含み、コンタクトホール１１２にはタングステン（Ｗ）等のコンタクトプラグ１１０が充填される。トレンチ構造１０４は、トレンチ１１３と、トレンチ１１３の内側に設けられた絶縁膜１０５と、絶縁膜１０５の内側に設けられた電極１１４とを有する。複数のトレンチ構造１０４は、ゲート電位に基づく電極１１４を有するゲートトレンチ構造１０６と、エミッタ電位に基づく電極１１４を有するエミッタトレンチ構造１０７とを含む。
トレンチ構造１０４（トレンチ１１３）は、半導体装置（半導体ウエハ）１００のおもて面側から見て、例えば、ＩＧＢＴ領域（第１素子領域）１２１と、ダイオードが設けられた第２素子領域であるＦＷＤ領域１２２とが並ぶ幅方向（図１Ａ、図１Ｂの横方向）と直交する方向（図１Ａ、図１Ｂの奥行き方向）に延びる方向にストライプ状に配置されている。エミッタ電極１１１は、ＩＧＢＴ領域１２１においてｎ+型エミッタ領域１０８に電気的に接続される。
ｎ型領域１０２（チャネルストップ層）は、ＩＧＢＴのターンオン時にｎ-型ドリフト層１０１の少数キャリア（ホール）の障壁となり、ｎ-型ドリフト層１０１に少数キャリアを蓄積する機能を有する。ＩＧＢＴ領域１２１には、ゲートトレンチ構造１０６とエミッタトレンチ構造１０７とが形成される。例えば、ゲートトレンチ構造１０６とエミッタトレンチ構造１０７とが交互に配置される。ゲートトレンチ構造１０６は、例えば、絶縁膜１０５を介して内部に多結晶シリコンの電極１１４を充填した構造を有する。多結晶シリコンの電極１１４を、接続部４２３（図１０参照）を介しゲート電極４１１（図１０参照）に接続することで電位がゲート電位に固定される。
エミッタトレンチ構造１０７も、例えば、絶縁膜１０５を介して内部に多結晶シリコンの電極１１４を充填した構造を有する。多結晶シリコンの電極１１４を、接続部１２３（図１０参照）を介しエミッタ電極１１１（図１０参照）に接続することで電位がエミッタ電位に固定される。
エミッタ電極１１１、層間絶縁膜１０９、コンタクトプラグ１１０（コンタクトホール１１２）、トレンチ構造１０４、ｐ型ベース領域１０３、ｎ型領域１０２、ｎ-型ドリフト層１０１、ｎ型フィールドストップ層１３０、コレクタ電極１３３は、ＩＧＢＴ領域１２１からＦＷＤ領域１２２にわたって設けられる。これらは、幅方向に所定間隔を有するように設けられていてもよい。ただし、必ずしも所定間隔毎にこれら全てを形成する必要はなく、一部でこれらが形成されていなくてもよいし、そもそも所定間隔毎に設けなくともよい。また境界Ｏ部分では、所定間隔がずれてもよい。なお、ｎ+型エミッタ領域１０８やｐ+型コレクタ領域１３１は、ＩＧＢＴ領域１２１にわたって設けられる。ｐ+型領域１１５やｎ+型カソード領域１３２は、ＦＷＤ領域１２２にわたって設けられる。
図１Ａ、図１Ｂの構成例においても、ｎ-型半導体基板の裏面側には、深さ方向に複数のｎ型フィールドストップ層１３０が設けられている。また、ｎ型フィールドストップ層１３０の裏面には、ＩＧＢＴ領域１２１においてｐ+型コレクタ領域１３１、ＦＷＤ領域１２２においてｎ+型カソード領域１３２が設けられている。ただし、ｎ型フィードストップ層１３０を設けない構成、あるいは層数を任意に設けてもよい。ＩＧＢＴ領域１２１のみ、ｎ型フィールドストップ層を設けてもよい。なお、ここでは、プロ卜ンを複数回打ち込むことで複数のｎ型フィールドストップ層を形成し、これらの複数のｎ型フィールドストップ層を等価的に１つのブロードなｎ型フィールドストッフ層として作用させている。しかし、リンやヒ素等のｎ型不純物をウェハーの裏面の研削面から照射し、適切な温度でアニールを行うことで、基板内部の深い位置にｎ型フィールドストッフ層を形成してもよいし、これに換えてセレンや硫黄のｎ型フィールドストッフ層を形成してもよい。
ｎ型フィールドストップ層１３０を設けることで、オフ時にｐ型ベース領域１０３とｎ型領域１０２との間のｐｎ接合から伸びる空乏層を止めてｐ+型コレクタ領域１３１に達しないよう抑制し、オン電圧を低減できる。また、ｎ-型ドリフト層１０１の厚さを薄くできる。コレクタ電極１３３は、カソード電極を兼ねており、ｐ+型コレクタ領域１３１およびｎ+型カソード領域１３２に接する。
図１Ａの構成例では、ＦＷＤ領域１２２は、複数のトレンチ構造１０４として、エミッタ電位に基づく電極１１４を有するエミッタトレンチ構造１０７と、フローティング電位である電極１１４を有するフローティングトレンチ構造１１６とを含む。フローティングトレンチ構造１１６は、例えば、絶縁膜１０５を介して内部に多結晶シリコンの電極１１４を充填した構造を有する。エミッタトレンチ構造１０７とフローティングトレンチ構造１１６は、いわゆるダミートレンチ構造であり、ゲート電位から電気的に分離された電極１１４を有する。またＦＷＤ領域１２２は、ｐ型ベース領域１０３上にｐ＋型領域１１５およびエミッタ電極１１１を有し、これらがＦＷＤ領域１２２のｐ型アノード領域およびアノード電極を兼ねる。なお、ＦＷＤ領域１２２の層間絶縁膜１０９のコンタクトホール１１２にもタングステン（Ｗ）等のコンタクトプラグ１１０が充填される。
エミッタ電極１１１の電極材料としてＡｉ−Ｓｉを用いることで、ＩＧＢＴ領域１２１においてｐ型ベース領域１０３との良好なオーミックコンタクトを実現することができる。また、エミッタ電極１１１の電極材料としてＡｉ−Ｓｉを用いることで、ＦＷＤ領域１２２においてもｐ+型領域１１５（ｐ型アノード領域）との良好なオーミックコンタクトが実現される。
図１Ａの構成例では、ＦＷＤ領域１２２に複数並んで配置されるトレンチ構造１０４のうち、エミッタトレンチ構造１０７とフローティングトレンチ構造１１６とを交互に配置している。このほか、図１Ｂの構成例のように、ＦＷＤ領域１２２の全てをフローティングトレンチ構造１１６としてもよい。ＦＷＤ領域１２２全体のトレンチ構造１０４の数において、エミッタ電極１１１に接続するエミッタトレンチ構造１０７の数と、エミッタ電極１１１に接続しないフローティングトレンチ構造１１６の数の割合を任意に変更することができる。
（ダミートレンチとドレイン−ソース間容量Ｃｄｓとの関係）
ここで、ドレイン−ソース間容量Ｃｄｓは、ＦＷＤ領域１２２にフローティングトレンチ構造１１６を形成するだけに限らず、ＩＧＢＴ領域１２１のゲートトレンチ構造１０６、エミッタトレンチ構造１０７によっても変化する点を以下に説明する。ＦＷＤ領域１２２のエミッタトレンチ構造１０７をフローティングトレンチ構造１１６とすることで、Ｃｄｓの値が変化する。
ここで、ＩＧＢＴ領域１２１のエミッタトレンチ構造１０７の割合をαとすると、
α＝０：ＩＧＢＴ領域１２１のトレンチ構造１０４が全てゲートトレンチ構造１０６の場合
α＝１：ＩＧＢＴ領域１２１のトレンチ構造１０４が全てエミッタトレンチ構造１０７の場合（ＩＧＢＴとして動作しない）
また、ＦＷＤ領域１２２のトレンチ構造１０４のうちフローティングトレンチ構造１１６とする割合をβとすると、
β＝０：ＦＷＤ領域１２２のトレンチ構造１０４が全てエミッタトレンチ構造１０７の場合（通常のＲＣ−ＩＧＢＴ）
β＝１：ＦＷＤ領域１２２のトレンチ構造１０４が全てフローティングトレンチ構造１１６の場合
また、ＩＧＢＴ領域１２１とＦＷＤ領域１２２におけるＩＧＢＴ領域１２１の割合をγすると、
γ＝０：全てＦＷＤ領域１２２の場合
γ＝１：全てＩＧＢＴ領域１２１の場合
上記としたとき、ドレイン−ソース間容量Ｃｄｓの中でエミッタトレンチ構造１０７及びフローティングトレンチ構造１１６とコレクタ電極１３３との間の容量ＣｄｓＴは、下記式１のように、簡易的に表すことができる。なお、ＣｄｓＴ0は、γ＝１かつα＝１、すなわち、全てＩＧＢＴ領域１２１でそのトレンチ構造１０４が全てエミッタトレンチ構造１０７の場合のエミッタトレンチ構造１０７とコレクタ電極１３３との間の容量である。
ＣｄｓＴ＝ＣｄｓＴ0×［γ×α＋（１−γ）×（１−β）］・・・式１
特に、ＣｄｓＴが下記式２、式３となるときのα、β、γの組み合わせが望ましい。式２を満たすようにＣｄｓＴを小さくすることで、ターン・オン損失Ｅｏｎを実用的な水準まで低減することが可能となる。なお、式３の範囲までは不具合のないことが確認されているため、式３を満たすようにＣｄｓＴを設定することで製品の信頼性を確保することができる。
ＣｄｓＴ／ＣｄｓＴ0≦３／４・・・式２
ＣｄｓＴ／ＣｄｓＴ0≧３／８・・・式３
上記に基づき、α、β、γをそれぞれ任意の値で設定し、対応するＩＧＢＴ領域１２１のトレンチ構造１０４（エミッタトレンチ構造１０７の割合）と、ＦＷＤ領域１２２のフローティングトレンチ構造１１６の割合、さらにＩＧＢＴ領域１２１とＦＷＤ領域１２２の割合に基づき、任意の値のドレイン−ソース間容量Ｃｄｓを得ることができるようになる。
例えば、α＝０．５のとき、ＩＧＢＴ領域１２１のゲートトレンチ構造１０６と、エミッタトレンチ構造１０７については１：１となり、トレンチ構造毎に交互に配置することや、複数トレンチ構造分ずつゲートトレンチ構造１０６の領域とエミッタトレンチ構造１０７の領域を形成することができる。β＝０．５の場合には、ＦＷＤ領域１２２のエミッタトレンチ構造１０７と、フローティングトレンチ構造１１６の数を１：１とし、ＩＧＢＴ領域１２１の例と同様に配置すればよい。
図２は、実施の形態１のＲＣ−ＩＧＢＴの平面図である。図２に示すように、ＲＣ−ＩＧＢＴの半導体装置１００は、ＩＧＢＴ領域１２１と、ＦＷＤ領域１２２がそれぞれ所定幅を有し、幅方向に交互に並んで配置される。この所定幅を設定することで、ＩＧＢＴ領域１２１の割合γを調整することが可能となる。
図３は、実施の形態１のＲＣ−ＩＧＢＴにおけるＦＷＤ領域１２２のフローティングトレンチ構造１１６の終端部１１６ａの概要図である。図３は図９の平面図のうちＦＷＤ領域１２２のフローティングトレンチ構造１１６の終端部１１６ａのＡ−Ａ’断面図を示す。
実施の形態１では、ＦＷＤ領域１２２のうち、フローティングトレンチ構造１１６について、図３に示すように、その終端部１１６ａに位置する接続部１２３上の層間絶縁膜１０９にはコンタクトホール１０９ｂ（図１０参照）を開口しない。これにより、フローティングトレンチ構造１１６の電極１１４が、エミッタ電極１１１に導通されずフローティング状態にできる。
図４は、実施の形態１のＲＣ−ＩＧＢＴにおけるＦＷＤ領域１２２のフローティングトレンチ構造１１６の他の終端部１１６ａの概要図である。また、図４の他の構造例に示すように、フローティングトレンチ構造１１６の終端部１１６ａ上に接続部１２３を形成せず、フローティングトレンチ構造１１６の終端部１１６ａのおもて面を層間絶縁膜１０９で覆う構成としてもよい。これにより、フローティングトレンチ構造１１６は、エミッタ電極１１１に導通されずフローティング状態にできる。
上記の構成例によれば、ＦＷＤ領域１２２の終端部１０７ａ、１１６ａをエミッタ電極１１１に対し導通接続するかで、ＦＷＤ領域１２２のトレンチ構造１０４のうちフローティングトレンチ構造１１６とする割合βを容易に調整することができる。
図５、図６は、実施の形態１のＲＣ−ＩＧＢＴの他の構成例を示す断面図である。図５の構成例では、図１Ａ、図１Ｂでは設けていたチャネルストップ層として機能するｎ型領域１０２を設けない構成である。図６では、ｎ型領域１０２をＩＧＢＴ領域１２１にのみ設け、ＦＷＤ領域１２２には設けない構成である。
これらのように、ｎ-型ドリフト層１０１の表面側のｎ型領域１０２についても一部あるいは全て設けない構成とすることで、ｎ-型ドリフト層１０１への少数キャリアの蓄積量を可変できる。これにより、ターン・オン損失Ｅｏｎを可変できるようになる。
上記構成によれば、ＦＷＤ領域１２２において、エミッタ電極１１１に接続されたエミッタトレンチ構造１０７の一部をフローティングトレンチ構造１１６にしたことで、ターン・オン時にフローティングトレンチ構造１１６にはホールの蓄積層ができない。これにより、伝導度変調が起こりやすくなり、ターン・オン損失Ｅｏｎを低減できるようになる。
また、ＲＣ−ＩＧＢＴでは、特に低電圧（コレクタ−エミッタ間電圧）でのドレイン−ソース間容量Ｃｄｓが、単体のＩＧＢＴに比して大きい。上記構成によれば、ドレイン−ソース間容量Ｃｄｓをα、β、γの各パラメータに対応するトレンチ構造１０４とすることで、任意のドレイン−ソース間容量Ｃｄｓを得ることができるようになる。例えば、実験例では、コレクタ−エミッタ間電圧が０．５Ｖ以下で３．５〜１４．５ｎＦの容量でドレイン−ソース間容量Ｃｄｓを可変することができた。
以上説明した実施の形態１によれば、ＲＣ−ＩＧＢＴのＦＷＤ領域１２２において、エミッタ電極１１１に接続しているダミートレンチ構造の少なくとも一部をフローティングトレンチ構造１１６にする構成としドレイン−ソース間容量Ｃｄｓを少なくできる。これにより、ＩＧＢＴ動作時にフローティングトレンチ構造１１６の近傍にホールの蓄積層が形成されなくなり、伝導度変調が起こりやすくなり、ターン・オン損失Ｅｏｎを低減できるようになる。また、ダミートレンチ構造のうちフローティングトレンチ構造１１６の数を増減することで、対応してＣｄｓを任意の値に可変できるようになる。
なお、フローティングトレンチ構造１１６は、終端部１１６ａの電極１１４をエミッタ電極１１１に導出せずに絶縁する他、トレンチ１１３内部を絶縁材で埋めた構成としてもよい。
（実施の形態２）
図７は、実施の形態２のＲＣ−ＩＧＢＴの構成例を示す断面図である。実施の形態２は、実施の形態１（図１Ａ、図１Ｂ）で説明した構成の変形例である。図７に示すように、実施の形態２では、フローティングトレンチ構造１１６が、ＩＧＢＴ領域１２１にも設けられる。これにより、更にドレイン−ソース間容量Ｃｄｓを少なくし、ターン・オン損失Ｅｏｎを低減できるようになる。ただし、フローティングトレンチ構造１１６は、ＩＧＢＴ領域１２１よりもＦＷＤ領域１２２に多く設けられているとよい。また、実施の形態２のように、ＩＧＢＴ領域１２１とＦＷＤ領域１２２との境界Ｏに隣接するＩＧＢＴ領域１２１側のトレンチ構造１０４をフローティングトレンチ構造１１６としてもよいし、ＩＧＢＴ領域１２１のその他のトレンチ構造１０４をフローティングトレンチ構造１１６としてもよい。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。
以上のように、本発明にかかる半導体装置は、例えば、パワーデバイス等の電力用半導体素子や、産業用のモータ制御やエンジン制御に使用されるパワー半導体素子に有用である。
１００ 半導体装置（ＲＣ−ＩＧＢＴ）
１０１ ｎ-型ドリフト層
１０２ ｎ型領域
１０３ ｐ型ベース領域
１０４ トレンチ構造
１０５ 絶縁膜
１０６ ゲートトレンチ構造
１０６ａ，１０７ａ 終端部
１０７ エミッタトレンチ構造
１０８ ｎ+型エミッタ領域
１０９ 層間絶縁膜
１１０ コンタクトプラグ
１１１ エミッタ電極
１１２，１１２ａ，１１２ｂ コンタクトホール
１１３ トレンチ
１１４ 電極
１１５ ｐ+型領域
１１６ フローティングトレンチ構造
１２１ ＩＧＢＴ領域
１２２ ＦＷＤ領域
１３０ ｎ型フィールドストップ層
１３１ ｐ+型コレクタ領域
１３２ ｎ+型カソード領域
１３３ コレクタ電極
１２３，４２３ 接続部
４００ ゲートランナー
４１１ ゲート電極

Claims (9)

  1. 第１導電型のドリフト層となる半導体基板に、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域と、ダイオードが設けられた第２素子領域とを備えた半導体装置であって、
    前記第１素子領域のおもて面側に設けられたゲートトレンチ構造と、
    前記第２素子領域のおもて面側に設けられたフローティングトレンチ構造とを更に備え、
    前記ゲートトレンチ構造は、内側にゲート電位に基づく電極を有し、
    前記フローティングトレンチ構造は、内側にフローティング電位である電極を有する半導体装置。
  2. 前記ゲートトレンチ構造と前記フローティングトレンチ構造とを含む複数のトレンチ構造が、それぞれ、トレンチと該トレンチの内側に設けられた絶縁膜とを有し、前記電極は該絶縁膜の内側に設けられている請求項１に記載の半導体装置。
  3. 複数の前記トレンチ構造は、前記第２素子領域のおもて面側に設けられたエミッタトレンチ構造を更に含み、
    前記エミッタトレンチ構造は、内側にエミッタ電位に基づく電極を有する請求項２に記載の半導体装置。
  4. 前記第１素子領域から前記第２素子領域にわたって前記トレンチ構造上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられたエミッタ電極とを更に備え、
    前記層間絶縁膜は、コンタクトホールを有し、
    前記エミッタトレンチ構造は、その終端部が前記コンタクトホールによりエミッタ電極に接続し、
    前記フローティングトレンチ構造は、前記層間絶縁膜により前記エミッタ電極から絶縁されている請求項３に記載の半導体装置。
  5. 前記半導体基板の裏面にコレクタ電極を更に備え、
    前記エミッタトレンチ構造及び前記フローティングトレンチ構造と前記コレクタ電極との間のゲート容量ＣｄｓＴが、当該半導体装置に前記第１素子領域のみが設けられ、該第１素子領域の前記トレンチ構造が全て前記エミッタトレンチ構造であった場合のゲート容量をＣｄｓＴ0とすると、ＣｄｓＴ／ＣｄｓＴ0≦３／４である請求項３または４に記載の半導体装置。
  6. 前記エミッタトレンチ構造または前記フローティングトレンチ構造は、前記第１素子領域にも設けられている請求項３から５のいずれか１項に記載の半導体装置。
  7. 前記第１素子領域は、該第１素子領域の隣り合う前記トレンチ構造の間に設けられた第２導電型のベース領域と、該ベース領域上に設けられた第１導電型のエミッタ領域とを有する請求項２から６のいずれか１項に記載の半導体装置。
  8. 前記フローティングトレンチ構造は、前記第１素子領域よりも前記第２素子領域に多く設けられている請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記ドリフト層の表面側に、前記第１素子領域のみ、または前記第１素子領域から前記第２素子領域にわたって第１導電型で前記ドリフト層よりも不純物濃度が高いチャネルストップ層を更に備える請求項１から８のいずれか１項に記載の半導体装置。
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