JP7143575B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置が知られている（例えば、特許文献１、２および３参照）。
特許文献１ 特開２００７－２６６１３３号公報
特許文献２ 特開２００８－１７７２９７号公報
特許文献３ 特開２０１６－３９２１５号公報
半導体装置においては、ターンオン損失等の特性を改善することが望ましい。
本発明の第１の態様においては、第１導電型のドリフト領域が形成された半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上面から前記半導体基板の内部まで設けられ、上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部を備えてよい。半導体装置は、ゲートトレンチ部の一方の側壁に隣接した第１メサ部と、ゲートトレンチ部の他方の側壁に隣接した第２メサ部とを備えてよい。半導体装置は、ドリフト領域の上方でゲートトレンチ部に隣接して設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域を備えてよい。半導体装置は、蓄積領域の上方でゲートトレンチ部に隣接して設けられた第２導電型のベース領域を備えてよい。半導体装置は、少なくとも第１メサ部において、半導体基板の上面に設けられ、ゲートトレンチ部の一方の側壁に隣接し、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域を備えてよい。第２メサ部には、ゲートトレンチ部から離間して、ベース領域の下方に、電気的にフローティングとなっている第２導電型のフローティング領域が設けられてよい。
延伸方向に垂直な配列方向の第２メサ部の幅は、配列方向の第１メサ部の幅よりも大きくてよい。フローティング領域は、配列方向に複数設けられてよい。複数のフローティング領域は、配列方向に、第１メサ部の幅と同じ間隔で複数設けられてよい。
フローティング領域の配列方向の幅は、ゲートトレンチ部の配列方向のゲートトレンチ部の幅と等しくてよい。第１メサ部の幅と、ゲートトレンチ部の配列方向の幅との和が、複数のフローティング領域のうちの一のフローティング領域と、一のフローティング領域とゲートトレンチ部の配列方向で隣り合う他のフローティング領域との間隔と、フローティング領域の配列方向の幅との和に等しくてよい。複数のフローティング領域のうち、第２メサ部の中央側に位置するフローティング領域の配列方向の幅が、ゲートトレンチ部に最近接のフローティング領域の配列方向の幅よりも大きくてよい。
半導体装置は、第２メサ部において、半導体基板の上面に設けられ、ゲートトレンチ部の他方の側壁に隣接し、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域をさらに備えてよい。フローティング領域は、半導体基板の深さ方向において、第２メサ部に設けられたエミッタ領域の下方の少なくとも一部には存在しなくてよい。
半導体装置は、半導体基板上に形成された層間絶縁膜をさらに備えてよい。層間絶縁膜はコンタクトホールを有してよい。フローティング領域は、半導体基板の深さ方向において、コンタクトホールの下方には存在しなくてよい。
フローティング領域は、半導体基板の深さ方向において、蓄積領域の下方に設けられてよい。フローティング領域は、半導体基板の深さ方向において、半導体基板の上面から２．６μｍ以上４．８μｍ以下の距離に設けられてよい。フローティング領域は、半導体基板の深さ方向において、フローティング領域の下面とゲートトレンチ部の底部までの深さが１．９μｍ以下に設けられてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図１における領域Ａを拡大した図である。 図１における領域Ｂを拡大した図である。 図１におけるａ－ａ'断面の一例を示す図である。 比較例の半導体装置１５０の上面を部分的に示す図である。 図５におけるａ－ａ'断面の一例を示す図である。 図４における領域Ｃを拡大した図である。 図４における領域Ｃの他の一例を示す図である。 図４における領域Ｃの他の一例を示す図である。 図７における領域Ｄを拡大した図である。 距離Ｗｆｄとオン電圧Ｖｏｎとの関係を示す図である。 距離Ｗｇｆｄとオン電圧Ｖｏｎとの関係を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
図１は、本発明の実施形態に係る半導体装置１００の上面を部分的に示す図である。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。ダイオード部８０は、半導体基板の上面においてトランジスタ部７０と隣接して設けられ、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。トランジスタ部７０のうち、トランジスタ部７０とダイオード部８０の境界に位置する領域が、境界部９０である。図１においてはチップ端部周辺のチップ上面を示しており、他の領域を省略している。
また、図１においては半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んでエッジ終端構造部を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。エッジ終端構造部は、半導体基板の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
本例の半導体装置１００は、半導体基板の内部に設けられ、且つ、半導体基板の上面に露出するゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。また、本例の半導体装置１００は、半導体基板の上面の上方に設けられたエミッタ電極５２およびゲート電極５０を備える。エミッタ電極５２およびゲート電極５０は互いに分離して設けられる。
エミッタ電極５２およびゲート電極５０と、半導体基板の上面との間には層間絶縁膜が形成されるが、図１では省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して形成される。
また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５と半導体基板の上面との間には、酸化膜等の絶縁膜が形成される。
ゲート電極５０は、コンタクトホール４９を通って、ゲート配線４８と接触する。ゲート配線４８は、不純物がドープされたポリシリコン等で形成される。ゲート配線４８は、半導体基板の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲート配線４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲート配線４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで形成される。ゲート配線４８と半導体基板の上面との間には、酸化膜等の絶縁膜が形成される。ゲートトレンチ部４０の先端部においてゲート導電部は半導体基板の上面に露出しており、ゲート配線４８と接触する。
エミッタ電極５２およびゲート電極５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよく、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。
本例のゲートトレンチ部４０は、半導体基板の上面に平行であって配列方向と垂直な延伸方向（本例ではＸ軸方向）に沿って延伸する２つの延伸部分３９と、２つの延伸部分３９を接続する接続部分４１を有してよい。接続部分４１の少なくとも一部は曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分３９の端部を接続することで、延伸部分３９の端部における電界集中を緩和できる。ゲート配線４８は、ゲートトレンチ部４０の接続部分４１において、ゲート導電部と接続してよい。
本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に半導体基板の上面においてＵ字形状を有してよい。つまり、本例のダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分２９と、２つの延伸部分２９を接続する接続部分３１を有してよい。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。ウェル領域１１は第２導電型であり、ゲート電極５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート電極５０側の一部の領域は、ウェル領域１１に形成される。ダミートレンチ部３０の延伸方向の端の底は、ウェル領域１１に覆われてよい。
コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に形成される。ダイオード部８０において、コンタクトホール５４は、コンタクト領域１５およびベース領域１４の上方に形成される。いずれのコンタクトホール５４も、第１メサ部６０および第２メサ部６２のＸ軸方向両端に配置されたベース領域１４およびウェル領域１１の上方には配置されていない。
半導体基板の上面と平行な方向において、各トレンチ部の延伸方向と垂直な方向には、各トレンチ部に隣接してメサ部が設けられる。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板の部分であって、半導体基板の上面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。
本例の半導体装置１００は、トランジスタ部７０において、各トレンチ部の延伸方向に平行な一方の側壁に隣接して、第１メサ部６０が設けられる。また、各トレンチ部の延伸方向に平行な他方の側壁に隣接して、第２メサ部６２が設けられる。第２メサ部６２の内部には、フローティング領域１７が設けられる。第１メサ部６０の内部には、フローティング領域１７が設けられない。図１では、半導体基板の上面視で、フローティング領域１７が設けられる領域を破線で示している。
図１に示すように、第１メサ部６０および第２メサ部６２は、各トレンチ部の延伸方向に垂直な配列方向に交互に設けられてよい。各第１メサ部６０および各第２メサ部６２のＸ軸方向における両端部には、一例としてベース領域１４が配置されている（図１においては、Ｘ軸方向の一方の端部のみを示している）。また、トランジスタ部７０のダイオード部８０と隣接する領域に、境界メサ部６４が設けられる。また、ダイオード部８０の半導体基板の下面側の領域には、第１導電型のカソード領域８２が設けられる。図１に、半導体基板の上面視でカソード領域８２が設けられる領域を破線部で示している。
半導体装置１００は、半導体基板の内部において、ベース領域１４の下方に、ゲートトレンチ部４０の延伸方向に平行な一方の側壁および他方の側壁に隣接して、ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域１６を有する。蓄積領域１６は、それぞれのトレンチ部の下端よりも上側に配置されてよい。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。図１においては、蓄積領域１６が形成される範囲を破線で示している。
図２は、図１における領域Ａを拡大した図である。図２に示すように、第１メサ部６０および第２メサ部６２は、各トレンチ部の延伸方向に垂直な配列方向に交互に設けられてよい。また、ゲートトレンチ部４０の延伸方向に、エミッタ領域１２およびコンタクト領域１５が交互に設けられてよい。第２メサ部６２の内部には、半導体基板の上面視で、破線部の領域にフローティング領域１７が設けられる。すなわち、フローティング領域１７は、第２メサ部６２において、上面視で、Ｙ軸方向に沿って離散的に設けられる。
第１メサ部６０の上面には、第１メサ部６０を挟む２つのゲートトレンチ部４０と接して、エミッタ領域１２が設けられる。本例のエミッタ領域１２はＮ＋型である。エミッタ領域１２は、２つのトレンチをつなぐように形成してよい。コンタクトホール５４の下部にトレンチコンタクトが形成される場合は、トレンチコンタクトと一方のゲートトレンチ部４０をつなぐように、エミッタ領域１２が形成されてよい。
また、第１メサ部６０の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５が選択的に形成される。コンタクト領域１５は、２つのトレンチをつなぐように接して形成してよい。コンタクトホール５４の下部にトレンチコンタクトが形成される場合は、トレンチコンタクトと一方のゲートトレンチ部４０をつなぐように、コンタクト領域１５が形成されてよい。また、トレンチコンタクトの底部にコンタクト領域１５を形成してもよい。
第１メサ部６０において、エミッタ領域１２およびコンタクト領域１５は、ゲートトレンチ部４０の延伸方向に、交互に隣接して配置されてよい。第１メサ部６０の上面において、エミッタ領域１２はダミートレンチ部３０と接して設けられてよく、離れて設けられてもよい。図２の例におけるエミッタ領域１２は、ダミートレンチ部３０と接して設けられている。
第２メサ部６２の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５が形成される。また、第２メサ部６２の上面には、ゲートトレンチ部４０と隣接して、エミッタ領域１２が設けられてよいが、設けられなくてもよい。図２は、第２メサ部６２の上面にエミッタ領域１２が設けられる一例を示している。第２メサ部６２の上面にエミッタ領域１２が設けられない場合の方が、設けられる場合よりも、トランジスタ部７０のオン電圧Ｖｏｎを小さくすることができる。また、第２メサ部６２の上面において、コンタクト領域１５はダミートレンチ部３０と接して設けられてよく、離れて設けられてもよい。図２の例におけるコンタクト領域１５は、ダミートレンチ部３０と接して設けられている。
第２メサ部６２のゲートトレンチ部４０の配列方向の第２メサ部６２の幅Ｗｆｍは、第１メサ部６０のゲートトレンチ部４０の配列方向の第１メサ部６０の幅Ｗｍよりも大きくてよい。Ｗｆｍは、Ｗｍの２倍以上あってよい。第２メサ部６２の幅Ｗｆｍとは、半導体基板の上面と平行な面内において、第２メサ部６２を挟む２つのトレンチ部に挟まれた、半導体基板のＹ軸方向の幅である。第１メサ部６０の幅Ｗｍとは、半導体基板の上面と平行な面内において、第１メサ部６０を挟む２つのトレンチ部に挟まれた、半導体基板のＹ軸方向の幅である。第２メサ部６２の幅Ｗｆｍを第１メサ部６０の幅Ｗｍより大きくすることで、半導体基板の下面側から正孔を良好に引き抜くことができる。このため、オン電圧とターンオフ損失のトレードオフを良好にすることができる。このため、半導体装置１００のターンオン損失を抑制することができる。
図２に示すように、半導体基板の上面と平行な面内において、第２メサ部６２に、フローティング領域１７がゲートトレンチ部４０の延伸方向と垂直な方向に複数設けられてよい。フローティング領域１７を複数有することで、半導体基板の下面から、正孔をより良好に引き抜くことができる。このため、オン電圧とターンオフ損失のトレードオフを、より良好にすることができる。また、第２メサ部６２にはダミートレンチ部３０を形成しない。これにより、正孔が、ダミートレンチ部３０に形成されるＰ型反転層からエミッタ領域１２に引き抜かれないので、ターンオン損失の増加を抑制することができる。
図３は、図１における領域Ｂを拡大した図である。本例の半導体装置１００は、ダイオード部８０において、ダミートレンチ部３０に隣接して第２メサ部６２が設けられる。本例のダイオード部８０の第２メサ部６２には、エミッタ領域１２が形成されていない。ダイオード部８０の第２メサ部６２には、コンタクト領域１５またはベース領域１４が、第２メサ部６２を挟む一方のダミートレンチ部３０から、他方のダミートレンチ部３０に渡って形成されている。つまり、半導体基板の上面において、ダイオード部８０の第２メサ部６２のＹ軸方向の幅と、ダイオード部８０の第２メサ部６２に設けられたコンタクト領域１５またはベース領域１４のＹ軸方向の幅は等しい。
ダイオード部８０の第２メサ部６２には、トランジスタ部７０の境界メサ部６４のコンタクト領域１５よりも半導体基板の上面に露出する面積の小さいコンタクト領域１５が設けられてよい。一例として、ダイオード部８０の第２メサ部６２には、ベース領域１４に挟まれた領域のＸ軸方向の両端部にコンタクト領域１５が設けられ、コンタクト領域１５に挟まれる領域全体にベース領域１４が設けられている。
ダイオード部８０は、半導体基板の下面側の領域において、第１導電型のカソード領域８２を有する。図３に、半導体基板の上面視でカソード領域８２が設けられる領域を破線部で示している。ダイオード部８０は、カソード領域８２を半導体基板の上面に投影した領域であってよい。
Ｘ軸方向の両端部に形成されたコンタクト領域１５とベース領域１４との境界から、上面に投影したカソード領域８２の端までの距離Ｌｃは、正孔または電子の拡散長以上であってよい。これにより、コンタクト領域１５からドリフト領域を経てカソード領域８２へ、正孔が過剰に注入されることを防ぐことができる。
図４は、図１におけるａ－ａ'断面の一例を示す図である。ａ－ａ'断面は、トランジスタ部７０およびダイオード部８０において、エミッタ領域１２およびコンタクト領域１５を通過するＹＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上面に形成される。
コレクタ電極２４は、半導体基板１０の下面２３に形成される。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向（Ｚ軸方向）と称する。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。半導体基板１０は、第１導電型のドリフト領域１８を備える。本例のドリフト領域１８はＮ－型である。ドリフト領域１８は、他のドーピング領域が形成されずに残存した領域であってよい。
コンタクト領域１５は、第１メサ部６０および第２メサ部６２の内部において、半導体基板１０の上面２１とドリフト領域１８との間に設けられる。本例のコンタクト領域１５は、ダミートレンチ部３０に挟まれる第２メサ部６２または境界メサ部６４において、ベース領域１４の上面２１側に設けられる。また、コンタクト領域１５は、ゲートトレンチ部４０に挟まれる第１メサ部６０において、ベース領域１４の上面２１側に設けられる。
半導体基板１０には、上面２１とドリフト領域１８との間に、コンタクト領域１５よりもドーピング濃度の低いＰ型のベース領域１４が設けられる。ゲートトレンチ部４０およびダミートレンチ部３０は、上面２１からベース領域１４を貫通して、半導体基板１０の内部まで設けられる。本例では、ドリフト領域１８まで設けられる。ベース領域１４は、ゲートトレンチ部４０の側壁のうち、少なくともＸＺ平面に平行な側壁に接する。
第２メサ部６２において、ベース領域１４の下方には、ゲートトレンチ部４０から離間して、電気的にフローティングとなっている第２導電型のフローティング領域１７が設けられる。第１メサ部６０においては、ベース領域１４の下方には、当該フローティング領域１７と同等の深さには、第２導電型のフローティング領域１７が設けられない。
第２メサ部６２にはダミートレンチ部３０を形成しないので、オフ状態の電界強度分布が一様になりにくい。本例のフローティング領域１７を離散的に設けることで、ダミートレンチ部３０を形成する場合と同様に、電界強度を一様に分布させることができ、耐圧低下を防止する。フローティング領域１７は、Ｙ軸方向に沿って、第１メサ部に接する２つのゲートトレンチ部４０と同じピッチで配置されてよい。
ダイオード部８０の第２メサ部６２には、上面２１までベース領域１４が設けられる。また、ダイオード部８０の第２メサ部には、カソード領域８２を投影した上面２１において、コンタクト領域１５およびエミッタ領域１２のいずれも設けられなくてよい。
ダイオード部８０は、バッファ領域２０の下方にＮ＋型のカソード領域８２を有する。カソード領域８２は、トランジスタ部７０のコレクタ領域２２と略同じ深さに設けられる領域であってよい。これにより、ダイオード部８０は、インバータ等の電力変換回路で、他の半導体装置１００のトランジスタ部７０がターン・オフする時に、逆方向に導通する還流電流を流す還流ダイオード（ＦＷＤ）として機能してよい。
境界メサ部６４の下方には、下面２３にコレクタ領域２２が設けられる。当該コレクタ領域２２は、トランジスタ部７０のコレクタ領域２２が延伸していてもよい。境界メサ部６４の下面２３側までコレクタ領域２２が延伸しているため、トランジスタ部７０のエミッタ領域１２と、ダイオード部８０のカソード領域８２との距離を確保することができる。このため、トランジスタ部７０のエミッタ領域１２を含むゲート構造部からドリフト領域１８に注入される電子が、ダイオード部８０のカソード領域８２に流出するのを防ぐことができる。また、トランジスタ部７０のコンタクト領域１５と、ダイオード部８０のカソード領域８２との距離を確保することができる。これにより、トランジスタ部７０のコンタクト領域１５からカソード領域８２に流入する過剰な正孔を抑制することができる。
本例においては、カソード領域８２が境界メサ部６４の直下まで設けられる場合と比べて、境界メサ部６４のコンタクト領域１５と、ダイオード部８０のカソード領域８２との距離も長くすることができる。これにより、ダイオード部８０が導通するときに、ベース領域１４よりも高いドーピング濃度のコンタクト領域１５から、カソード領域８２への正孔の注入を抑えることができる。
トランジスタ部７０およびダイオード部８０の双方において、ドリフト領域１８の下方にはＮ＋型のバッファ領域２０が形成される。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
トランジスタ部７０において、バッファ領域２０の下方には、Ｐ＋型のコレクタ領域２２が形成される。当該コレクタ領域２２は、境界メサ部６４の下面２３側の領域まで延伸していてよい。ダイオード部８０において、バッファ領域２０の下方には、Ｎ＋型のカソード領域８２が形成される。
半導体基板１０の上面２１には、１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０が形成される。各トレンチ部は、上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達する。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、上面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、深さ方向において、ゲート絶縁膜４２を挟んで、少なくとも隣接するベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。
ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えば、ダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。当該断面におけるダミートレンチ部３０は、上面２１において層間絶縁膜３８により覆われる。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は下方側に凸の曲面状（断面においては曲線状）であってよい。
図５は、第２メサ部６２を有さない比較例の半導体装置１５０の上面を部分的に示す図である。比較例の半導体装置１５０においては、隣り合う２つのトレンチ部に挟まれた半導体基板の部分は、第１メサ部６０で構成される。
図６は、図５におけるａ－ａ'断面の一例を示す図である。比較例の半導体装置１５０においては、いずれの第１メサ部６０においてもフローティング領域１７を有さない。
図６の比較例の半導体装置１５０は、ゲートトレンチ部４０と隣り合ってダミートレンチ部３０が設けられる。このため、ターンオン時にダミートレンチ部３０の底部にＰ型反転層が生じる。ターンオン時には、正孔がこのＰ型反転層からエミッタ領域１２に引き抜かれる。このため、ターンオン損失が大きくなる。図４の本例の半導体装置１００は、ゲートトレンチ部４０に隣り合ってフローティング領域１７が設けられる。このフローティング領域１７が存在するので、半導体基板１０の下面２３側から正孔を良好に引き抜くことができる。このため、オン電圧とターンオフ損失のトレードオフを良好にすることができる。また、フローティング領域１７の位置にダミートレンチ部３０が存在しないので、正孔がこのＰ型反転層からエミッタ領域１２に引き抜かれることによるターンオン損失を抑制することができる。
図７は、図４において破線部で囲まれた領域Ｃの拡大図である。図７に示すように、上面２１と平行な方向において、隣り合うフローティング領域１７相互のＹ軸方向の間隔Ｗｆｆは、第１メサ部６０の幅Ｗｍと等しくてよい。ここで、等しいとは１０％以内の誤差範囲を含んでよい。本明細書において「等しい」、「同じ」、「同一」等と記載した場合、１０％以内の誤差を含んでよい。
第１メサ部６０の幅Ｗｍとゲートトレンチ幅Ｗｇの和は、上面２１と平行な面内において、隣り合うフローティング領域１７相互のＹ軸方向の間隔Ｗｆｆとフローティング領域幅Ｗｆとの和と等しくてよい。さらに、上面２１と平行な面内において、フローティング領域１７のゲートトレンチ部４０の配列方向のフローティング領域幅Ｗｆは、ゲートトレンチ部４０の配列方向のゲートトレンチ幅Ｗｇと等しくてよい。フローティング領域幅Ｗｆをゲートトレンチ幅Ｗｇと等しくすることで、フローティング領域１７をゲートトレンチ部４０と同じマスク幅で製造することができる。
図７に示すように、フローティング領域１７は、半導体基板１０の深さ方向において、第２メサ部６２に設けられたエミッタ領域１２の下方の少なくとも一部には存在しなくてよい。また、フローティング領域１７は、半導体基板１０の深さ方向において、半導体基板１０上に設けられた層間絶縁膜３８に形成されたコンタクトホール５４の下方に存在しなくてよい。また、フローティング領域１７は、上面２１からゲートトレンチ部４０の底部までのゲート深さＷｇｄよりも浅い深さに位置してよい。また、隣り合うフローティング領域１７相互のＹ軸方向の間隔Ｗｆｆは、フローティング領域幅Ｗｆよりも小さくてよい。本例のフローティング領域１７を上述のように設けることで、ダミートレンチ部３０と同様に、オフ時の電界強度を一様に分布させることができ、耐圧低下を防止する。
図８は、図４における領域Ｃの他の一例を示す図である。図８に示す半導体装置１００は、上面２１と平行な面内において、ゲートトレンチ部４０に最近接のフローティング領域１７のＹ軸方向のフローティング領域幅Ｗｆよりも、第２メサ部６２の中央側に位置するフローティング領域１７のＹ軸方向の幅Ｗｗｆの方が大きい。
第２メサ部６２の中央に位置するフローティング領域１７のフローティング領域幅Ｗｗｆを、ゲートトレンチ部４０に最近接のフローティング領域１７のフローティング領域幅Ｗｆよりも大きくすることで、下面２３側から正孔をより良好に引き抜くことができる。このため、オン電圧とターンオフ損失のトレードオフを、より良好にすることができる。また、正孔がＰ型反転層からエミッタ領域１２に引き抜かれることによるターンオン損失を抑制することができる。さらに、本例のフローティング領域１７により、電界強度を一様に分布させることができ、耐圧低下を防止する。
図９は、図４における領域Ｃの他の一例を示す図である。図９に示す半導体装置１００は、図７において、フローティング領域１７が蓄積領域１６よりも半導体基板１０の深さ方向の下方に設けられる。ここで下方とは、上面２１と平行な方向のフローティング領域１７の上面１７－１が、蓄積領域１６の下面１６－１以下の深さにあることをいう。図９は、フローティング領域１７の上面１７－１が、蓄積領域１６の下面１６－１より下方に設けられる一例を示している。蓄積領域１６の下面１６－１とは、ベース領域１４よりも５倍高いドーピング濃度を示す境界をいう。フローティング領域１７の上面１７－１は、蓄積領域１６の下面１６－１と同一深さに設けられてもよい。
フローティング領域１７の上面１７－１が蓄積領域１６の下面１６－１より下方に設けられることで、下面２３側から正孔をより良好に引き抜くことができる。このため、オン電圧とターンオフ損失のトレードオフを、より良好にすることができる。また、正孔がＰ型反転層からエミッタ領域１２に引き抜かれることによるターンオン損失を抑制することができる。さらに、本例のフローティング領域１７により、電界強度を一様に分布させることができ、耐圧低下を防止する。
また、図８と同様に、上面２１と平行な面内において、ゲートトレンチ部４０に最近接のフローティング領域１７のＹ軸方向のフローティング領域幅Ｗｆよりも、第２メサ部６２の中央側に位置するフローティング領域１７のＹ軸方向のフローティング領域幅Ｗｗｆの方が、大きくてもよい。
図１０は、図７において破線部で囲まれた領域Ｄの拡大図である。図１０に示すように、フローティング領域１７のＺ軸方向の幅をＷｆｔと定義する。上面２１から、フローティング領域１７の深さ方向のドーピング濃度のピークまでの深さをＷｆｄと定義する。フローティング領域１７の深さ方向のドーピング濃度分布が一様な場合は、Ｗｆｄはフローティング領域１７の深さ方向の中心までの深さであってよい。
ゲートトレンチ部４０の第２メサ部６２側の側壁から、ゲートトレンチ部４０最近接のフローティング領域１７までの距離をＷｇｆと定義する。Ｗｇｆは、ゲートトレンチ部４０と最近接のフローティング領域１７と同じ深さのゲートトレンチ部４０の側壁から、当該フローティング領域１７までの距離であってよい。
上面２１からゲートトレンチ部４０の底部までの深さをＷｇｄと定義する。Ｗｇｄと、上面２１からフローティング領域１７の下面までの深さの差をＷｇｆｄと定義する。上面２１から、コンタクト領域１５の下面までの深さをＷｃと定義する。コンタクト領域１５の下面とは、第２メサ部６２におけるドーピング濃度が、第１メサ部６０のベース領域１４におけるドーピング濃度と等しいドーピング濃度を示す境界をいう。また、コンタクト領域１５の下方におけるベース領域１４のＺ軸方向の深さをＷｂと定義する。
フローティング領域１７の下面からゲートトレンチ部４０の底部までの深さＷｇｆｄは、フローティング領域１７のＺ軸方向の幅Ｗｆｔよりも大きくてよい。また、フローティング領域１７の下面からゲートトレンチ部４０の底部までの深さＷｇｆｄは、ゲートトレンチ部４０の第２メサ部６２側の側壁から、ゲートトレンチ部４０と隣り合ったフローティング領域１７までの距離Ｗｇｆよりも大きくてよい。Ｗｇｆｄ、Ｗｆｔ、およびＷｇｆの大小関係をこのようにすることで、半導体基板１０の下面２３側から、正孔をより良好に引き抜くことができる。特に、Ｗｇｆｄを所定の長さにすることで、キャリア注入促進効果（ＩＥ効果）を高めつつ、正孔の引き抜きも多くすることができる。このため、オン電圧とターンオフ損失のトレードオフをより良好にすることができる。また、正孔がＰ型反転層からエミッタ領域１２に引き抜かれることによるターンオン損失を抑制することができる。さらに、本例のフローティング領域１７により、電界強度を一様に分布させることができ、耐圧低下を防止する。
図１１は、図１０において、一例としてＷｆｔを１μｍ、Ｗｇｆを０．７μｍ、Ｗｆを１．２μｍ、Ｗｇｄを６．０μｍ、Ｗｃを１．７μｍ、Ｗｂを１．１μｍとした場合に、Ｗｆｄとトランジスタ部７０のオン電圧Ｖｏｎとの関係をシミュレーションした図である。縦軸は、オン電圧Ｖｏｎの最大値を１００％として規格化して示している。図１１から分かるように、Ｗｆｄが２．３μｍの場合にオン電圧Ｖｏｎは最大値を示す。Ｗｆｄを増加させるとオン電圧Ｖｏｎは急減する。Ｗｆｄが２．９μｍの場合にオン電圧Ｖｏｎは最小値を示す。さらにＷｆｄを増加させると、オン電圧Ｖｏｎは単調に増加する。
図１１において、Ｗｆｄが２．９μｍよりも小さい場合、フローティング領域１７が、Ｗｇｄと比較して上面２１からＺ軸方向に浅い位置に存在するため、蓄積領域１６がフローティング領域１７で打ち消される。これにより、ゲートトレンチ部４０の底部に集中する正孔がフローティング領域１７に引き抜かれやすくなり、オン電圧が高くなる。また、Ｗｆｄが２．９μｍよりも大きい場合、ゲートトレンチ部４０の底部に集中する正孔はフローティング領域１７に引き抜かれ易くなる。しかし、フローティング領域１７とエミッタ領域１２との距離が大きくなるため、トランジスタ部７０全体としての正孔の引き抜き能力が小さくなる。このため、正孔の蓄積効果が減じてオン電圧Ｖｏｎが大きくなる。図１１から分かるように、Ｗｆｄが２．６μｍ以上４．８μｍ以下の場合に、オン電圧Ｖｏｎは最小値から２％以内の増加とすることができる。
図１２は、図１１のＷｆｄを、フローティング領域１７の下面からゲートトレンチ部４０の底部までの距離Ｗｇｆｄに換算した図である。図１２から分かるように、Ｗｇｆｄが２．２μｍの場合にオン電圧Ｖｏｎは最大値を示す。Ｗｇｆｄを減少させるとオン電圧Ｖｏｎは急減する。Ｗｇｆｄが１．６μｍの場合にオン電圧Ｖｏｎは最小値を示す。さらにＷｇｆｄを減少させると、Ｗｇｆｄは単調に増加する。図１２から分かるように、Ｗｇｆｄに換算すると、Ｗｇｆｄが－０．３μｍ以上１．９μｍ以下の場合に、オン電圧Ｖｏｎは最小値から２％以内の増加とすることができる。ここで、負の値は、フローティング領域１７がゲートトレンチ部４０の底部よりも深い位置にある場合である。フローティング領域１７の下面からゲートトレンチ部４０までの深さでいえば、Ｗｇｆｄが１．９μｍ以下の場合に、オン電圧Ｖｏｎは最小値から２％以内の増加とすることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１６－１・・・蓄積領域の下面、１７・・・フローティング領域、１７－１・・・フローティング領域の上面、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・接続部分、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・接続部分、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲート配線、４９・・・コンタクトホール、５０・・・ゲート電極、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・第１メサ部、６２・・・第２メサ部、６４・・・境界メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、１００・・・半導体装置、１５０・・・半導体装置

Claims (13)

  1. 半導体基板に形成された第１導電型のドリフト領域と、
    前記半導体基板の下面に第２導電型のコレクタ領域が設けられたトランジスタ部と、
    前記半導体基板の下面に第１導電型のカソード領域が設けられたダイオード部と、
    前記トランジスタ部に配置され、前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    前記トランジスタ部に配置され、前記ダイオード部の最も近くに配置された前記ゲートトレンチ部の一方の側壁に隣接した第１メサ部と、
    前記トランジスタ部に配置され、前記ダイオード部の最も近くに配置された前記ゲートトレンチ部の他方の側壁に隣接した第２メサ部と、
    前記ドリフト領域の上方で前記ゲートトレンチ部に隣接して設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域と、
    前記蓄積領域の上方で前記ゲートトレンチ部に隣接して設けられた第２導電型のベース領域と、
    少なくとも前記第１メサ部において、前記半導体基板の前記上面に設けられ、前記ゲートトレンチ部の前記一方の前記側壁に隣接し、前記エミッタ電極と接続され、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記上面において予め定められた延伸方向に延伸して設けられ、前記エミッタ電極と接続されるダミートレンチ部と
    を備え、
    前記第２メサ部には、前記ゲートトレンチ部から離間して、前記エミッタ電極の下方、且つ、前記ベース領域の下方に、電気的にフローティングとなっている第２導電型のフローティング領域が設けられ、
    前記第１メサ部には、前記ベース領域の下方に前記フローティング領域が設けられておらず、
    前記第１メサ部は前記ダミートレンチ部に接しており、
    前記第２メサ部は前記ダミートレンチ部に接しておらず、
    前記ダイオード部は、
    ２つの前記ダミートレンチ部と、
    ２つの前記ダミートレンチ部に挟まれ、且つ、前記フローティング領域が設けられたメサ部と
    を有する
    半導体装置。
  2. 前記トランジスタ部は、前記ダイオード部と隣接する領域に境界メサ部を有し、
    前記境界メサ部は、
    前記半導体基板の下面に設けられた前記コレクタ領域と、
    ２つの前記ダミートレンチ部と、
    ２つの前記ダミートレンチ部に挟まれ、且つ、前記フローティング領域が設けられた境界メサ部と
    を有する請求項１に記載の半導体装置。
  3. 前記延伸方向に垂直な配列方向の前記第２メサ部の幅が、前記配列方向の前記第１メサ部の幅よりも大きい、請求項１または２に記載の半導体装置。
  4. 前記フローティング領域が、前記延伸方向に垂直な配列方向に複数設けられる、請求項１から３のいずれか一項に記載の半導体装置。
  5. 半導体基板に形成された第１導電型のドリフト領域と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
    前記ゲートトレンチ部の一方の側壁に隣接した第１メサ部と、
    前記ゲートトレンチ部の他方の側壁に隣接した第２メサ部と、
    前記ドリフト領域の上方で前記ゲートトレンチ部に隣接して設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域と、
    前記蓄積領域の上方で前記ゲートトレンチ部に隣接して設けられた第２導電型のベース領域と、
    少なくとも前記第１メサ部において、前記半導体基板の前記上面に設けられ、前記ゲートトレンチ部の前記一方の前記側壁に隣接し、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    を備え、
    前記第２メサ部には、前記ゲートトレンチ部から離間して、前記ベース領域の下方に、電気的にフローティングとなっている第２導電型のフローティング領域が設けられ、
    前記延伸方向に垂直な配列方向の前記第２メサ部の幅が、前記配列方向の前記第１メサ部の幅よりも大きく、
    複数の前記フローティング領域は、前記配列方向に、前記第１メサ部の前記幅と同じ間隔で複数設けられる、
    半導体装置。
  6. 半導体基板に形成された第１導電型のドリフト領域と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
    前記ゲートトレンチ部の一方の側壁に隣接した第１メサ部と、
    前記ゲートトレンチ部の他方の側壁に隣接した第２メサ部と、
    前記ドリフト領域の上方で前記ゲートトレンチ部に隣接して設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域と、
    前記蓄積領域の上方で前記ゲートトレンチ部に隣接して設けられた第２導電型のベース領域と、
    少なくとも前記第１メサ部において、前記半導体基板の前記上面に設けられ、前記ゲートトレンチ部の前記一方の前記側壁に隣接し、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    を備え、
    前記第２メサ部には、前記ゲートトレンチ部から離間して、前記ベース領域の下方に、電気的にフローティングとなっている第２導電型のフローティング領域が設けられ、
    前記延伸方向に垂直な配列方向の前記第２メサ部の幅が、前記配列方向の前記第１メサ部の幅よりも大きく、
    前記フローティング領域の前記配列方向の幅が、前記ゲートトレンチ部の前記配列方向の前記ゲートトレンチ部の幅と等しい、
    半導体装置。
  7. 半導体基板に形成された第１導電型のドリフト領域と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
    前記ゲートトレンチ部の一方の側壁に隣接した第１メサ部と、
    前記ゲートトレンチ部の他方の側壁に隣接した第２メサ部と、
    前記ドリフト領域の上方で前記ゲートトレンチ部に隣接して設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域と、
    前記蓄積領域の上方で前記ゲートトレンチ部に隣接して設けられた第２導電型のベース領域と、
    少なくとも前記第１メサ部において、前記半導体基板の前記上面に設けられ、前記ゲートトレンチ部の前記一方の前記側壁に隣接し、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    を備え、
    前記第２メサ部には、前記ゲートトレンチ部から離間して、前記ベース領域の下方に、電気的にフローティングとなっている第２導電型のフローティング領域が設けられ、
    前記延伸方向に垂直な配列方向の前記第２メサ部の幅が、前記配列方向の前記第１メサ部の幅よりも大きく、
    前記第１メサ部の幅と、前記ゲートトレンチ部の前記配列方向の幅との和が、複数の前記フローティング領域のうちの一のフローティング領域と、前記一のフローティング領域と前記配列方向で隣り合う他の前記フローティング領域との間隔と、前記フローティング領域の前記配列方向の幅との和に等しい、
    半導体装置。
  8. 半導体基板に形成された第１導電型のドリフト領域と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
    前記ゲートトレンチ部の一方の側壁に隣接した第１メサ部と、
    前記ゲートトレンチ部の他方の側壁に隣接した第２メサ部と、
    前記ドリフト領域の上方で前記ゲートトレンチ部に隣接して設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域と、
    前記蓄積領域の上方で前記ゲートトレンチ部に隣接して設けられた第２導電型のベース領域と、
    少なくとも前記第１メサ部において、前記半導体基板の前記上面に設けられ、前記ゲートトレンチ部の前記一方の前記側壁に隣接し、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    を備え、
    前記第２メサ部には、前記ゲートトレンチ部から離間して、前記ベース領域の下方に、電気的にフローティングとなっている第２導電型のフローティング領域が設けられ、
    前記延伸方向に垂直な配列方向の前記第２メサ部の幅が、前記配列方向の前記第１メサ部の幅よりも大きく、
    複数の前記フローティング領域のうち、前記第２メサ部の中央側に位置する前記フローティング領域の前記配列方向の幅が、前記ゲートトレンチ部に最近接のフローティング領域の前記配列方向の幅よりも大きい、
    半導体装置。
  9. 前記第２メサ部において、前記半導体基板の前記上面に設けられ、前記ゲートトレンチ部の前記他方の前記側壁に隣接し、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域をさらに備え、
    前記フローティング領域は、前記半導体基板の深さ方向において、前記第２メサ部に設けられた前記エミッタ領域の下方の少なくとも一部には存在しない、
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記半導体基板上に形成された層間絶縁膜をさらに備え、
    前記層間絶縁膜はコンタクトホールを有し、
    前記第２メサ部において、前記フローティング領域は、前記半導体基板の深さ方向において、前記コンタクトホールの下方には存在しない、
    請求項１から９のいずれか一項に記載の半導体装置。
  11. 前記フローティング領域は、前記半導体基板の深さ方向において、前記蓄積領域の下方に設けられる、請求項１から１０のいずれか一項に記載の半導体装置。
  12. 前記フローティング領域は、前記半導体基板の深さ方向において、前記半導体基板の前記上面から２．６μｍ以上４．８μｍ以下の深さに設けられる、請求項１から１１のいずれか一項に記載の半導体装置。
  13. 前記フローティング領域は、前記半導体基板の深さ方向において、前記フローティング領域の下面から前記ゲートトレンチ部の底部までの深さが１．９μｍ以下に設けられる、請求項１から１２のいずれか一項に記載の半導体装置。
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