JP2024022428A - 半導体装置 - Google Patents

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Abstract

Figure 2024022428000001
【課題】フローティングのメサ部と、他のメサ部とを、より確実に分離する。
【解決手段】半導体基板において、第２方向において隣り合う２つのトレンチ部の間に１つずつ配置された複数のメサ部を備え、複数のメサ部は、エミッタ電極と絶縁されたフローティングメサ部と、フローティングメサ部と第２方向において隣り合って配置され、エミッタ電極と接続しているエミッタ接続メサ部とを含み、フローティングメサ部およびエミッタ接続メサ部の少なくとも一方は、上面視においてウェル領域と重ならない位置に設けられた部分において、当該メサ部を挟む２つのトレンチ部を接続して設けられ、前記ウェル領域と、当該メサ部の少なくとも一部とを分離する分離部を有する半導体装置を提供する。
【選択図】図６

Description

本発明は、半導体装置に関する。
従来、トレンチ型のゲート電極に挟まれたメサ部のうちの一部が、エミッタ電極に接続しないフローティングのメサ部である半導体装置が知られている（例えば特許文献１参照）。
特許文献１ 特開２０１６－１８４７１２号公報
フローティングのメサ部と、他のメサ部とを、より確実に分離できることが好ましい。
上記課題を解決するために、本発明の第１の態様においては、半導体装置を提供する。上記半導体装置は、上面および下面を有し、第１導電型のドリフト領域が設けられた半導体基板を備えてよい。上記半導体装置は、前記半導体基板の前記上面の上方に配置されたエミッタ電極を備えてよい。上記いずれかの半導体装置は、前記半導体基板の前記上面から前記半導体基板の内部まで設けられ、前記半導体基板の前記上面において第１方向に長手を有し、且つ、前記第１方向とは異なる第２方向に並んで配置された複数のトレンチ部を備えてよい。上記何れかの半導体装置は、前記半導体基板において前記ドリフト領域と前記上面との間に設けられ、上面視において前記複数のトレンチ部の前記第１方向における端部と重なって配置された、第２導電型のウェル領域を備えてよい。上記何れかの半導体装置は、前記半導体基板において、前記第２方向において隣り合う２つの前記トレンチ部の間に１つずつ配置された複数のメサ部を備えてよい。上記何れかの半導体装置において、前記複数のメサ部は、前記エミッタ電極と絶縁されたフローティングメサ部を含んでよい。上記何れかの半導体装置において、前記複数のメサ部は、前記フローティングメサ部と前記第２方向において隣り合って配置され、前記エミッタ電極と接続しているエミッタ接続メサ部を含んでよい。上記何れかの半導体装置において、前記フローティングメサ部および前記エミッタ接続メサ部の少なくとも一方は、上面視において前記ウェル領域と重ならない位置に設けられた部分において、当該メサ部を挟む２つの前記トレンチ部を接続して設けられ、前記ウェル領域と、当該メサ部の少なくとも一部とを分離する分離部を有してよい。
上記何れかの半導体装置において、前記ウェル領域は、前記トレンチ部の下端よりも深くまで設けられていてよい。
上記何れかの半導体装置において、前記複数のトレンチ部は、ゲート電圧が印加される２つ以上のゲートトレンチ部を含んでよい。上記何れかの半導体装置において、前記分離部は、２つの前記ゲートトレンチ部に挟まれた前記メサ部に設けられていてよい。
上記何れかの半導体装置において、前記分離部は、２つの前記ゲートトレンチ部に挟まれた前記フローティングメサ部に設けられていてよい。
上記何れかの半導体装置において、前記ゲートトレンチ部は、ゲート電圧が印加されるゲート導電部を有してよい。上記何れかの半導体装置において、前記分離部は、前記ゲート導電部と接続される接続導電部を有する接続トレンチ部であってよい。
上記何れかの半導体装置において、前記分離部が設けられた前記メサ部は、第２導電型のベース領域を有してよい。上記何れかの半導体装置において、前記分離部は、前記ウェル領域と前記ベース領域の少なくとも一部とを分離するように、前記ウェル領域と前記ベース領域の前記少なくとも一部との間に設けられた、第１導電型の第１領域であってよい。
上記何れかの半導体装置において、前記メサ部は、前記半導体基板に設けられ、前記エミッタ電極と接続され、前記ドリフト領域よりも高濃度の第１導電型のエミッタ領域を有してよい。上記何れかの半導体装置において、前記分離部は、前記第１方向において最も端に設けられた前記エミッタ領域と、前記ウェル領域との間に配置されていてよい。
上記何れかの半導体装置において、前記第１方向において最も端に設けられた前記エミッタ領域と、前記ウェル領域との間に、複数の前記分離部が設けられていてよい。
上記何れかの半導体装置において、前記分離部は、前記ウェル領域と接していてよい。
上記何れかの半導体装置において、いずれかの前記メサ部において、前記第１方向の異なる位置に、２つの前記分離部が配置されていてよい。
上記何れかの半導体装置において、少なくとも一つの前記接続トレンチ部が、前記第２方向に並ぶ３つ以上の前記トレンチ部と接続していてよい。
上記何れかの半導体装置において、前記接続トレンチ部は、前記トレンチ部と同一の深さまで設けられていてよい。
上記何れかの半導体装置において、前記接続トレンチ部は、前記トレンチ部よりも浅く設けられていてよい。
上記何れかの半導体装置において、前記第１領域は、前記半導体基板の前記上面から前記ドリフト領域まで設けられていてよい。
上記何れかの半導体装置において、前記第１方向における前記第１領域の長さが１μｍ以上、５μｍ以下であってよい。
上記何れかの半導体装置において、前記ゲートトレンチ部は、ゲート電圧が印加されるゲート導電部を有してよい。上記何れかの半導体装置において、２つ以上の前記メサ部のそれぞれに前記分離部が設けられていてよい。上記何れかの半導体装置において、前記分離部が設けられた前記メサ部は、第２導電型のベース領域を有してよい。上記何れかの半導体装置において、少なくとも１つの前記メサ部の前記分離部は、前記ゲート導電部と接続される接続導電部を有する接続トレンチ部であってよい。上記何れかの半導体装置において、少なくとも１つの前記メサ部の前記分離部は、前記ウェル領域と前記ベース領域の少なくとも一部とを分離するように、前記ウェル領域と前記ベース領域の前記少なくとも一部との間に設けられた、第１導電型の第１領域であってよい。
上記何れかの半導体装置において、前記ゲートトレンチ部は、ゲート電圧が印加されるゲート導電部を有してよい。上記何れかの半導体装置において、少なくとも１つの前記メサ部に前記分離部が複数設けられていてよい。上記何れかの半導体装置において、前記分離部が設けられた前記メサ部は、第２導電型のベース領域を有してよい。上記何れかの半導体装置において、少なくとも１つの前記分離部は、前記ゲート導電部と接続される接続導電部を有する接続トレンチ部であってよい。上記何れかの半導体装置において、少なくとも１つの前記分離部は、前記ウェル領域と前記ベース領域の少なくとも一部とを分離するように、前記ウェル領域と前記ベース領域の前記少なくとも一部との間に設けられた、第１導電型の第１領域であってよい。
上記何れかの半導体装置において、前記接続トレンチ部は、前記第１領域よりも前記ウェル領域の近くに配置されていてよい。
上記何れかの半導体装置において、いずれかの前記メサ部は、前記分離部により、前記第１方向において複数の部分領域に分割されていてよい。上記何れかの半導体装置において、いずれかの前記部分領域は、前記エミッタ電極と接続されてよい。上記何れかの半導体装置において、他のいずれかの前記部分領域は、前記エミッタ電極と接続されていなくてよい。
上記何れかの半導体装置において、それぞれの前記メサ部は、前記ドリフト領域と前記半導体基板の前記上面との間に配置された、第２導電型のベース領域を有してよい。上記何れかの半導体装置において、それぞれの前記メサ部は、前記ベース領域と前記ドリフト領域との間に配置され、前記ドリフト領域よりも高濃度の第１導電型の蓄積領域を有してよい。
本発明の第２の態様においては、半導体装置を提供する。上記半導体装置は、上面および下面を有し、第１導電型のドリフト領域が設けられた半導体基板を備えてよい。上記何れかの半導体装置は、前記半導体基板の前記上面の上方に配置されたエミッタ電極を備えてよい。上記何れかの半導体装置は、前記半導体基板の前記上面から前記半導体基板の内部まで設けられ、前記半導体基板の前記上面において第１方向に長手を有し、且つ、前記第１方向とは異なる第２方向に並んで配置された複数のトレンチ部を備えてよい。上記何れかの半導体装置は、前記半導体基板において前記ドリフト領域と前記上面との間に設けられ、上面視において前記複数のトレンチ部の前記第１方向における端部と重なって配置された、第２導電型のウェル領域を備えてよい。上記何れかの半導体装置は、前記半導体基板において、前記第２方向において隣り合う２つの前記トレンチ部の間に１つずつ配置された複数のメサ部を備えてよい。上記何れかの半導体装置において、前記複数のメサ部は、前記エミッタ電極と絶縁されたフローティングメサ部を含んでよい。上記何れかの半導体装置において、前記複数のメサ部は、前記フローティングメサ部と前記第２方向において隣り合って配置され、前記エミッタ電極と接続しているエミッタ接続メサ部を含んでよい。上記何れかの半導体装置において、前記フローティングメサ部および前記エミッタ接続メサ部の少なくとも一方は、当該メサ部を挟む２つの前記トレンチ部を接続して設けられた第１導電型の第１領域を有してよい。上記何れかの半導体装置において、前記第１領域の前記第１方向における両端が、前記ウェル領域に接続していてよい。
上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。 図１における領域Ｈの拡大図である。 図２におけるＡ－Ａ'断面の一例を示す図である。 図２におけるＢ－Ｂ'断面の一例を示す図である。 図２におけるＣ－Ｃ'断面の一例を示す図である。 実施例に係る領域Ｈの拡大図を示す。 図６におけるＣ－Ｃ'断面の一例を示す図である。 図６におけるＤ－Ｄ'断面の一例を示す図である。 半導体装置１００のターンオン損失Ｅｏｎと、電圧波形の傾きｄＶ／ｄｔとの関係を示す図である。 領域Ｈにおける他の構造例を示す図である。 領域Ｈにおける他の構造例を示す図である。 領域Ｈにおける他の構造例を示す図である。 領域Ｈにおける他の構造例を示す図である。 領域Ｈにおける他の構造例を示す図である。 領域Ｈにおける他の構造例を示す図である。 接続トレンチ部７０の配置例を示す図である。 接続トレンチ部７０の他の配置例を示す図である。 接続トレンチ部７０の他の構造例を示す図である。 領域Ｈの他の例を示す図である。 図１９におけるＣ－Ｃ'断面の一例を示す図である。 図１９におけるＤ－Ｄ'断面の一例を示す図である。 図１９におけるＤ－Ｄ'断面の他の例を示す図である。 領域Ｈの他の例を示す図である。 図２２におけるＣ－Ｃ'断面の一例を示す図である。 領域Ｈの他の例を示す図である。 １つのメサ部における複数の分離部の配置例を示す図である。 １つのメサ部における第１領域７１の配置例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
半導体基板の深さ方向における中心から、半導体基板の上面までの領域を、上面側と称する場合がある。同様に、半導体基板の深さ方向における中心から、半導体基板の下面までの領域を、下面側と称する場合がある。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。
図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。図１においては、各部材を半導体基板１０の上面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、半導体材料で形成された基板である。一例として半導体基板１０はシリコン基板である。半導体基板１０は、上面視において端辺１６２を有する。本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１６２を有する。図１においては、Ｘ軸およびＹ軸は、いずれかの端辺１６２と平行である。またＺ軸は、半導体基板１０の上面と垂直である。
半導体基板１０には活性部１６０が設けられている。活性部１６０は、半導体装置１００が動作した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部１６０の上方には、エミッタ電極が設けられているが図１では省略している。活性部１６０は、上面視においてエミッタ電極と重なる領域を指してよい。
活性部１６０には、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタ素子が設けられている。活性部１６０には、還流ダイオード（ＦＷＤ）等のダイオード素子が更に設けられていてもよい。本例の活性部１６０には、ＩＧＢＴが設けられている。半導体装置１００は、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）を有してよく、逆阻止ＩＧＢＴ（ＲＢ－ＩＧＢＴ）を有してよく、ＭＯＳＦＥＴを有していてもよい。
半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。本例の半導体装置１００は、ゲートパッド１６４を有している。半導体装置１００は、ダイオード素子に接続されるパッド、温度検出用パッド、電流検出パッド等のパッドを有してもよい。各パッドは、端辺１６２の近傍に配置されている。端辺１６２の近傍とは、上面視における端辺１６２と、エミッタ電極との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
ゲートパッド１６４には、ゲート電位が印加される。ゲートパッド１６４は、活性部１６０のゲートトレンチ部に電気的に接続される。半導体装置１００は、ゲートパッド１６４とゲートトレンチ部とを接続するゲート配線１３０を備える。図１においては、ゲート配線１３０に斜線のハッチングを付している。ゲート配線１３０は、アルミニウム等の金属で形成された金属配線を含んでよく、不純物が添加されたポリシリコン等の半導体で形成された半導体配線を含んでよく、金属配線および半導体配線が積層されていてもよい。
本例のゲート配線１３０は、上面視において活性部１６０と半導体基板１０の端辺１６２との間に配置されている。本例のゲート配線１３０は、上面視において活性部１６０を囲んでいる。また、ゲート配線の下方には、ウェル領域が形成されている。ウェル領域とは、後述するベース領域よりも高濃度のＰ型領域であり、半導体基板１０の上面からベース領域よりも深い位置まで形成されている。ゲート配線１３０は、活性部１６０を横切るように設けられていてもよい。ゲート配線１３０により、活性部１６０が複数の領域に分割されてよい。図１の例では、活性部１６０のＹ軸方向のほぼ中央を、ゲート配線１３０が横切っており、活性部１６０が２つの領域に分割されている。
本例の半導体装置１００は、上面視において、活性部１６０と端辺１６２との間に、エッジ終端構造部９０を備える。本例のエッジ終端構造部９０は、ゲート配線１３０と端辺１６２との間に配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、活性部１６０を囲んで環状に設けられたガードリング、フィールドプレートおよびリサーフのうちの少なくとも一つを備えていてよい。
図２は、図１における領域Ｈの拡大図である。図２は、比較例の半導体装置の構造を示している。領域Ｈは、ＩＧＢＴ等の半導体素子が設けられた活性部１６０およびゲート配線１３０を含む領域である。本例の半導体装置１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。ゲートトレンチ部４０にはゲート電圧が印加され、ダミートレンチ部３０にはエミッタ電圧が印加される。それぞれのトレンチ部は、半導体基板１０の上面２１から半導体基板１０の内部まで設けられる。図２に示したように、それぞれのトレンチ部は、半導体基板１０の上面２１においてＹ軸方向（第１方向）に長手を有し、且つ、Ｙ軸方向とは異なる第２方向（Ｘ軸方向）に並んで配置されている。本例では第１方向と第２方向は互いに直交するが、第１方向および第２方向は、互いに直交していなくともよい。
本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２、第１ゲート配線１３１および第２ゲート配線１３２を備える。第１ゲート配線１３１および第２ゲート配線１３２は、図１に示したゲート配線１３０の一例である。第１ゲート配線１３１および第２ゲート配線１３２は、深さ方向（Ｚ軸方向）において積層されている。
エミッタ電極５２およびゲート配線１３０は電気的に絶縁されている。上面視においてエミッタ電極５２およびゲート配線１３０が重なっている領域においては層間絶縁膜等が設けられる。エミッタ電極５２およびゲート配線１３０と、半導体基板１０の上面との間には層間絶縁膜が設けられる。図２では、層間絶縁膜を省略している。
層間絶縁膜には、層間絶縁膜の上方および下方に設けられた導電部材を接続するためのコンタクトホール５４、５５、５６が設けられている。図２においては、それぞれのコンタクトホールに斜線のハッチングを付している。コンタクトホール５４は、エミッタ電極５２と半導体基板１０とを接続する。コンタクトホール５５は、第１ゲート配線１３１および第２ゲート配線１３２を接続する。コンタクトホール５６は、エミッタ電極５２と、ダミートレンチ部３０とを接続する。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２およびコンタクト領域１５と接触する。エミッタ電極５２は、ベース領域１４およびウェル領域１１とも接触していてよい。本例のベース領域１４およびウェル領域１１の電位は、エミッタ電極５２におけるエミッタ電位である。
エミッタ電極５２は、層間絶縁膜に設けられたコンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。ダミートレンチ部３０と層間絶縁膜との間には、ポリシリコン等の導電材料で形成された接続部２７が設けられてもよい。接続部２７には、ダミートレンチ部３０のダミー導電部が接続され、また、コンタクトホール５６を介してエミッタ電極５２が接続される。エミッタ電極５２は、Ｙ軸方向におけるダミートレンチ部３０の先端近傍において、ダミートレンチ部３０のダミー導電部と接続されてよい。
第２ゲート配線１３２は、ゲートトレンチ部４０のゲート導電部と接続する。第２ゲート配線１３２は、半導体基板１０の上面の上方に配置されている。第２ゲート配線１３２と半導体基板１０との間には、酸化膜等の絶縁膜が設けられている。ゲートトレンチ部４０は、第２ゲート配線１３２と重なる領域まで、Y軸方向に延伸して設けられてよい。ゲートトレンチ部４０と第２ゲート配線１３２とが重なる領域において、上述した絶縁膜に設けられたコンタクトホールを介して、ゲートトレンチ部４０と第２ゲート配線１３２とが接続されている。第２ゲート配線１３２は、ポリシリコン等の導電材料で形成されている。第２ゲート配線１３２は、ゲートトレンチ部４０のゲート導電部と同一の材料で形成されてよい。
第１ゲート配線１３１は、第２ゲート配線１３２と積層されている。本例の第１ゲート配線１３１は金属配線であり、第２ゲート配線１３２の上方に配置されている。第１ゲート配線１３１と第２ゲート配線１３２との間には層間絶縁膜が設けられている。層間絶縁膜に設けられたコンタクトホール５５を介して、第１ゲート配線１３１と第２ゲート配線１３２とが接続している。第１ゲート配線１３１は、ゲートトレンチ部４０と重なっていなくてよい。
ウェル領域１１は、上面視においてゲート配線１３０と重なる領域に配置されている。ウェル領域１１は、Y軸方向において、ゲート配線１３０よりも広い範囲に配置されてよい。ウェル領域１１は、複数のゲートトレンチ部４０のＹ軸方向の先端、および、複数のダミートレンチ部３０のＹ軸方向の先端の両方と重なるように配置されてよい。ウェル領域１１は、それぞれのトレンチ部よりも深くまで形成されてよい。このような構成により、それぞれのトレンチ部のY軸方向の先端が、P＋型のウェル領域に囲まれる。このため、それぞれのトレンチ部の先端における電界集中を緩和して、耐圧を向上できる。
本例のダミートレンチ部３０は、第２ゲート配線１３２と重ならない範囲に設けられている。ゲート配線１３０は、ダミートレンチ部３０内のダミー導電部とは接続されない。
エミッタ電極５２は、金属を含む材料で形成される。図２においては、エミッタ電極５２が設けられる範囲を示している。例えば、エミッタ電極５２の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金、例えばＡｌＳｉ、ＡｌＳｉＣｕ等の金属合金で形成される。エミッタ電極５２は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
エミッタ電極５２で覆われた活性部１６０は、Ｘ軸方向に並んで配置されたトレンチ部を有する。本例の活性部１６０には、Ｘ軸方向に沿って１つ以上のゲートトレンチ部４０と、１つ以上のダミートレンチ部３０とが交互に設けられている。
本例のゲートトレンチ部４０は、Ｘ軸方向と垂直なＹ軸方向に沿って延伸する２つの直線部分３９（Ｙ軸方向に沿って直線状であるトレンチの部分）と、２つの直線部分３９を接続する先端部４１を有している。本明細書では、１つの直線部分３９を、１つのゲートトレンチ部４０として扱う場合がある。
先端部４１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。２つの直線部分３９のＹ軸方向における端部どうしを先端部４１が接続することで、直線部分３９の端部における電界集中を緩和できる。
本例のダミートレンチ部３０は、Ｙ軸方向に沿って延伸する２つの直線部分２９と、２つの直線部分２９を接続する先端部３１を有している。本明細書では、１つの直線部分２９を、１つのダミートレンチ部３０として扱う場合がある。
先端部３１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。２つの直線部分２９のＹ軸方向における端部どうしを先端部３１が接続することで、直線部分２９の端部における電界集中を緩和できる。
図２の例では、２つのゲートトレンチ部４０（２つの直線部分３９）と、４つのダミートレンチ部３０（４つの直線部分２９）とが、Ｙ軸方向において交互に配置されている。他の例では、より多数のゲートトレンチ部４０がＹ軸方向に連続して配置されてよく、より多数のダミートレンチ部３０がＹ軸方向に連続して配置されてもよい。また活性部１６０にはダミートレンチ部３０が設けられておらず、ゲートトレンチ部４０だけが配置されていてもよい。
Ｘ軸方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板１０の内部において、Ｘ軸方向において隣り合う２つのトレンチ部に挟まれた領域を指す。メサ部は、２つのトレンチ部の間に１つずつ配置されている。一例としてメサ部の上端は半導体基板１０の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部は、半導体基板１０の上面において、トレンチに沿ってＹ軸方向に延伸して設けられている。本明細書では、コンタクトホール５４によりエミッタ電極５２に接続されたメサ部を、エミッタ接続メサ部６０と称する。また、コンタクトホール５４によりエミッタ電極５２に接続されていないメサ部を、フローティングメサ部６１と称する。本明細書において単にメサ部と称した場合、エミッタ接続メサ部６０およびフローティングメサ部６１のそれぞれを指している。
フローティングメサ部６１の上面は、エミッタ電極５２と接触しない。本例では、２つのゲートトレンチ部４０に挟まれて１つのフローティングメサ部６１が設けられている。ゲートトレンチ部４０とダミートレンチ部３０に挟まれた領域には、エミッタ接続メサ部６０が配置されている。また、２つのダミートレンチ部３０に挟まれた領域にも、エミッタ接続メサ部６０が配置されている。フローティングメサ部６１を設けることで、ゲートコレクタ間容量を増大させて、半導体装置１００のターンオン時の損失を低減できる。
それぞれのメサ部には、ベース領域１４が設けられる。ベース領域１４は、半導体基板１０の内部において、メサ部の全体に設けられてよい。メサ部の上面にはベース領域１４が露出していてよく、露出していなくてもよい。図２の例では、半導体基板１０の上面において、ウェル領域１１とエミッタ領域１２との間に、ベース領域１４が露出している。
それぞれのメサ部は、半導体基板１０の上面に接して（つまり上面に露出した）エミッタ領域１２を有する。少なくとも一部のエミッタ領域１２は、ゲートトレンチ部４０に接して設けられている。それぞれのメサ部は、半導体基板１０の上面に露出したコンタクト領域１５を有してよい。コンタクト領域１５は、ベース領域１４よりも高濃度のＰ＋型の領域である。コンタクト領域１５を設けることにより、エミッタ電極５２との接触抵抗を低減できる。
本例のメサ部におけるコンタクト領域１５およびエミッタ領域１２のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。コンタクト領域１５およびエミッタ領域１２は、Ｙ軸方向に沿って交互に配置されている。
他の例においては、メサ部のコンタクト領域１５およびエミッタ領域１２は、Ｙ軸方向に沿ってストライプ状に設けられていてもよい。例えばそれぞれのトレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。
それぞれのメサ部の上方には、コンタクトホール５４が設けられている。コンタクトホール５４は、Ｙ軸方向において２つのウェル領域１１に挟まれた領域に配置されている。本例のコンタクトホール５４は、コンタクト領域１５、ベース領域１４およびエミッタ領域１２の各領域の上方に設けられる。
図２においては、トレンチ部のＹ軸方向における一方の端部の近傍の構造を示している。トレンチ部の他方の端部の近傍においても、同様の構造を有してよい。例えば、ゲートトレンチ部４０の他方の端部も、第２ゲート配線１３２に接続されている。また、それぞれのトレンチ部の他方の端部も、ウェル領域１１と重なる領域に配置されている。
図３は、図２におけるＡ－Ａ'断面の一例を示す図である。Ａ－Ａ'断面は、エミッタ領域１２を通過するＸＺ面である。Ａ－Ａ'断面には、フローティングメサ部６１と、エミッタ接続メサ部６０とが含まれる。本例の半導体装置１００は、当該断面において、半導体基板１０、酸化膜４３、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。
層間絶縁膜３８は、半導体基板１０の上面に設けられている。層間絶縁膜３８は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。当該断面における層間絶縁膜３８には、図２において説明したコンタクトホール５４が設けられている。
エミッタ電極５２は、層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、半導体基板１０の上面２１と接触している。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成されている。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向（Ｚ軸方向）を深さ方向と称する。
半導体基板１０は、Ｎ－型のドリフト領域１８を有する。それぞれのメサ部（エミッタ接続メサ部６０およびフローティングメサ部６１）には、Ｎ＋型のエミッタ領域１２およびＰ型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。ベース領域１４の下方にはドリフト領域１８が設けられている。メサ部には、Ｎ型の蓄積領域１６が設けられてもよい。蓄積領域１６は、ベース領域１４とドリフト領域１８との間に配置される。蓄積領域１６は、ドリフト領域１８よりもドーピング濃度が高いＮ型の領域である。ドリフト領域１８とベース領域１４との間に高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。蓄積領域１６は、各メサ部におけるベース領域１４の下面全体を覆うように設けられてよい。
エミッタ領域１２は半導体基板１０の上面２１に露出しており、且つ、トレンチ部と接して設けられている。エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度が高い。
ベース領域１４は、エミッタ領域１２の下方に設けられている。本例のベース領域１４は、エミッタ領域１２と接して設けられている。ベース領域１４は、メサ部の両側のトレンチ部と接していてよい。
ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられてよい。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、半導体基板１０の深さ方向（Ｚ軸方向）において、２つ以上の濃度ピークを有してよい。バッファ領域２０は、ベース領域１４の下端から広がる空乏層が、Ｐ＋型のコレクタ領域２２に到達することを防ぐフィールドストップ層として機能してよい。
半導体基板１０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。コレクタ領域２２のアクセプタ濃度は、ベース領域１４のアクセプタ濃度より高い。コレクタ領域２２は、コレクタ電極２４と接続している。コレクタ電極２４は、アルミニウム等の金属材料で形成される。
半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各図において、ゲートトレンチ部４０に記号Ｇを付し、ダミートレンチ部３０に記号Ｅを付す場合がある。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ベース領域１４の下方まで設けられている。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらのドーピング領域も貫通している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、半導体基板１０の上面２１から半導体基板１０の内部まで設けられたトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、トレンチの内壁に露出した半導体基板１０を酸化または窒化して形成してよい。ゲート導電部４４は、トレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、深さ方向において、ベース領域１４よりも長く設けられてよい。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４は、ゲート配線１３０に電気的に接続されている。ゲート導電部４４に所定のゲート電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー導電部３４は、エミッタ電極５２に電気的に接続されている。ダミー絶縁膜３２は、トレンチの内壁を覆って設けられる。ダミー導電部３４は、トレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。
本例のゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われている。エミッタ接続メサ部６０は、層間絶縁膜３８に設けられたコンタクトホール５４により、エミッタ電極５２と接続されている。フローティングメサ部６１は、層間絶縁膜３８により覆われている。フローティングメサ部６１は、エミッタ電極５２と接続しない。フローティングメサ部６１を設けることで、ゲートコレクタ間容量を増大させて、ターンオフ損失を低減できる。
層間絶縁膜３８と半導体基板１０との間には、酸化膜４３が設けられてよい。酸化膜４３は、ゲート絶縁膜４２およびダミー絶縁膜３２と同じ工程で形成されてよく、他の工程で形成されてもよい。
図４は、図２におけるＢ－Ｂ'断面の一例を示す図である。Ｂ－Ｂ'断面は、ウェル領域１１およびコンタクトホール５６を通過するＸＺ面である。Ｂ－Ｂ'断面には、フローティングメサ部６１と、エミッタ接続メサ部６０とが含まれる。本例の半導体装置１００は、当該断面において、半導体基板１０、酸化膜４３、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。それぞれのダミートレンチ部３０は、接続部２７およびコンタクトホール５６を介してエミッタ電極５２に接続されている。
当該断面において、それぞれのトレンチ部（ダミートレンチ部３０およびゲートトレンチ部４０）は、ウェル領域１１に囲まれている。ウェル領域１１は、半導体基板１０においてドリフト領域１８と上面２１との間に設けられる。ウェル領域１１は、ベース領域１４と接続されている。本明細書では、上面視においてベース領域１４がウェル領域１１と重なっている場合、当該ベース領域１４もウェル領域１１の一部として扱う場合がある。
図３の断面においては、エミッタ接続メサ部６０のベース領域１４と、フローティングメサ部６１のベース領域１４とは、Ｎ型の領域（例えば蓄積領域１６およびドリフト領域１８）により分離されていた。一方で図４の断面においては、破線の矢印で示すように、エミッタ接続メサ部６０のベース領域１４と、フローティングメサ部６１のベース領域１４とが、ウェル領域１１により接続されている。このため、フローティングメサ部６１のベース領域１４が、ウェル領域１１およびエミッタ接続メサ部６０を介してエミッタ電極５２と接続し、エミッタ電極５２に対して完全なフローティング状態にならない場合がある。
図５は、図２におけるＣ－Ｃ'断面の一例を示す図である。Ｃ－Ｃ'断面は、フローティングメサ部６１を通過するＹＺ面である。Ｃ－Ｃ'断面には、ウェル領域１１およびゲートトレンチ部４０の先端部４１が含まれる。ゲートトレンチ部４０は、第２ゲート配線１３２に接続される。第２ゲート配線１３２は、図２に示したコンタクトホール５５により、第１ゲート配線１３１に接続されている。
図５に示すように、フローティングメサ部６１の上面は、層間絶縁膜３８によりエミッタ電極５２と絶縁されている。しかし、図４において説明したように、ウェル領域１１およびエミッタ接続メサ部６０を介して、フローティングメサ部６１のベース領域１４と、エミッタ電極５２とが接続されてしまう。このため、フローティングメサ部６１が完全なフローティング状態とならず、ゲートコレクタ間容量の増大が抑制されて、ターンオン損失を十分に低減できない場合がある。
図６は、実施例に係る領域Ｈの拡大図を示す。本例の半導体装置１００は、図１から図５において説明した構造に加えて、接続トレンチ部７０を更に備える。接続トレンチ部７０は、メサ部を挟む２つのトレンチ部を接続して設けられ、ウェル領域１１と、当該メサ部の少なくとも一部とを分離する分離部の一例である。接続トレンチ部７０以外の構造は、図１から図５において説明したいずれかの態様と同一である。
接続トレンチ部７０は、Ｘ軸方向において隣り合って配置された、フローティングメサ部６１およびエミッタ接続メサ部６０の少なくとも一方に設けられる。X軸方向において隣り合って配置されたメサ部とは、１つのトレンチ部（図６の例ではトレンチ部の直線部分）を挟んで、Ｘ軸方向において隣り合って配置された２つのメサ部を指す。本例の接続トレンチ部７０は、フローティングメサ部６１に設けられているが、接続トレンチ部７０は、フローティングメサ部６１と隣り合うエミッタ接続メサ部６０に設けられてよく、隣り合うフローティングメサ部６１およびエミッタ接続メサ部６０の両方に設けられてよく、全てのメサ部に設けられてもよい。
接続トレンチ部７０は、上面視においてウェル領域１１と重ならない位置に設けられた部分を有する。本例の接続トレンチ部７０は、全体が、ウェル領域１１と重ならないように配置されている。より具体的な例では、上面視において接続トレンチ部７０は、当該メサ部においてＹ軸方向の最も端に配置されたエミッタ領域１２と、ウェル領域１１との間に配置されている。
接続トレンチ部７０は、接続トレンチ部７０が設けられたメサ部を挟む２つのトレンチ部を接続する。接続トレンチ部７０は、同電位の２つのトレンチ部を接続してよい。本例の接続トレンチ部７０は、２つのゲートトレンチ部４０（２つの直線部分３９）を接続している。接続トレンチ部７０は、２つのダミートレンチ部３０を接続してもよい。ウェル領域１１と重ならない位置に接続トレンチ部７０を設けることで、当該メサ部の少なくとも一部分と、ウェル領域１１とを分離できる。このため、当該メサ部においてウェル領域１１と分離した領域を、エミッタ電極５２に対してより確実にフローティング状態にでき、ゲートコレクタ間容量を増大できる。このため、ターンオン損失を低減できる。
接続トレンチ部７０は、ウェル領域１１と重ならない部分を有し、且つ、できるだけウェル領域１１と近接して配置してよい。これにより、当該メサ部において、ウェル領域１１と分離された領域を大きくできる。上述したように、接続トレンチ部７０は、Ｙ軸方向において最も端（つまり外側）のエミッタ領域１２と、ウェル領域１１との間に設けられてよく、Ｙ軸方向において最も端（つまり外側）のコンタクト領域１５と、ウェル領域１１との間に設けられてもよい。接続トレンチ部７０は、ウェル領域１１と接していてもよい。
図７は、図６におけるＣ－Ｃ'断面の一例を示す図である。本例の半導体装置１００の構造は、接続トレンチ部７０を有する点を除き、図５において説明した構造と同一である。接続トレンチ部７０は、層間絶縁膜３８により、エミッタ電極５２と絶縁されている。
ウェル領域１１は、半導体基板１０の上面２１から、ゲートトレンチ部４０（図７では先端部４１）の下端よりも深くまで設けられている。このため、ゲートトレンチ部４０だけでは、ウェル領域１１およびエミッタ接続メサ部６０を介して、フローティングメサ部６１がエミッタ電極５２と接続してしまう。
接続トレンチ部７０をウェル領域１１と重ならない位置に設けることで、フローティングメサ部６１の少なくとも一部の領域８２を、ウェル領域１１から分離できる。領域８２は、フローティングメサ部６１において、接続トレンチ部７０を基準として、ウェル領域１１とは逆側の領域である。このため、領域８２をエミッタ電極５２に対して、より確実にフローティング状態にできる。
接続トレンチ部７０は、半導体基板１０の上面２１から、ウェル領域１１の下端よりも浅い位置まで形成されてよく、深い位置まで形成されてもよい。接続トレンチ部７０は、ゲートトレンチ部４０と同一の深さまで形成されてよく、ゲートトレンチ部４０よりも浅く形成されてもよい。接続トレンチ部７０は、ベース領域１４よりも深くまで形成されることが好ましい。接続トレンチ部７０は、図３に示した蓄積領域１６よりも深くまで形成されてよい。接続トレンチ部７０は、ドリフト領域１８に達する深さまで形成されてよい。
接続トレンチ部７０は、ゲートトレンチ部４０と同様に、接続絶縁膜７２と、接続導電部７４を有してよい。接続絶縁膜７２は、半導体基板１０の上面２１から半導体基板１０の内部まで設けられたトレンチの内壁を覆って設けられる。接続絶縁膜７２は、トレンチの内壁に露出した半導体基板１０を酸化または窒化して形成してよい。接続導電部７４は、トレンチの内部において接続絶縁膜７２よりも内側に設けられる。つまり接続絶縁膜７２は、接続導電部７４と半導体基板１０とを絶縁する。接続導電部７４は、ポリシリコン等の導電材料で形成される。接続トレンチ部７０は、ゲートトレンチ部４０と同一の工程で形成されてよく、別の工程で形成されてもよい。
図８は、図６におけるＤ－Ｄ'断面の一例を示す図である。Ｄ－Ｄ'断面は、接続トレンチ部７０を通過するＸＺ面である。当該断面には、２つのゲートトレンチ部４０と、接続トレンチ部７０とが含まれている。本例の接続トレンチ部７０は、当該２つのゲートトレンチ部４０に挟まれたメサ部（本例ではフローティングメサ部６１）に設けられている。
接続トレンチ部７０は、２つのゲートトレンチ部４０を接続する。接続トレンチ部７０の接続導電部７４は、２つのゲートトレンチ部４０のゲート導電部４４と接続してよい。図８においては、ゲートトレンチ部４０の直線部分３９を当該断面に投影した領域を破線で示している。接続導電部７４は、ゲート導電部４４と一体に形成されてよい。接続導電部７４は、ゲート導電部４４と同一の材料で、同一の工程で形成されてよい。接続トレンチ部７０は、ゲートトレンチ部４０と同一の深さまで設けられてよい。
本例によれば、接続トレンチ部７０によってフローティングメサ部６１のフローティング性を向上させるとともに、２つのゲートトレンチ部４０の電位を均一化できる。また、接続トレンチ部７０にゲート電圧が印加されることで、接続トレンチ部７０の下端近傍における空乏層を接続トレンチ部７０から離れる方向に広げることができる。これにより、接続トレンチ部７０の下端近傍における耐圧を向上できる。
他の例では、接続トレンチ部７０の内部には絶縁膜が充填されていてもよい。また、接続トレンチ部７０の接続導電部７４が、ゲート導電部４４と分離していてもよい。これらの場合でも、フローティングメサ部６１のフローティング性を向上できる。
図９は、半導体装置１００のターンオン損失Ｅｏｎと、電圧波形の傾きｄＶ／ｄｔとの関係を示す図である。電圧波形は、ターンオン時のエミッタ・コレクタ間電圧Ｖｃｅの立ち下りの時間波形である。図９の比較例２の半導体装置１００は、図２から図５において説明した構造を有する。比較例１の半導体装置１００は、比較例２の構造において、フローティングメサ部６１をエミッタ電極５２に接続した構造を有する。つまり比較例１のメサ部は、全てがエミッタ接続メサ部６０である。実施例１の半導体装置１００は、図６から図８において説明した構造を有する。
比較例２の特性で示されるように、フローティングメサ部６１を設けることで、同一のｄＶ／ｄｔを設定した場合に、比較例１に比べてターンオン損失Ｅｏｎを低減できる。また、実施例１のように接続トレンチ部７０を設けることで、フローティングメサ部６１のフローティング性を向上させて、ターンオン損失Ｅｏｎを更に低減できている。
図１０は、領域Ｈにおける他の構造例を示す図である。本例の半導体装置１００は、ゲートトレンチ部４０およびダミートレンチ部３０の形状が、図６から図８において説明した例と相違する。他の構造は、図６から図８において説明したいずれかの例と同様である。
本例のゲートトレンチ部４０は、先端部４１を有さない。つまり本例のゲートトレンチ部４０は、直線部分３９だけを有している。本例のダミートレンチ部３０は、先端部３１を有さない。つまり本例のダミートレンチ部３０は、直線部分２９だけを有している。このような構造でも、接続トレンチ部７０を設けることで、フローティングメサ部６１のフローティング性を向上できる。図１０の例において、ゲートトレンチ部４０およびダミートレンチ部３０の少なくとも一部は、先端部を有していてもよい。つまり先端部を有するトレンチ部と、先端部を有さないトレンチ部とが混在していてもよい。
図１１は、領域Ｈにおける他の構造例を示す図である。本例の半導体装置１００は、接続トレンチ部７０およびゲートトレンチ部４０の構造が、図６から図１０において説明した例と相違する。他の構造は、図６から図１０において説明したいずれかの例と同様である。
本例の半導体装置１００では、３つ以上のゲートトレンチ部４０（またはゲートトレンチ部４０の直線部分３９）が、Ｘ軸方向に連続して並んで配置されている。図１１に示すように、３つ以上の直線部分３９は、一つの先端部４１により互いに接続されてよい。また、２つ以上のフローティングメサ部６１が、Ｘ軸方向に連続して並んで配置されている。
本例では、少なくとも一つの接続トレンチ部７０が、Ｘ軸方向に並ぶ３つ以上のゲートトレンチ部４０と接続している。接続トレンチ部７０は、２つ以上のフローティングメサ部６１に渡って設けられている。このような構成によっても、フローティングメサ部６１のフローティング性を向上できる。
図１２は、領域Ｈにおける他の構造例を示す図である。本例の半導体装置１００は、接続トレンチ部７０およびゲートトレンチ部４０の構造が、図１１において説明した例と相違する。他の構造は、図１１において説明した例と同様である。
本例のゲートトレンチ部４０は、先端部４１を有さない。つまり本例のゲートトレンチ部４０は、直線部分３９だけを有している。本例のダミートレンチ部３０は、先端部３１を有さない。つまり本例のダミートレンチ部３０は、直線部分２９だけを有している。このような構造でも、接続トレンチ部７０を設けることで、フローティングメサ部６１のフローティング性を向上できる。図１２の例において、ゲートトレンチ部４０およびダミートレンチ部３０の少なくとも一部は、先端部を有していてもよい。つまり先端部を有するトレンチ部と、先端部を有さないトレンチ部とが混在していてもよい。
図１３は、領域Ｈにおける他の構造例を示す図である。図６から図１２の例では、接続トレンチ部７０がフローティングメサ部６１に設けられていた。本例では、接続トレンチ部７０は、Ｘ軸方向においてフローティングメサ部６１と隣り合うエミッタ接続メサ部６０に設けられる。接続トレンチ部７０は、全てのエミッタ接続メサ部６０に設けられてもよい。接続トレンチ部７０がエミッタ接続メサ部６０に設けられる点以外の半導体装置１００の構造は、図６から図１２において説明した例と同様である。例えば図６から図１２において説明した接続トレンチ部７０の構造およびＹ軸方向における位置は、本例にも適用できる。
本例においても、接続トレンチ部７０は、２つのゲートトレンチ部４０を接続してよい。本例において、接続トレンチ部７０が設けられるエミッタ接続メサ部６０は、２つのゲートトレンチ部４０に挟まれてよい。全てのメサ部が、２つのゲートトレンチ部４０に挟まれていてもよい。
エミッタ接続メサ部６０に接続トレンチ部７０を設けても、エミッタ接続メサ部６０とフローティングメサ部６１とを分離でき、フローティングメサ部６１のフローティング性を向上できる。また、全てのエミッタ接続メサ部６０に接続トレンチ部７０を設けることで、フローティングメサ部６１のフローティング性を更に向上できる。また、全てのメサ部に接続トレンチ部７０を設けてもよい。
図１４は、領域Ｈにおける他の構造例を示す図である。図６から図１３の例では、１つのメサ部において、Ｙ軸方向の最も端に配置されたエミッタ領域１２と、ウェル領域１１との間に、１つの接続トレンチ部７０が配置されていた。本例では、Ｙ軸方向の最も端に配置されたエミッタ領域１２と、ウェル領域１１との間に、複数の接続トレンチ部７０が配置されている。複数の接続トレンチ部７０は、Ｙ軸方向に並んで配置されている。
Ｙ軸方向に並ぶ複数の接続トレンチ部７０は、同一の構造および形状を有してよい。複数の接続トレンチ部７０は、同一の深さまで形成されてよい。他の例では、Ｙ軸方向に並ぶ複数の接続トレンチ部７０は、異なる深さに形成されてもよい。例えばウェル領域１１に近いほど、接続トレンチ部７０を深くまで形成してもよい。本例によれば、フローティングメサ部６１のフローティング性を更に向上できる。
図１５は、領域Ｈにおける他の構造例を示す図である。図６から図１４の例では、接続トレンチ部７０は、ウェル領域１１と離れて配置されている。本例では、少なくとも一つの接続トレンチ部７０が、ウェル領域１１と接して配置されている。接続トレンチ部７０は、上面視においてウェル領域１１と重なる部分を有してよい。接続トレンチ部７０の配置以外の構造は、図６から図１４において説明したいずれかの例と同様である。ただし、当該接続トレンチ部７０は、ウェル領域１１と重ならない部分を有する。接続トレンチ部７０がウェル領域１１と重ならない部分を有することで、ウェル領域１１とフローティングメサ部６１とを分離でき、フローティングメサ部６１のフローティング性を向上できる。
図１６は、接続トレンチ部７０の配置例を示す図である。接続トレンチ部７０の配置以外の構造は、図６から図１５の例と同様である。図６から図１５の例では、メサ部のＹ軸方向の一方の端部近傍の構造を示している。上述したようにメサ部のＹ軸方向の両端近傍において、図６から図１５において説明した構造を有してよい。
本例のフローティングメサ部６１は、Ｙ軸方向において２つのウェル領域１１の間に設けられる。接続トレンチ部７０は、それぞれのウェル領域１１に対して配置されてよい。例えばそれぞれのウェル領域１１と、Ｙ軸方向において最も端に配置されたエミッタ領域１２との間に、接続トレンチ部７０が配置されてよい。
図１７は、接続トレンチ部７０の他の配置例を示す図である。接続トレンチ部７０の配置以外の構造は、図６から図１６の例と同様であってよい。本例のフローティングメサ部６１には、Ｙ軸方向の異なる位置に、２つ以上の接続トレンチ部７０が配置されている。接続トレンチ部７０の個数は３つ以上であってよく、４つ以上であってもよい。フローティングメサ部６１は、接続トレンチ部７０により、２つ以上の部分領域２００に分割されている。フローティングメサ部６１は、３つ以上の部分領域２００に分割されていてもよい。それぞれの部分領域２００には、１つ以上のエミッタ領域１２が含まれてよい。それぞれの部分領域２００には、１つ以上のコンタクト領域１５が含まれてよい。
いずれかの部分領域２００はエミッタ電極５２と接続され、他のいずれかの部分領域２００はエミッタ電極５２と接続されていなくてよい。図１７の例では、部分領域２００－１および部分領域２００－３が、エミッタ電極５２と接続されていないフローティング領域である。また、部分領域２００－２が、コンタクトホール５４を介してエミッタ電極５２と接続されている。部分領域２００－２は、Ｙ軸方向において部分領域２００－１および部分領域２００－３に挟まれている。部分領域２００－１とウェル領域１１とは、１つ以上の接続トレンチ部７０により分離されている。また、部分領域２００－３とウェル領域１１とは、１つ以上の接続トレンチ部７０により分離されている。
このような構造により、フローティングメサ部６１において、エミッタ電極５２に接続する部分領域２００と、エミッタ電極５２に接続しない部分領域２００とを設けることができる。これにより、トランジスタとして機能させる領域をフローティングメサ部６１に設けることができ、より多様な設計が可能となる。
図１８は、接続トレンチ部７０の他の構造例を示す図である。本例の接続トレンチ部７０は、ゲートトレンチ部４０またはダミートレンチ部３０よりも浅く設けられている点で、図６から図１７において説明した例と相違する。他の構造は、図６から図１７において説明したいずれかの例と同様である。
接続トレンチ部７０を深くまで形成すると、接続トレンチ部７０の下端に電界が集中する場合がある。接続トレンチ部７０を浅く形成することで、接続トレンチ部７０の下端への電界集中を緩和できる。接続トレンチ部７０は、ベース領域１４よりも深くまで形成されることが好ましい。
接続トレンチ部７０のＹ軸方向における幅は、ゲートトレンチ部４０またはダミートレンチ部３０の直線部分のＸ軸方向における幅と同一であってよく、ゲートトレンチ部４０またはダミートレンチ部３０の直線部分のＸ軸方向における幅より小さくてもよい。接続トレンチ部７０のＹ軸方向における幅は、ゲートトレンチ部４０またはダミートレンチ部３０の直線部分のＸ軸方向における幅より大きくてもよい。
図１９は、領域Ｈの他の例を示す図である。本例の半導体装置１００は、接続トレンチ部７０に代えて第１領域７１を備える。第１領域７１以外の構造は、図１から図１８において説明したいずれかの態様と同一である。第１領域７１は、メサ部を挟む２つのトレンチ部を接続して設けられ、ウェル領域１１と、当該メサ部の少なくとも一部とを分離する分離部の一例である。
第１領域７１は、ウェル領域１１とベース領域１４の少なくとも一部とを分離するように、ウェル領域１１とベース領域１４の少なくとも一部との間に設けられた第１導電型（本例ではＮ－型）の領域である。上面視における第１領域７１の位置は、接続トレンチ部７０と同様である。第１領域７１は、Ｚ軸方向においてベース領域１４と同一の深さか、または、ベース領域１４よりも深くまで設けられている。このような構成により、ベース領域１４とウェル領域１１とを分離する。
第１領域７１は、エミッタ領域１２よりもドーピング濃度が低くてよい。また、第１領域７１が設けられていない他のメサ部においては、第１領域７１と同一のＹ軸位置にＰ型の領域（例えばベース領域１４）が配置されてよい。第１領域７１は、当該メサ部において、最もウェル領域１１の近くに配置されたエミッタ領域１２と、ウェル領域１１との間に配置されてよい。
第１領域７１は、上面視においてウェル領域１１と重ならない位置に設けられた部分を有する。本例の第１領域７１は、全体が、ウェル領域１１と重ならないように配置されている。第１領域７１は、ウェル領域１１と接していてよく、離れて配置されていてもよい。第１領域７１とウェル領域１１とを接して配置することで、当該メサ部において、ウェル領域１１と分離された領域を大きくできる。第１領域７１を設けることで、フローティングメサ部６１のフローティング性を向上できる。
図２０は、図１９におけるＣ－Ｃ'断面の一例を示す図である。本例の半導体装置１００の構造は、接続トレンチ部７０に代えて第１領域７１を有する点を除き、図７において説明した構造と同一である。第１領域７１は、層間絶縁膜３８により、エミッタ電極５２と絶縁されている。
第１領域７１をウェル領域１１と重ならない位置に設けることで、フローティングメサ部６１の少なくとも一部の領域８２を、ウェル領域１１から分離できる。第１領域７１は、半導体基板１０の上面２１から、ウェル領域１１の下端よりも浅い位置まで形成されてよく、深い位置まで形成されてもよい。第１領域７１は、ゲートトレンチ部４０と同一の深さまで形成されてよく、ゲートトレンチ部４０よりも浅く形成されてもよい。第１領域７１は、ベース領域１４と同一か、または、より深くまで形成されることが好ましい。第１領域７１は、ドリフト領域１８に達する深さまで形成されてよい。本例の第１領域７１は、ドリフト領域１８と同一のドーピング濃度であるが、第１領域７１は、ドリフト領域１８よりドーピング濃度が高くてよく、低くてもよい。ベース領域１４の下方に蓄積領域１６が設けられている場合、第１領域７１の下方にも蓄積領域１６が設けられてよい。第１領域７１は、蓄積領域１６と同一のドーピング濃度であってよく、蓄積領域１６よりドーピング濃度が高くてよく、低くてもよい。
第１領域７１は、ベース領域１４およびウェル領域１１の少なくとも一方とＰＮ接合を形成する。第１領域７１のＹ軸方向の長さをＹ１とする。第１領域７１は、Ｙ軸方向における少なくとも一部の領域が空乏化せずに残存できるだけの長さＹ１を有することが好ましい。また、長さＹ１を大きくしすぎると、領域８２が小さくなってしまう。長さＹ１は、例えば１μｍ以上、５μｍ以下である。長さＹ１は、１．５μｍ以上であってよく、２μｍ以上であってもよい。長さＹ１は、４．５μｍ以下であってよく、４μｍ以下であってもよい。
図２１は、図１９におけるＤ－Ｄ'断面の一例を示す図である。本例の半導体装置１００の構造は、接続トレンチ部７０に代えて第１領域７１を有する点を除き、図８において説明した構造と同一である。ただし図２１の例では、半導体装置１００は蓄積領域１６を有していない。本例では、ドリフト領域１８が、当該メサ部において半導体基板１０の上面２１まで設けられてよい。つまり第１領域７１が設けられているメサ部には、第１領域７１とドリフト領域１８との間にもＰ型の領域が存在しない。これにより、ウェル領域１１と、当該メサ部のベース領域１４とを分離できる。
図２２は、図１９におけるＤ－Ｄ'断面の他の例を示す図である。本例の半導体装置１００の構造は、蓄積領域１６を有する点を除き、図２１において説明した構造と同一である。第１領域７１は、半導体基板１０の上面２１から、蓄積領域１６まで設けられている。蓄積領域１６の下にはドリフト領域１８が設けられている。本例においても、第１領域７１が設けられているメサ部には、第１領域７１とドリフト領域１８との間にＰ型の領域が存在しない。このような構造によっても、ウェル領域１１と、当該メサ部のベース領域１４とを分離できる。
図２３は、領域Ｈの他の例を示す図である。本例の半導体装置１００は、第１領域７１がウェル領域１１から離れて配置されている点で、図１９から図２２において説明した例と相違する。他の構造は、図１９から図２２において説明したいずれかの態様と同様である。このような構造によっても、ウェル領域１１と、メサ部の少なくとも一部分とを分離できる。
図２４は、図２２におけるＣ－Ｃ'断面の一例を示す図である。本例の半導体装置１００は、第１領域７１がウェル領域１１から離れて配置されている点で、図２０において説明した例と相違する。他の構造は、図２０において説明した例と同様である。第１領域７１とウェル領域１１との間には、ベース領域１４が配置されてよい。このような構造によっても、ウェル領域１１と領域８２とを分離できる。
図２５は、領域Ｈの他の例を示す図である。本例の半導体装置１００は、接続トレンチ部７０と、第１領域７１の両方を備える点で、図１から図２４において説明した例と相違する。他の構造は、図１から図２４において説明したいずれかの例と同様である。接続トレンチ部７０および第１領域７１の構造および配置は、図６から図２４において説明したいずれかの例と同様である。
本例では、少なくとも１つのメサ部の分離部が接続トレンチ部７０であり、他の少なくとも１つのメサ部の分離部が第１領域７１である。接続トレンチ部７０と第１領域７１は、Ｘ軸方向において隣り合うメサ部に配置されてよく、離れたメサ部に配置されてもよい。図２５の例では、Ｘ軸方向に離れて配置された２つのフローティングメサ部６１の一方に接続トレンチ部７０が設けられ、他方に第１領域７１が設けられている。接続トレンチ部７０は第１領域７１のように空乏化しないので、接続トレンチ部７０のＹ軸方向の長さは、第１領域７１のＹ軸方向の長さより小さくてよい。このような構造によっても、ウェル領域１１とメサ部とを分離できる。
図２６は、１つのメサ部における複数の分離部の配置例を示す図である。本例の半導体装置１００は、接続トレンチ部７０と、第１領域７１の両方を備える点で、図１から図２４において説明した例と相違する。他の構造は、図１から図２４において説明したいずれかの例と同様である。接続トレンチ部７０および第１領域７１の構造および配置は、図６から図２４において説明したいずれかの例と同様である。
本例では、接続トレンチ部７０と第１領域７１が、１つのメサ部に設けられている。接続トレンチ部７０のＹ軸方向の長さは、第１領域７１のＹ軸方向の長さより小さくてよい。接続トレンチ部７０は、第１領域７１よりもウェル領域１１の近くに配置されてよい。図２６の例では、図１７において説明した複数の接続トレンチ部７０のうち、Ｙ軸方向の両端に配置された接続トレンチ部７０以外の接続トレンチ部７０を、第１領域７１に置き換えている。他の構造は、図１７において説明した例と同様である。このような構造によっても、ウェル領域１１とメサ部とを分離できる。組み立ての際にボンディングワイヤの接合部にボンディング方向に垂直に配置されたトレンチがあるとメカニカルダメージが加わるリスクがある。ボンディングワイヤの接合されるチップ活性部の接続部を接続トレンチ部７０ではなく第１領域７１にすることでメカニカルダメージが加わるリスクを低減できる。
他の例では、第１領域７１は、接続トレンチ部７０よりもウェル領域１１の近くに配置されてよい。例えば図１７において説明した複数の接続トレンチ部７０のうち、Ｙ軸方向の両端に配置された接続トレンチ部７０を、第１領域７１に置き換えてよい。このような構造によっても、ウェル領域１１とメサ部とを分離できる。
図２７は、１つのメサ部における第１領域７１の配置例を示す図である。本例の半導体装置１００は、フローティングメサ部６１およびエミッタ接続メサ部６０の少なくとも一方において、第１領域７１を有している。また、第１領域７１のＹ軸方向における両端が、ウェル領域１１に接続している。つまり、上面視において当該メサ部の全体が、第１領域７１である。当該メサ部には、深さ方向においてもＰ型の領域が設けられていない。このような構造によっても、当該メサ部をウェル領域１１から分離できる。なお、図２等に示されているように、ゲートトレンチ部４０の外側には、ゲートトレンチ部４０と隣り合うようにダミートレンチ部３０が設けられている。メサ部の全体を第１領域７１にすることで、メサ部の均一な動作を確実に実現できる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２７・・・接続部、２９・・・直線部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・直線部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４３・・・酸化膜、４４・・・ゲート導電部、５２・・・エミッタ電極、５４、５５、５６・・・コンタクトホール、６０・・・エミッタ接続メサ部、６１・・・フローティングメサ部、７０・・・接続トレンチ部、７１・・・第１領域、７２・・・接続絶縁膜、７４・・・接続導電部、８２・・・領域、９０・・・エッジ終端構造部、１００・・・半導体装置、１３０・・・ゲート配線、１３１・・・第１ゲート配線、１３２・・・第２ゲート配線、１６０・・・活性部、１６２・・・端辺、１６４・・・ゲートパッド、２００・・・部分領域

Claims (23)

  1. 上面および下面を有し、第１導電型のドリフト領域が設けられた半導体基板と、
    前記半導体基板の前記上面の上方に配置されたエミッタ電極と、
    前記半導体基板の前記上面から前記半導体基板の内部まで設けられ、前記半導体基板の前記上面において第１方向に長手を有し、且つ、前記第１方向とは異なる第２方向に並んで配置された複数のトレンチ部と、
    前記半導体基板において前記ドリフト領域と前記上面との間に設けられ、上面視において前記複数のトレンチ部の前記第１方向における端部と重なって配置された、第２導電型のウェル領域と、
    前記半導体基板において、前記第２方向において隣り合う２つの前記トレンチ部の間に１つずつ配置された複数のメサ部と
    を備え、
    前記複数のメサ部は、
    前記エミッタ電極と絶縁されたフローティングメサ部と、
    前記フローティングメサ部と前記第２方向において隣り合って配置され、前記エミッタ電極と接続しているエミッタ接続メサ部と
    を含み、
    前記フローティングメサ部および前記エミッタ接続メサ部の少なくとも一方は、上面視において前記ウェル領域と重ならない位置に設けられた部分において、当該メサ部を挟む２つの前記トレンチ部を接続して設けられ、前記ウェル領域と、当該メサ部の少なくとも一部とを分離する分離部を有する
    半導体装置。
  2. 前記ウェル領域は、前記トレンチ部の下端よりも深くまで設けられている
    請求項１に記載の半導体装置。
  3. 前記複数のトレンチ部は、ゲート電圧が印加される２つ以上のゲートトレンチ部を含み、
    前記分離部は、２つの前記ゲートトレンチ部に挟まれた前記メサ部に設けられている
    請求項１に記載の半導体装置。
  4. 前記分離部は、２つの前記ゲートトレンチ部に挟まれた前記フローティングメサ部に設けられている
    請求項３に記載の半導体装置。
  5. 前記ゲートトレンチ部は、ゲート電圧が印加されるゲート導電部を有し、
    前記分離部は、前記ゲート導電部と接続される接続導電部を有する接続トレンチ部である
    請求項３に記載の半導体装置。
  6. 前記分離部が設けられた前記メサ部は、第２導電型のベース領域を有し、
    前記分離部は、前記ウェル領域と前記ベース領域の少なくとも一部とを分離するように、前記ウェル領域と前記ベース領域の前記少なくとも一部との間に設けられた、第１導電型の第１領域である
    請求項１に記載の半導体装置。
  7. 前記メサ部は、前記半導体基板に設けられ、前記エミッタ電極と接続され、前記ドリフト領域よりも高濃度の第１導電型のエミッタ領域を有し、
    前記分離部は、前記第１方向において最も端に設けられた前記エミッタ領域と、前記ウェル領域との間に配置されている
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記第１方向において最も端に設けられた前記エミッタ領域と、前記ウェル領域との間に、複数の前記分離部が設けられている
    請求項７に記載の半導体装置。
  9. 前記分離部は、前記ウェル領域と接している
    請求項１から６のいずれか一項に記載の半導体装置。
  10. いずれかの前記メサ部において、前記第１方向の異なる位置に、２つの前記分離部が配置されている
    請求項１から６のいずれか一項に記載の半導体装置。
  11. 少なくとも一つの前記接続トレンチ部が、前記第２方向に並ぶ３つ以上の前記トレンチ部と接続している
    請求項５に記載の半導体装置。
  12. 前記接続トレンチ部は、前記トレンチ部と同一の深さまで設けられている
    請求項５に記載の半導体装置。
  13. 前記接続トレンチ部は、前記トレンチ部よりも浅く設けられている
    請求項５に記載の半導体装置。
  14. 前記第１領域は、前記半導体基板の前記上面から前記ドリフト領域まで設けられている
    請求項６に記載の半導体装置。
  15. 前記第１方向における前記第１領域の長さが１μｍ以上、５μｍ以下である
    請求項６に記載の半導体装置。
  16. 前記ゲートトレンチ部は、ゲート電圧が印加されるゲート導電部を有し、
    ２つ以上の前記メサ部のそれぞれに前記分離部が設けられており、
    前記分離部が設けられた前記メサ部は、第２導電型のベース領域を有し、
    少なくとも１つの前記メサ部の前記分離部は、前記ゲート導電部と接続される接続導電部を有する接続トレンチ部であり、
    少なくとも１つの前記メサ部の前記分離部は、前記ウェル領域と前記ベース領域の少なくとも一部とを分離するように、前記ウェル領域と前記ベース領域の前記少なくとも一部との間に設けられた、第１導電型の第１領域である
    請求項３に記載の半導体装置。
  17. 前記ゲートトレンチ部は、ゲート電圧が印加されるゲート導電部を有し、
    少なくとも１つの前記メサ部に前記分離部が複数設けられており、
    前記分離部が設けられた前記メサ部は、第２導電型のベース領域を有し、
    少なくとも１つの前記分離部は、前記ゲート導電部と接続される接続導電部を有する接続トレンチ部であり、
    少なくとも１つの前記分離部は、前記ウェル領域と前記ベース領域の少なくとも一部とを分離するように、前記ウェル領域と前記ベース領域の前記少なくとも一部との間に設けられた、第１導電型の第１領域である
    請求項３に記載の半導体装置。
  18. 前記接続トレンチ部は、前記第１領域よりも前記ウェル領域の近くに配置されている
    請求項１７に記載の半導体装置。
  19. いずれかの前記メサ部は、前記分離部により、前記第１方向において複数の部分領域に分割されており、
    いずれかの前記部分領域は、前記エミッタ電極と接続され、
    他のいずれかの前記部分領域は、前記エミッタ電極と接続されていない
    請求項１から３のいずれか一項に記載の半導体装置。
  20. それぞれの前記メサ部は、
    前記ドリフト領域と前記半導体基板の前記上面との間に配置された、第２導電型のベース領域と、
    前記ベース領域と前記ドリフト領域との間に配置され、前記ドリフト領域よりも高濃度の第１導電型の蓄積領域と
    を備える請求項１から３のいずれか一項に記載の半導体装置。
  21. 前記複数のトレンチ部は、前記ゲートトレンチ部と隣り合うダミートレンチ部をさらに含む請求項３に記載の半導体装置。
  22. 上面および下面を有し、第１導電型のドリフト領域が設けられた半導体基板と、
    前記半導体基板の前記上面の上方に配置されたエミッタ電極と、
    前記半導体基板の前記上面から前記半導体基板の内部まで設けられ、前記半導体基板の前記上面において第１方向に長手を有し、且つ、前記第１方向とは異なる第２方向に並んで配置された複数のトレンチ部と、
    前記半導体基板において前記ドリフト領域と前記上面との間に設けられ、上面視において前記複数のトレンチ部の前記第１方向における端部と重なって配置された、第２導電型のウェル領域と、
    前記半導体基板において、前記第２方向において隣り合う２つの前記トレンチ部の間に１つずつ配置された複数のメサ部と
    を備え、
    前記複数のメサ部は、
    前記エミッタ電極と絶縁されたフローティングメサ部と、
    前記フローティングメサ部と前記第２方向において隣り合って配置され、前記エミッタ電極と接続しているエミッタ接続メサ部と
    を含み、
    前記フローティングメサ部は、当該メサ部を挟む２つの前記トレンチ部を接続して設けられた第１導電型の第１領域を有し、
    前記第１領域の前記第１方向における両端が、前記ウェル領域に接続している半導体装置。
  23. 前記複数のトレンチ部は、ゲート電圧が印加されるゲートトレンチ部とダミートレンチ部とを含み、
    前記フローティングメサ部では、２つの前記ゲートトレンチ部が隣り合っており、
    前記エミッタ接続メサ部では、前記ゲートトレンチ部と前記ダミートレンチ部とが隣り合っている請求項２１に記載の半導体装置。
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