JP6954449B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置が知られている（例えば、特許文献１参照）。
特許文献１ 国際公開ＷＯ２０１６／１２９０４１
 解決しようとする課題
半導体装置においては、逆回復時のサージ電圧を抑制することが好ましい。
一般的開示
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、半導体基板に設けられたトランジスタ部と、半導体基板に設けられ、予め定められた配列方向に沿ってトランジスタ部と配列されたダイオード部と、を備える。ダイオード部は、半導体基板に設けられた第１導電型のドリフト領域と、半導体基板の上面に接し、ドリフト領域よりも上方に設けられた第２導電型のベース領域と、半導体基板の下面に接し、ドリフト領域よりも下方に設けられた、互いに分離した複数の第１導電型の第１カソード領域および第１カソード領域とは導電型が異なる第２カソード領域と、第１カソード領域毎に互いに分離して設けられ、前記第１カソード領域と少なくとも部分的に重なって配置された複数の第２導電型のフローティング領域と、を有する。
第１カソード領域は、半導体基板の上面視で、フローティング領域よりも配列方向に張り出していてよい。第１カソード領域および第２カソード領域は、半導体基板の上面視で、配列方向に直交する延伸方向に交互に配置されてよい。フローティング領域は、半導体基板の上面視で、第１カソード領域および第２カソード領域の両方と重なって、延伸方向に複数設けられてよい。
フローティング領域は、半導体基板の上面視で、第１カソード領域よりも延伸方向に張り出していてよい。第１カソード領域は、フローティング領域よりも配列方向に直交する延伸方向に張り出していてよい。
第１カソード領域および第２カソード領域は、半導体基板の上面視で、配列方向に交互に配置されてよい。フローティング領域は、半導体基板の上面視で、第１カソード領域および第２カソード領域の両方と重なって、配列方向に複数設けられてよい。フローティング領域は、半導体基板の上面視で、第１カソード領域よりも配列方向に張り出していてよい。
本発明の第２の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、半導体基板に設けられた第１導電型のドリフト領域と、半導体基板の上面に接し、前記ドリフト領域よりも上方に設けられた第２導電型のベース領域を備える。半導体装置は、半導体基板の下面に接し、ドリフト領域よりも下方に設けられた第１導電型の第１カソード領域と、半導体基板の下面に接し、ドリフト領域よりも下方に設けられ、第１カソード領域に挟まれて設けられた第２導電型の第２カソード領域と、半導体基板の下面に接し、ドリフト領域よりも下方に設けられ、第１カソード領域および第２カソード領域を挟むように設けられた第２導電型の第３カソード領域と、を備える。半導体装置は、半導体基板の上面視において、第１カソード領域と第２カソード領域との配列方向に沿った第３カソード領域の幅が、配列方向に沿った前記第２カソード領域の幅よりも大きい。
半導体基板の上面視において、第３カソード領域が第１カソード領域および第２カソード領域を挟む方向に沿った第２カソード領域の幅は、配列方向に沿った第２カソード領域の幅よりも大きくてよい。半導体装置は、複数の第２カソード領域と、複数の第３カソード領域と、を備えてよい。複数の第２カソード領域と複数の第３カソード領域とは、半導体基板の上面視で接していてよい。
本発明の第３の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、半導体基板に設けられた１つ以上のダイオード部と、を備える。ダイオード部は、半導体基板に設けられた第１導電型のドリフト領域と、半導体基板の上面に接し、ドリフト領域よりも上方に設けられた第２導電型のベース領域を備える。半導体装置は、半導体基板の下面に接し、ドリフト領域よりも下方に設けられた、互いに分離した複数の第１導電型の第１カソード領域および第１カソード領域とは導電型が異なる第２カソード領域と、第１カソード領域毎に互いに分離して設けられ、第１カソード領域と少なくとも部分的に重なって配置された複数の第２導電型のフローティング領域を有する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る半導体装置１００の上面の一例を示す図である。 図１ａにおける領域Ｄの拡大図である。 図１ａにおける領域Ａの拡大図である。 図２ａにおける領域Ｂ１の拡大図である。 図２ｂにおける領域Ｃ１の拡大図である。 図２ｂにおけるａ−ａ'断面の一例を示す図である。 図２ｂにおけるｂ−ｂ'断面の一例を示す図である。 図１ａにおける領域Ａの他の拡大図である。 図３ａにおける領域Ｂ２の拡大図である。 図３ｂにおける領域Ｃ２の拡大図である。 図３ｂにおけるｃ−ｃ'断面の一例を示す図である。 図３ｂにおけるｄ−ｄ'断面の一例を示す図である。 図１ａにおける領域Ａの他の拡大図である。 図４ａにおける領域Ｂ３の拡大図である。 図４ｂにおけるｅ−ｅ'断面の一例を示す図である。 図４ｃにおけるｆ−ｆ'断面の一例を示す図である。 図１ａにおける領域Ａの他の拡大図である。 図５ａにおける領域Ｂ４の拡大図である。 図５ｂにおける領域Ｃ４の拡大図である。 図５ｂにおけるｇ−ｇ'断面の一例を示す図である。 図５ｂにおけるｈ−ｈ'断面の一例を示す図である。 図１ａにおける領域Ａの他の拡大図である。 図６ａにおける領域Ｂ５の拡大図である。 図６ｂにおける領域Ｃ５の拡大図である。 図６ｂにおけるｉ−ｉ'断面の一例を示す図である。 図６ｂにおけるｊ−ｊ'断面の一例を示す図である。 図１ａにおける領域Ａの他の拡大図である。 図７ａにおける領域Ｂ６の拡大図である。 図７ｂにおける領域Ｃ６の拡大図である。 図７ｂにおけるｋ−ｋ'断面の一例を示す図である。 図７ｂにおけるｍ−ｍ'断面の一例を示す図である。 図１ａにおける領域Ａの他の拡大図である。 図８ａにおける領域Ｂ７の拡大図である。 図８ｂにおける領域Ｃ７の拡大図である。 図８ｂにおけるｎ−ｎ'断面の一例を示す図である。 図８ｂにおけるｐ−ｐ'断面の一例を示す図である。 図１ａにおける領域Ａの他の拡大図である。 図９ａにおける領域Ｂ８の拡大図である。 図９ｂにおける領域Ｃ８の拡大図である。 図９ｂにおけるｑ−ｑ'断面の一例を示す図である 図９ｂにおけるｒ−ｒ'断面の一例を示す図である。 図１ａにおける領域Ａの他の拡大図である。 図１０ａにおける領域Ｂ９の拡大図である。 図１０ｂにおけるｓ−ｓ'断面の一例を示す図である。 図１０ｂにおけるｔ−ｔ'断面の一例を示す図である。 図１ａにおける領域Ａの他の拡大図である。 図１１ａにおける領域Ｂ１０の拡大図である。 図１１ｂにおける領域Ｃ１０の拡大図である。 図１１ｂにおけるｕ−ｕ'断面の一例を示す図である。 図１１ｂにおけるｖ−ｖ'断面の一例を示す図である。 本実施形態に係る半導体装置２００の上面の一例を示す図である。 図１２ａにおける領域Ｅ１の拡大図である。 図１２ｂにおけるａａ−ａａ'断面の一例を示す図である。 図１２ｂにおけるｂｂ−ｂｂ'断面の一例を示す図である。 本実施形態に係る半導体装置２００の上面の他の一例を示す図である。 図１３ａにおける領域Ｅ２の拡大図である。 図１３ｂにおけるｃｃ−ｃｃ'断面の一例を示す図である。 図１３ｂにおけるｄｄ−ｄｄ'断面の一例を示す図である。 本実施形態に係る半導体装置２００の上面の他の一例を示す図である。 図１４ａにおける領域Ｅ３の拡大図である。 図１４ｂにおけるｅｅ−ｅｅ'断面の一例を示す図である。 図１４ｂにおけるｆｆ−ｆｆ'断面の一例を示す図である。 本実施形態に係る半導体装置２００の上面の他の一例を示す図である。 図１５ａにおける領域Ｅ４の拡大図である。 図１５ｂにおけるｇｇ−ｇｇ'断面の一例を示す図である。 図１５ｂにおけるｈｈ−ｈｈ'断面の一例を示す図である。 本実施形態に係る半導体装置２００の上面の他の一例を示す図である。 図１６ａにおける領域Ｅ５の拡大図である。 図１６ｂにおけるｉｉ−ｉｉ'断面の一例を示す図である。 図１６ｂにおけるｊｊ−ｊｊ'断面の一例を示す図である。 本実施形態に係る半導体装置２００の上面の他の一例を示す図である。 図１７ａにおける領域Ｅ６の拡大図である。 図１７ｂにおけるｋｋ−ｋｋ'断面の一例を示す図である。 図１７ｂにおけるｍｍ−ｍｍ'断面の一例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピングされた領域におけるドーピング濃度分布がピークを有する場合、当該ピーク値を当該ドーピング領域におけるドーピング濃度としてよい。ドーピングされた領域におけるドーピング濃度がほぼ均一な場合等においては、当該ドーピング領域におけるドーピング濃度の平均値をドーピング濃度としてよい。
図１ａは、本実施形態に係る半導体装置１００の上面の一例を示す図である。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。ダイオード部８０は、半導体基板１０の上面においてトランジスタ部７０と隣接して設けられたＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。
半導体基板１０には、活性部７２が設けられる。活性部７２は、半導体装置１００をオン状態に制御した場合に、半導体基板１０の上面と下面との間で主電流が流れる領域である。即ち、半導体基板１０の上面から下面、または下面から上面に、半導体基板１０の内部を深さ方向に電流が流れる領域である。本明細書では、トランジスタ部７０およびダイオード部８０をそれぞれ素子部または素子領域と称する。素子部が設けられた領域を活性部７２としてよい。
なお、半導体基板１０の上面視において、２つの素子部に挟まれた領域も活性部７２とする。図１ａの例では、素子部に挟まれてゲート金属層５０が設けられている領域も活性部７２に含めている。活性部７２は、半導体基板１０の上面視においてエミッタ電極が設けられた領域、およびエミッタ電極に挟まれた領域とすることもできる。図１ａの例では、トランジスタ部７０およびダイオード部８０の上方にエミッタ電極が設けられる。
半導体基板１０の上面視において、活性部７２と半導体基板１０の外周端７６との間の領域を、外周領域７４とする。外周領域７４は、半導体基板１０の上面視において、活性部７２を囲んで設けられる。外周領域７４には、半導体装置１００と外部の装置とをワイヤ等で接続するための１つ以上の金属のパッドが配置されてよい。半導体装置１００は、活性部７２を囲むエッジ終端構造部を外周領域７４に有してよい。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有してよい。
活性部７２には、トランジスタ部７０およびダイオード部８０が複数設けられてよい。トランジスタ部７０およびダイオード部８０は、ＸＹ平面内において交互に周期的に配列されてよい。図１ａは、トランジスタ部７０がＸ軸方向に３つ、Ｙ軸方向に７つ設けられ、ダイオード部８０がＸ軸方向に３つ、Ｙ軸方向に６つ設けられる一例を示している。Ｘ軸方向において対向するトランジスタ部７０の間には、ゲート金属層５０が設けられてよい。
それぞれのダイオード部８０には、半導体基板１０の下面に第１導電型のカソード領域８１が設けられている。カソード領域８１は、図１ａに示すように、外周領域７４と接しない範囲に設けられてよい。
ゲート金属層５０は、半導体基板１０の上面視で、活性部７２を囲うように設けられてよい。ゲート金属層５０は、外周領域７４に設けられるゲートパッド５５と電気的に接続される。ゲート金属層５０は、半導体基板１０の外周端７６に沿って設けられてよい。ゲートパッド５５は、Ｘ軸方向において、半導体基板１０の外周端７６と、活性部７２との間に配置されてよい。ゲートパッド５５と外周端７６との間には、ゲート金属層５０がＹ軸方向に延伸して設けられてよい。
温度センス部９０は、活性部７２の上方に設けられる。温度センス部９０は、半導体基板１０の上面視で、活性部７２の中央に設けられてよい。温度センス部９０は、活性部７２の温度を検知する。温度センス部９０は、単結晶または多結晶のシリコンで形成されるｐｎ接合型温度センスダイオードであってよい。
温度センス配線９２は、半導体基板１０の上面視で、活性部７２の上方に設けられる。温度センス配線９２は、温度センス部９０と接続される。温度センス配線９２は、外周領域７４まで、予め定められた方向（本例においてはＸ軸方向）に延伸し、外周領域７４に設けられた温度測定用パッド９４と接続される。温度測定用パッド９４から流れる電流は、温度センス配線９２および温度センス部９０に流れる。温度センス部９０がｐｎ接合型温度センスダイオードである場合、温度センス配線９２および温度測定用パッド９４は少なくとも２つ設けられ、その一方はｐｎ接合型温度センスダイオードのアノード端子と電気的に接続され、他方はｐｎ接合型温度センスダイオードのカソード端子と電気的に接続される。検知部９６は、温度センス部９０の予備として設けられる。
外周領域７４には、電流センス部５９および電流センスパッド５８、並びにケルビンパッド５３が設けられる。電流センス部５９は、ゲートパッド５５に流れる電流を検知する。電流センスパッド５８は、電流センス部５９に流れる電流を測定するためのパッドである。ケルビンパッド５３は、半導体基板１０の上面視で、活性部７２の上方に設けられるエミッタ電極と接続される。
図１ｂは、図１ａにおける領域Ｄの拡大図である。本例の半導体装置１００は、半導体基板１０の内部に設けられ、且つ、半導体基板１０の上面に露出する、ゲートトレンチ部４０、ダミートレンチ部３０、Ｐ＋型のウェル領域１１、Ｎ＋型のエミッタ領域１２、Ｐ−型のベース領域１４およびＰ＋型のコンタクト領域１５を備える。本明細書では、ゲートトレンチ部４０またはダミートレンチ部３０を単にトレンチ部と称する場合がある。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は互いに分離して設けられる。
エミッタ電極５２およびゲート金属層５０と、半導体基板１０の上面との間には層間絶縁膜が設けられるが、図１ｂでは省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。ゲート金属層５０は、コンタクトホール４９を通って、ゲートランナー４８と接触する。
エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５と半導体基板１０の上面との間には、酸化膜等の絶縁膜が設けられる。
ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。ゲートランナー４８は、半導体基板１０の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部４１まで形成される。
ゲートランナー４８と半導体基板１０の上面との間には、酸化膜等の絶縁膜が設けられる。ゲートトレンチ部４０の先端部４１において、ゲート導電部は、半導体基板１０の上面に露出している。ゲート導電部の上方における絶縁膜には、ゲート導電部およびゲートランナー４８を接続するコンタクトホールが設けられている。なお、図１ｂでは平面視で、エミッタ電極５２とゲートランナー４８が重なっている箇所があるが、エミッタ電極５２とゲートランナー４８は図示しない絶縁膜を挟んで互いに電気的に絶縁している。
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよく、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、半導体基板１０の上面において、所定の配列方向（本例ではＹ軸方向）に沿って所定の間隔で配列される。本例のトランジスタ部７０においては、配列方向に沿って１つ以上のゲートトレンチ部４０と、１つ以上のダミートレンチ部３０とが交互に設けられている。
本例のゲートトレンチ部４０は、配列方向と垂直な長手方向（本例ではＸ軸方向）に沿って直線状に延伸する２つの直線部３９と、２つの直線部３９を接続する先端部４１とを有してよい。先端部４１の少なくとも一部は、半導体基板１０の上面において曲線状に設けられることが好ましい。ゲートトレンチ部４０の２つの直線部３９において、長手方向に沿った直線形状の端である端部同士を先端部４１が接続することで、直線部３９の端部における電界集中を緩和することができる。本明細書では、ゲートトレンチ部４０のそれぞれの直線部３９を、一つのゲートトレンチ部４０として扱う。
少なくとも一つのダミートレンチ部３０は、ゲートトレンチ部４０のそれぞれの直線部３９の間に設けられる。これらのダミートレンチ部３０は、ゲートトレンチ部４０と同様に、直線部２９および先端部３１を有してよい。他の例では、ダミートレンチ部３０は直線部２９を有し、先端部３１を有さなくてもよい。図１ｂに示した例では、トランジスタ部７０において、ゲートトレンチ部４０の２つの直線部３９の間に、ダミートレンチ部３０の２つの直線部２９が配置されている。
ダイオード部８０においては、複数のダミートレンチ部３０が、半導体基板１０の上面においてＹ軸方向に沿って配置されている。ダイオード部８０におけるダミートレンチ部３０のＸＹ面における形状は、トランジスタ部７０に設けられたダミートレンチ部３０と同様であってよい。
ダミートレンチ部３０の先端部３１および直線部２９は、ゲートトレンチ部４０の先端部４１および直線部３９と同様の形状を有してよい。ダイオード部８０に設けられたダミートレンチ部３０と、トランジスタ部７０に設けられた直線形状のダミートレンチ部３０は、Ｘ軸方向における長さが同一であってよい。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。ウェル領域１１と、コンタクトホール５４の長手方向の端のうちゲート金属層５０が設けられる側の端とは、ＸＹ面内において離れて設けられる。
ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１１に設けられる。ゲートトレンチ部４０の先端部４１のＺ軸方向における底部、ダミートレンチ部３０の先端部３１のＺ軸方向における底部は、ウェル領域１１に覆われていてよい。
トランジスタ部７０およびダイオード部８０のそれぞれには、各トレンチ部に挟まれたメサ部６０が１つ以上設けられる。メサ部６０とは、トレンチ部に挟まれた半導体基板１０の領域において、トレンチ部の最も深い底部よりも上面側の領域である。
各トレンチ部に挟まれたメサ部６０には、ベース領域１４が設けられる。ベース領域１４は、ウェル領域１１よりもドーピング濃度の低い第２導電型（Ｐ−型）である。
メサ部６０のベース領域１４の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５が設けられる。本例のコンタクト領域１５はＰ＋型である。半導体基板１０の上面において、ウェル領域１１は、コンタクト領域１５のうちＸ軸方向において最も端に配置されたコンタクト領域１５から、ゲート金属層５０の方向に離れて設けられてよい。半導体基板１０の上面において、ウェル領域１１とコンタクト領域１５との間には、ベース領域１４が露出している。
トランジスタ部７０においては、半導体基板１０の内部に設けられたドリフト領域よりもドーピング濃度が高い第１導電型のエミッタ領域１２が、メサ部６０−１の上面に選択的に設けられる。本例のエミッタ領域１２はＮ＋型である。エミッタ領域１２の半導体基板１０の深さ方向（−Ｚ軸方向）に隣接するベース領域１４のうち、ゲートトレンチ部４０に接する部分が、チャネル部として機能する。ゲートトレンチ部４０にオン電圧が印加されると、Ｚ軸方向においてエミッタ領域１２とドリフト領域との間に設けられたベース領域１４において、ゲートトレンチ部４０に隣接する部分に電子の反転層であるチャネルが形成される。ベース領域１４にチャネルが形成されることで、エミッタ領域１２とドリフト領域との間にキャリアが流れる。
本例では、各メサ部６０のＸ軸方向における両端部には、ベース領域１４−ｅが配置されている。本例では、それぞれのメサ部６０の上面において、ベース領域１４−ｅに対してメサ部６０の中央側で隣接する領域は、コンタクト領域１５である。また、ベース領域１４−ｅに対して、コンタクト領域１５とは逆側で接する領域はウェル領域１１である。
本例のトランジスタ部７０のメサ部６０−１においてＸ軸方向両端のベース領域１４−ｅに挟まれる領域には、コンタクト領域１５およびエミッタ領域１２がＸ軸方向に沿って交互に配置されている。コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで設けられている。
トランジスタ部７０のメサ部６０のうち、ダイオード部８０との境界に設けられた１つ以上のメサ部６０−２には、メサ部６０−１のコンタクト領域１５よりも面積の大きいコンタクト領域１５が設けられている。メサ部６０−２にはエミッタ領域１２が設けられていなくてよい。本例のメサ部６０−２においては、ベース領域１４−ｅに挟まれた領域全体に、コンタクト領域１５が設けられている。
本例のトランジスタ部７０の各メサ部６０−１においてコンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に設けられる。メサ部６０−２におけるコンタクトホール５４は、コンタクト領域１５の上方に設けられる。各メサ部６０においてコンタクトホール５４は、ベース領域１４−ｅおよびウェル領域１１に対応する領域には設けられていない。トランジスタ部７０の各メサ部６０におけるコンタクトホール５４は、Ｘ軸方向において同一の長さを有してよい。
ダイオード部８０において、半導体基板１０の下面と接する領域には、カソード領域８１が設けられる。後述するように、カソード領域８１は、Ｎ＋型の第１カソード領域、Ｐ＋型の第２カソード領域およびＰ＋型の第３カソード領域を含んでよい。図１ｂにおいては、カソード領域８１が設けられる領域を破線で示している。半導体基板１０の下面と接する領域においてカソード領域８１が設けられていない領域には、Ｐ＋型のコレクタ領域が設けられてよい。
トランジスタ部７０は、Ｚ軸方向においてコレクタ領域と重なる領域のうち、コンタクト領域１５およびエミッタ領域１２が設けられたメサ部６０と、当該メサ部６０に隣接するトレンチ部とが設けられた領域であってよい。ただし、ダイオード部８０との境界におけるメサ部６０−２には、エミッタ領域１２に代えてコンタクト領域１５が設けられていてよい。
ダイオード部８０のメサ部６０−３の上面には、ベース領域１４が配置されている。ただし、ベース領域１４−ｅに隣接する領域には、コンタクト領域１５が設けられてもよい。コンタクト領域１５の上方で、コンタクトホール５４が終端している。なお、図１ｂの例では、ダイオード部８０が５つのメサ部６０−３とメサ部６０−３を挟む６つのダミートレンチ部３０を有しているが、ダイオード部８０におけるメサ部６０−３とダミートレンチ部３０の数は、これに限定されない。ダイオード部８０には、より多くのメサ部６０−３およびダミートレンチ部３０が設けられてよい。
図２ａは、図１ａにおける領域Ａの拡大図である。本例の半導体装置１００は、図２ａに示すように、ダイオード部８０のＹ軸方向正側およびＹ軸方向負側の双方に、当該ダイオード部８０と隣接して、トランジスタ部７０が設けられる。
幅ＷＩは、トランジスタ部７０のＹ軸方向の幅である。幅ＷＦはダイオード部８０のＹ軸方向の幅である。幅Ｗｈは、トランジスタ部７０およびダイオード部８０に対してＸ軸方向正側に配置されたウェル領域１１の端部から、トランジスタ部７０およびダイオード部８０に対してＸ軸方向負側に配置されたウェル領域１１の端部までの部分の幅である。当該部分には、ベース領域１４が半導体基板１０の上面側に設けられ、且つウェル領域１１が設けられていない。
幅ＷＩは、幅ＷＦより大きくてよい。幅ＷＩは、幅ＷＦの２倍以上５倍以下であってよい。幅ＷＩは、１２００μｍ以上２０００μｍ以下であってよい。幅ＷＩは、一例として１５００μｍである。幅ＷＦは、４００μｍ以上６００μｍ以下であってよい。幅ＷＦは、一例として５００μｍである。
ダイオード部８０およびトランジスタ部７０のＸ軸方向正側には、Ｐ＋型のウェル領域１１の端部Ｓが設けられる。また、ダイオード部８０およびトランジスタ部７０のＸ軸方向負側には、Ｐ＋型のウェル領域１１の端部Ｓ'が設けられる。ウェル領域１１は、トランジスタ部７０とダイオード部８０が交互に配置された領域の外側に設けられている。言い換えると、端部Ｓよりトランジスタ部７０およびダイオード部８０の内部には、ウェル領域１１は設けられていない。
Ｘ軸方向正側のウェル領域１１の端部Ｓから、Ｘ軸方向負側のウェル領域１１の端部Ｓ'までの幅Ｗｈは、幅ＷＩより大きくてよい。幅Ｗｈは、幅ＷＩの１．５倍以上３倍以下であってよい。幅Ｗｈは、３０００μｍ以上３６００μｍ以下であってよい。幅Ｗｈは、一例として３１００μｍであってよい。
本例の半導体装置１００におけるダイオード部８０において、カソード領域８１は、図２ａに示す通り、第１カソード領域８２および第２カソード領域８３を含む。本例の半導体装置１００は、Ｘ軸方向に延伸する第１カソード領域８２および第２カソード領域８３が、互いに分離して複数設けられる。本例においては、第１カソード領域８２および第２カソード領域８３は、半導体基板１０の上面視でＹ軸方向に交互に配置される。
第１カソード領域８２は第１導電型である。本例の第１カソード領域８２は、一例としてＮ＋型である。第２カソード領域８３は、第１カソード領域８２とは導電型が異なる。本例の第２カソード領域８３は、一例としてＰ＋型である。なお、図２ａにおいては、ダイオード部８０およびトランジスタ部７０に設けられる第１カソード領域８２および第２カソード領域８３、並びにフローティング領域１７以外の構成、即ちゲートトレンチ部４０およびダミートレンチ部３０等の構成を、省略して示している。
ダイオード部８０においてＹ軸方向の最も正側に設けられる第１カソード領域８２は、半導体基板１０の上面視で、当該ダイオード部８０のＹ軸方向正側で隣接するトランジスタ部７０と接してよい。ダイオード部８０においてＹ軸方向の最も負側に設けられる第１カソード領域８２は、半導体基板１０の上面視で、当該ダイオード部８０のＹ軸方向負側で隣接するトランジスタ部７０と接してよい。
Ｘ軸方向において、第１カソード領域８２のＸ軸方向正側の端と端部Ｓとの間には、半導体基板１０の下面と接する領域に、第２導電型のコレクタ領域２２が設けられてよい。Ｘ軸方向において、第１カソード領域８２のＸ軸方向負側の端と端部Ｓ'との間にも、半導体基板１０の下面と接する領域に、コレクタ領域２２が設けられてよい。本例のコレクタ領域２２は、一例としてＰ＋型である。
第１カソード領域８２および第２カソード領域８３を含むカソード領域８１と第１カソード領域８２および第２カソード領域８３以外の構成との位置関係は、図１ｂに示した上面図における位置関係であってよい。第１カソード領域８２および第２カソード領域８３以外の構成とは、例えばコンタクトホール５４、ダミートレンチ部３０、コンタクトホール５４のＸ軸方向の端部に設けられたコンタクト領域１５である。
ダイオード部８０において、半導体基板１０の上面視における第１カソード領域８２と第２カソード領域８３との合計面積に占める第１カソード領域８２の面積の割合は、６０％以上９０％以下であってよい。当該合計面積に占める第２カソード領域８３の面積の割合は、１０％以上４０％以下であってよい。一例として、当該合計面積に占める第１カソード領域８２の面積および第２カソード領域８３の面積の割合は、それぞれ８０％および２０％である。
本例の半導体装置１００は、第１カソード領域８２毎に互いに分離して設けられた複数のフローティング領域１７を有する。フローティング領域１７は第２導電型である。本例のフローティング領域１７は、一例としてＰ＋型である。
フローティング領域１７は、半導体基板１０の上面視で、第１カソード領域８２と少なくとも部分的に重なって配置される。図２ａは、半導体基板１０の上面視で、フローティング領域１７の全体が、第１カソード領域８２と重なって配置される一例を示している。即ち、図２ａにおいて、第１カソード領域８２は、半導体基板１０の上面視で、フローティング領域１７よりも配列方向（Ｙ軸方向）に張り出している。また、第１カソード領域８２は、半導体基板１０の上面視で、フローティング領域１７よりも配列方向に直交する延伸方向（Ｘ軸方向）に張り出している。
フローティング領域１７は、半導体基板１０の上面視で、トランジスタ部７０と重ならないように配置される。フローティング領域１７は、ダイオード部８０とトランジスタ部７０との境界にも接しないように配置される。
図２ｂは、図２ａにおける領域Ｂ１の拡大図である。図２ｂは、図２ａにおけるダイオード部８０のＸ軸方向正側のウェル領域１１の端部ＳからＸ軸方向負側のウェル領域１１の端部Ｓ'までを、拡大して示している。図２ｂに示す通り、本例の半導体装置１００は、ダイオード部８０において、第１カソード領域８２のＸＹ平面内における内側において、Ｘ軸方向に延伸するフローティング領域１７が、一例としてＹ軸方向に３個設けられる。
Ｘ軸方向正側のウェル領域１１の端部Ｓから第１カソード領域８２のＸ軸方向正側の端までの上面視におけるＸ軸方向の幅Ｗｗｃは、ダイオード部８０の幅ＷＦより小さくてよい。幅Ｗｗｃは、幅ＷＦの０．２５倍以上０．７５倍以下であってよい。幅Ｗｗｃは、１５０μｍ以上３００μｍ以下であってよい。幅Ｗｗｃは、一例として２５０μｍである。
コンタクトホール５４のＸ軸方向正側の端部Ｔは、図２ｂに示すように、ウェル領域１１のＸ軸方向正側の端部ＳからＸ軸方向負側に幅Ｗｗｃａ離れて設けられる。また、コンタクトホール５４のＸ軸方向負側の端部Ｔ'は、ウェル領域１１のＸ軸方向負側の端部Ｓ'からＸ軸方向正側に幅Ｗｗｃａ離れて設けられる。コンタクトホール５４は、端部Ｔから端部Ｔ'まで、Ｘ軸方向に連続して設けられてよい。
なお図２ｂにおいては、１つのコンタクトホール５４を図示しているが、実際には、図１ｂに示した上面図から明らかなように、端部ＴのＸ軸方向の位置および端部Ｔ'のＸ軸方向の位置がそれぞれ等しいコンタクトホール５４が、Ｙ軸方向に複数設けられる。
ウェル領域１１のＸ軸方向正側の端部Ｓから、ダイオード部８０に設けられた複数のコンタクトホール５４のＸ軸方向正側の端部Ｔまでの幅Ｗｗｃａは、当該端部Ｔから第１カソード領域８２のＸ軸方向正側の端までの上面視におけるＸ軸方向の幅Ｗｗｃｂより小さくてよい。幅Ｗｗｃａは、幅Ｗｗｃｂの０．１倍以上０．９倍以下であってよい。幅Ｗｗｃａは、２０μｍ以上１１０μｍ以下であってよい。幅Ｗｗｃｂは、１２０μｍ以上１８０μｍ以下であってよい。幅Ｗｗｃａは、一例として１００μｍである。幅Ｗｗｃｂは、一例として１５０μｍである。幅Ｗｗｃａと幅Ｗｗｃｂの和は、幅Ｗｗｃである。
また、ウェル領域１１のＸ軸方向負側の端部Ｓ'から、ダイオード部８０に設けられた複数のコンタクトホール５４のＸ軸方向負側の端部Ｔ'までの幅も、幅Ｗｗｃａに等しくてよい。当該端部Ｔ'から第１カソード領域８２のＸ軸方向負側の端までの、半導体基板１０の上面視におけるＸ軸方向の幅も、幅Ｗｗｃｂに等しくてよい。なお、Ｘ軸方向負側のウェル領域１１の端部Ｓ'から第１カソード領域８２のＸ軸方向負側の端までの上面視におけるＸ軸方向の幅も、幅Ｗｗｃに等しくてよい。
第１カソード領域８２のＸ軸方向の幅Ｗｃｖ１は、幅Ｗｈよりも小さくてよい。幅Ｗｃｖ１は、幅Ｗｈから幅Ｗｗｃの２倍を減じた値に等しい。幅Ｗｃｖ１は、幅Ｗｈの９０％以上９６％以下であってよい。幅Ｗｃｖ１は、２７００μｍ以上３４５０μｍ以下であってよい。幅Ｗｃｖ１は、一例として２８５０μｍである。
第１カソード領域８２のＹ軸方向の幅Ｗｃｈ１は、幅ＷＦの５％以上４０％以下であってよい。幅Ｗｃｈ１は、２０μｍ以上２４０μｍ以下であってよい。
第１カソード領域８２のＸＹ平面内における内側には、図２ｂに示すように、フローティング領域１７が設けられる。フローティング領域１７は、エミッタ電極５２には接続されない。
それぞれの第１カソード領域８２において、フローティング領域１７のＹ軸方向の幅Ｗｆｌ１１は、幅Ｗｃｈ１の８９％以上９５％以下であってよい。また、それぞれの第１カソード領域８２において、フローティング領域１７のＸ軸方向の幅Ｗｆｌ２１は、幅Ｗｃｖ１の８９％以上９５％以下であってよい。
それぞれの第１カソード領域８２において、半導体基板１０の上面視で、第１カソード領域８２の面積に占めるフローティング領域１７の面積の割合は、８０％以上９０％以下であってよい。半導体基板１０の上面視における第１カソード領域８２と第２カソード領域８３との合計面積に占める第１カソード領域８２の面積および第２カソード領域８３の面積の割合が、それぞれ８０％および２０％の場合、当該面積に占めるフローティング領域１７の面積の割合は、６４％以上７２％以下であってよい。
Ｙ軸方向において、ダイオード部８０と、当該ダイオード部８０にＹ軸方向正側で隣接するトランジスタ部７０との境界から、Ｙ軸方向の最も正側に設けられるフローティング領域１７のＹ軸方向正側の端までの幅Ｗｃｆ１は、幅Ｗｃｈ１の３％以上６％以下であってよい。幅Ｗｃｆ１は、ゼロでなければよい。幅Ｗｃｆ１は、２μｍ以上６μｍ以下であってよい。幅Ｗｃｆ１は、一例として５μｍである。なお、Ｙ軸方向において、当該ダイオード部８０と、当該ダイオード部８０にＹ軸方向負側で隣接するトランジスタ部７０との境界から、Ｙ軸方向の最も負側に設けられるフローティング領域１７のＹ軸方向負側の端までの幅も、幅Ｗｃｆ１に等しくてよい。
それぞれの第１カソード領域８２において、第１カソード領域８２のＸ軸方向正側の端から、フローティング領域１７のＸ軸方向正側の端までの幅Ｗｃｆ２は、幅Ｗｃｖ１の３％以上６％以下であってよい。幅Ｗｃｆ２は、ゼロであってもよい。また、幅Ｗｃｆ２は、幅Ｗｃｆ１と等しくてもよいし、異なっていてもよい。幅Ｗｃｆ２は、２μｍ以上６μｍ以下であってよい。幅Ｗｃｆ２は、一例として５μｍである。なお、第１カソード領域８２のＸ軸方向負側の端から、フローティング領域１７のＸ軸方向負側の端までの幅も、幅Ｗｃｆ２に等しい。
なお、本例においてコンタクトホール５４のＹ軸方向の幅Ｗｃｎｔは、Ｗｃｆ１および幅Ｗｃｆ２より小さくてよい。幅Ｗｃｎｔは、０．３μｍ以上０．７μｍ以下であってよい。幅Ｗｃｎｔは、一例として０．５μｍである。
図２ｃは、図２ｂにおける領域Ｃ１の拡大図である。図２ｃに示す通り、本例の半導体装置１００は、一例として第１カソード領域８２がＹ軸方向に３つ設けられる。Ｙ軸方向において、隣り合う第１カソード領域８２の間には、第２カソード領域８３が設けられる。
幅Ｗｎｆ１は、Ｙ軸方向の最も正側の第１カソード領域８２において、当該第１カソード領域８２のＹ軸方向負側の端から、当該第１カソード領域８２に重なって配置されるフローティング領域１７のＹ軸方向負側の端までの、Ｙ軸方向における幅である。また、幅Ｗｎｆ１は、Ｙ軸方向の最も負側の第１カソード領域８２において、当該第１カソード領域８２のＹ軸方向正側の端から、当該第１カソード領域８２に重なって配置されるフローティング領域１７のＹ軸方向正側の端までの、Ｙ軸方向における幅である。
Ｙ軸方向の最も正側の第１カソード領域８２および最も負側の第１カソード領域８２の双方を除く第１カソード領域８２においても、当該第１カソード領域８２のＹ軸方向正側の端から、当該第１カソード領域８２に重なって配置されるフローティング領域１７の正側の端までのＹ軸方向における幅は、幅Ｗｎｆ１と等しくてよい。当該第１カソード領域８２のＹ軸方向負側の端から、当該第１カソード領域８２に重なって配置されるフローティング領域１７の負側の端までのＹ軸方向における幅も、幅Ｗｎｆ１と等しくてよい。
幅Ｗｎｆ１は、幅Ｗｃｆ１と等しくてよいが、異なっていてもよい。幅Ｗｎｆ１は、ゼロであってもよい。
本例の半導体装置１００は、ダイオード部８０に第１導電型の第１カソード領域８２および第２導電型の第２カソード領域８３が、Ｙ軸方向に交互に設けられる。また、複数の第２導電型のフローティング領域１７が、第１カソード領域８２毎に互いに分離して設けられ、半導体基板１０の上面視で、第１カソード領域８２と重なって配置される。このため、ダイオード部８０の逆回復時におけるサージ電圧を抑制することができる。
図２ｄは、図２ｂにおけるａ−ａ'断面の一例を示す図である。本例の半導体装置１００は、ａ−ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０の上面２１および層間絶縁膜３８の上面に設けられる。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。層間絶縁膜３８は、ＰＳＧ、ＢＰＳＧ等のシリケートガラスであってよい。また、層間絶縁膜３８は、酸化膜または窒化膜等であってもよい。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板または酸化ガリウム基板等であってもよい。本例の半導体基板１０はシリコン基板である。
半導体基板１０は、第１導電型のドリフト領域１８を備える。本例のドリフト領域１８はＮ−型である。ドリフト領域１８は、半導体基板１０において、他のドーピング領域が設けられずに残存した領域であってよい。
半導体基板１０の上面２１には、１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０が設けられる。各トレンチ部は、上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達して設けられている。
ダミートレンチ部３０は、上面２１に設けられたダミートレンチ、並びにダミートレンチ内に設けられたダミー絶縁膜３２およびダミー導電部３４を有する。ダミートレンチの上端は、Ｚ軸方向において上面２１と同じ位置であってよい。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー絶縁膜３２は、ダミートレンチの内壁の半導体を酸化または窒化して形成してよい。ダミー導電部３４は、ダミートレンチの内部においてダミー絶縁膜３２よりも内側に設けられる。即ち、ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ポリシリコン等の導電材料で形成される。
ダミー導電部３４は、ダミー絶縁膜３２を挟んで、ベース領域１４と対向する領域を含む。当該断面におけるダミートレンチ部３０は、上面２１において層間絶縁膜３８により覆われる。
ａ−ａ'断面よりもＹ軸方向正側および負側のトランジスタ部７０においては、ゲートトレンチ部４０が設けられる。ゲートトレンチ部４０は、ＹＺ断面において、ダミートレンチ部３０と同一の構造を有してよい。ゲートトレンチ部４０は、上面２１側に設けられたゲートトレンチ、並びにゲートトレンチ内に設けられたゲート絶縁膜およびゲート導電部を有する。ゲート導電部に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
ゲート導電部は、ダミー導電部３４と同一の材料で形成されてよい。例えば、ダミー導電部３４およびゲート導電部は、ポリシリコン等の導電材料で形成される。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は下方側に凸の曲面状（断面においては曲線状）であってよい。
ダイオード部８０のメサ部６０−３において、ドリフト領域１８の上方には、ダミートレンチ部３０に接して一つ以上の第１導電型の高濃度領域１９が設けられてよい。高濃度領域１９は、一例としてＮ＋型である。高濃度領域１９は、メサ部６０−３に設けられてよいが、設けられなくてもよい。高濃度領域１９は、ダミートレンチ部３０に接してよいが、接さなくてもよい。高濃度領域１９が複数設けられる場合、それぞれの高濃度領域１９−１および高濃度領域１９−２は、Ｚ軸方向に並んで配置される。Ｚ軸方向において、高濃度領域１９−１と高濃度領域１９−２の間には、ドリフト領域１８が設けられてよい。
メサ部６０−３において、高濃度領域１９の上方には、上面２１に接し、且つ、ダミートレンチ部３０に接して、第２導電型のベース領域１４が設けられる。本例のベース領域１４は、一例としてＰ−型である。
高濃度領域１９においては、ドリフト領域１８と比べて、電荷中性条件により正孔の濃度が減少する。即ち、高濃度領域１９が、ベース領域１４からドリフト領域１８への正孔の注入を抑制する。これにより、ベース領域１４からドリフト領域１８への少数キャリアの注入効率が格段に低減する。高濃度領域１９の個数が多いほど、少数キャリアの注入効率の低減が可能となる。これにより、ダイオード部８０の逆回復特性、特にリカバリー電流を大きく低減することができる。
トランジスタ部７０のメサ部６０−２において、ドリフト領域１８の上方には、ダミートレンチ部３０に接して第２導電型のベース領域１４が設けられる。ベース領域１４の上方には、上面２１に接し、且つ、ダミートレンチ部３０に接して、第２導電型のコンタクト領域１５が設けられる。本例のベース領域は、一例としてＰ−型である。コンタクト領域１５は、ダミートレンチ部３０に接してよいが、接さなくてもよい。
ドリフト領域１８の下方には、第１導電型のバッファ領域２０が設けられてよい。バッファ領域２０は、一例としてＮ＋型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、Ｐ＋型のコレクタ領域２２、並びにＮ＋型の第１カソード領域８２およびＰ＋型の第２カソード領域８３に到達することを防ぐフィールドストップ層として機能してよい。
トランジスタ部７０において、バッファ領域２０の下方には、下面２３に露出するＰ＋型のコレクタ領域２２が設けられる。ダイオード部８０において、バッファ領域２０の下方には、下面２３に露出するＮ＋型の第１カソード領域８２およびＰ＋型の第２カソード領域８３が設けられる。ダイオード部８０において、トランジスタ部７０と隣接する領域には、第１カソード領域８２が設けられる。
なお、ダイオード部８０は、下面２３に垂直な方向において、第１カソード領域８２および第２カソード領域８３と重なる領域である。また、トランジスタ部７０は、下面２３に垂直な方向においてコレクタ領域２２と重なる領域のうち、エミッタ領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域である。
本例の半導体装置１００は、ダイオード部８０において、第１カソード領域８２の上方にフローティング領域１７が設けられる。フローティング領域１７は、ａ−ａ'断面において、Ｙ軸方向に一例として３つ設けられる。フローティング領域１７は、第１カソード領域８２と接して設けられてよい。
本例においては、図２ｄに示す通り、半導体基板１０の下面２３と平行な面内において、コレクタ領域２２と第１カソード領域８２との境界位置が２つ存在する。境界位置Ｐ１は、当該２つの境界位置のうち、Ｙ軸方向正側の境界位置である。また、境界位置Ｐ１'は、当該２つの境界位置のうち、Ｙ軸方向負側の境界位置である。境界位置Ｐ１およびＰ１'は、ａ−ａ'断面と平行な断面における境界位置である。一例として、ａ−ａ'断面は、下面２３と垂直であり、且つ、ダミートレンチ部３０の配列方向と平行な面である。
本例においては、図２ｄに示す通り、下面２３と平行な面内において、フローティング領域１７の端部位置が２つ存在する。端部位置Ｐ２は、下面２３と平行な面内において、Ｙ軸方向の最も正側に設けられるフローティング領域１７の、境界位置Ｐ１に最も近い端部位置である。また、端部位置Ｐ２'は、下面２３と平行な面内において、Ｙ軸方向の最も負側に設けられるフローティング領域１７の、境界位置Ｐ１'に最も近い端部位置である。
フローティング領域１７は、端部位置Ｐ２から端部位置Ｐ２'まで、Ｙ軸方向に複数設けられてよい。本例の半導体装置１００は、フローティング領域１７は、端部位置Ｐ２から端部位置Ｐ２'まで、Ｙ軸方向に３つ設けられる。
幅Ｗｃｆ１は、境界位置Ｐ１から端部位置Ｐ２までのＹ軸方向における距離である。また、幅Ｗｃｆ１は、境界位置Ｐ１'から端部位置Ｐ２'までのＹ軸方向における距離である。幅Ｗｃｆ１を小さくすることで、ダイオード部８０の端部において、第１カソード領域８２からの電子の注入を抑制することができる。
幅Ｗｄは、フローティング領域１７のＺ軸方向の幅である。幅Ｗｄは、幅Ｗｃｆ１より小さくてよい。幅Ｗｄは、幅Ｗｃｆ１の０．０５倍以上０．５倍以下であってよい。幅Ｗｄは、０．３μｍ以上１μｍ以下であってよい。幅Ｗｄは、一例として０．５μｍである。
ａ−ａ'断面においてＹ軸方向中央に設けられる第１カソード領域８２においても、当該第１カソード領域８２のＹ軸方向正側の端から、当該第１カソード領域８２に重なって配置されるフローティング領域１７の正側の端までのＹ軸方向における幅は、幅Ｗｎｆ１と等しくてよい。当該第１カソード領域８２のＹ軸方向負側の端から、当該第１カソード領域８２に重なって配置されるフローティング領域１７の負側の端までのＹ軸方向における幅も、幅Ｗｎｆ１と等しくてよい。
それぞれの第１カソード領域８２において、フローティング領域１７のＹ軸方向の幅Ｗｆｌ１１は、幅Ｗｃｈ１の８９％以上９５％以下であってよい。幅Ｗｎｆ１は、幅Ｗｃｆ１と等しくてよいが、異なっていてもよい。幅Ｗｎｆ１は、ゼロであってもよい。
図２ｅは、図２ｂにおけるｂ−ｂ'断面の一例を示す図である。ｂ−ｂ'断面は、図２ｄにおけるｂ''−ｂ'''線を通るＸＺ平面である。本例の半導体装置１００は、ダイオード部８０において、第１カソード領域８２の上方にフローティング領域１７が設けられる。
本例においては、図２ｅに示す通り、半導体基板１０の下面２３と平行な面内において、コレクタ領域２２と第１カソード領域８２との境界位置が２つ存在する。境界位置Ｐ５は、当該２つの境界位置のうち、Ｘ軸方向負側の境界位置である。また、境界位置Ｐ５'は、当該２つの境界位置のうち、Ｘ軸方向正側の境界位置である。境界位置Ｐ５およびＰ５'は、ｂ−ｂ'断面と平行な断面における境界位置である。一例として、ｂ−ｂ'断面は、下面２３と垂直であり、且つ、ダミートレンチ部３０の延伸方向と平行な面である。
本例においては、図２ｅに示す通り、下面２３と平行な面内において、フローティング領域１７の端部位置が２つ存在する。端部位置Ｐ６は、下面２３と平行な面内において、Ｙ軸方向に複数配列されるフローティング領域１７のうち、Ｘ軸方向の最も負側に配置されるフローティング領域１７の、境界位置Ｐ５に最も近い端部位置である。また、端部位置Ｐ６'は、下面２３と平行な面内において、Ｙ軸方向に複数配列されるフローティング領域１７のうち、Ｘ軸方向の最も正側に配置されるフローティング領域１７の、境界位置Ｐ５'に最も近い端部位置である。本例においては、フローティング領域１７が、端部位置Ｐ６から端部位置Ｐ６'まで、Ｘ軸方向に連続して設けられる。
幅Ｗｆｌ２１は、フローティング領域１７のＸ軸方向における幅である。幅Ｗｃｆ２は、境界位置Ｐ５から端部位置Ｐ６までのＸ軸方向における距離である。また、幅Ｗｃｆ２は、境界位置Ｐ５'から端部位置Ｐ６'までのＸ軸方向における距離である。また、幅Ｗｃｖ１は、境界位置Ｐ５から境界位置Ｐ５'までのＸ軸方向における距離である。幅Ｗｆｌ２１は、幅Ｗｃｖ１の８９％以上９５％以下であってよい。本例の半導体装置１００は、ダイオード部８０において、フローティング領域１７を第１カソード領域８２の上方に設けているので、ダイオード部８０の逆回復時のサージ電圧を抑制することができる。ダイオード部８０における上面２１側および下面２３側に、それぞれＨｅ等を照射して局所的にライフタイムキラー領域を設け、キャリアの注入を抑制することができるが、ライフタイムキラー領域の形成はコストが高い。また、ダイオード部８０の逆回復時におけるサージ電圧が大きくなるので、ダイオード部８０を高速化することができない。
なお、図２ｅにおけるＸ軸方向正側のコレクタ領域２２は、図１ａにおけるＸ軸方向正側の外周領域７４まで延伸していてよい。当該コレクタ領域２２は、トランジスタ部７０における下面２３に設けられたコレクタ領域２２とつながっていてよい。同様に、図１ａにおけるＸ軸方向の最も負側のダイオード部８０において、Ｘ軸方向負側に設けられるコレクタ領域２２は、図１ａにおけるＸ軸方向負側の外周領域７４まで延伸していてよい。外周領域７４の下方においては、下面２３には、コレクタ領域２２に代えて第１カソード領域８２よりもドーピング濃度の薄い第１導電型の終端領域が設けられてよい。終端領域のドーピング濃度は、第１カソード領域８２のドーピング濃度の１／１０以下であってよい。
図３ａは、図１ａにおける領域Ａの他の拡大図である。本例の半導体装置１００は、図２ａに示す半導体装置１００において、複数のフローティング領域１７のうち、一部のフローティング領域１７が、半導体基板１０の上面視で、第１カソード領域８２および第２カソード領域８３の両方と重なって、配列方向に複数設けられる点で、図２ａに示す半導体装置１００と異なる。即ち、本例の半導体装置１００は、複数のフローティング領域１７のうち一部のフローティング領域１７が、半導体基板１０の上面視で、第１カソード領域８２と第２カソード領域８３とのＸ軸方向の境界と重なって、Ｙ軸方向に、第１カソード領域８２から第２カソード領域８３にわたって設けられる。
図３ｂは、図３ａにおける領域Ｂ２の拡大図である。図３ｂは、図３ａにおけるダイオード部８０のＸ軸方向正側のウェル領域１１の端部ＳからＸ軸方向負側のウェル領域１１の端部Ｓ'までを、拡大して示している。なお、図３ｂ以降の図面においては、図２ｂおよび図２ｃにおいて示したコンタクトホール５４を省略して示す。
本例の半導体装置１００は、図３ｂに示す通り、ダイオード部８０において、Ｘ軸方向に延伸しＹ軸方向に配列するフローティング領域１７が、一例として９個設けられる。本例の半導体装置１００は、一例として第１カソード領域８２が３つ設けられ、第２カソード領域８３が２つ設けられるので、第１カソード領域８２と第２カソード領域８３とのＸ軸方向に平行な境界が４か所存在する。このため、９個のフローティング領域１７のうち、４個のフローティング領域１７が、それぞれ当該境界と重なって設けられる。９個のフローティング領域１７のうち、５個のフローティング領域１７は、半導体基板１０の上面視で第１カソード領域８２の内側に設けられる。
それぞれの第１カソード領域８２において、半導体基板１０の上面視で、第１カソード領域８２の面積に占めるフローティング領域１７の面積の割合は、８０％以上９０％以下であってよい。半導体基板１０の上面視における第１カソード領域８２と第２カソード領域８３との合計面積に占める第１カソード領域８２の面積および第２カソード領域８３の面積の割合が、それぞれ８０％および２０％の場合、当該面積に占めるフローティング領域１７の面積の割合は、６４％以上７２％以下であってよい。
本例の半導体装置１００において、幅Ｗｃｆ１および幅Ｗｃｆ２は、それぞれ図２ｂに示す例における幅Ｗｃｆ１および幅Ｗｃｆ２と同じであってよい。幅Ｗｃｆ１は、ゼロでなければよい。幅Ｗｃｆ２は、ゼロであってもよい。
本例の半導体装置１００において、フローティング領域１７のＸ軸方向の幅Ｗｆｌ２１は、図２ｂに示す例における幅Ｗｆｌ２１と同じであってよい。フローティング領域１７のＹ軸方向の幅Ｗｆｌ１２は、図２ｂに示す例における幅Ｗｆｌ１１よりも小さくてよい。
図３ｃは、図３ｂにおける領域Ｃ２の拡大図である。図３ｃに示す通り、本例の半導体装置１００は、一例としてフローティング領域１７がＹ軸方向に９個設けられる。Ｙ軸方向において、隣り合う第１カソード領域８２の間には、第２カソード領域８３が設けられる。本例の半導体装置１００は、９個のフローティング領域１７のうち、４個のフローティング領域１７が、第１カソード領域８２と第２カソード領域８３とのＸ軸方向の境界と重なって設けられる。９個のフローティング領域１７のうち、５個のフローティング領域１７は、半導体基板１０の上面視で第１カソード領域８２の内側に設けられる。
幅Ｗｆｎ１は、第１カソード領域８２と、当該第１カソード領域８２にＹ軸方向負側で隣接する第２カソード領域８３との境界と重なって設けられるフローティング領域１７の、Ｙ軸方向負側の端から当該境界までのＹ軸方向における幅である。また、幅Ｗｆｎ１は、第１カソード領域８２と、当該第１カソード領域８２にＹ軸方向正側で隣接する第２カソード領域８３との境界と重なって設けられるフローティング領域１７の、Ｙ軸方向正側の端から当該境界までのＹ軸方向における幅である。
幅Ｗｆｆ１１は、フローティング領域１７と、当該フローティング領域１７に隣り合うフローティング領域１７とのＹ軸方向における間隔である。複数のフローティング領域１７の全てが、幅Ｗｆｆ１１の間隔でＹ軸方向に配列されてよいが、第１カソード領域８２と第２カソード領域８３との境界と重なるフローティング領域１７があれば、幅Ｗｆｆ１１と異なる間隔で配列されるフローティング領域１７があってもよい。
幅Ｗｆｎ１は、幅Ｗｆｌ１２よりも小さい。幅Ｗｆｎ１は、幅Ｗｃｆ１と等しくてもよいし、異なっていてもよい。
図３ｄは、図３ｂにおけるｃ−ｃ'断面の一例を示す図である。本例の半導体装置１００は、ｃ−ｃ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０の上面２１および層間絶縁膜３８の上面に設けられる。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。
本例の半導体装置１００は、ダイオード部８０において、第１カソード領域８２の上方にフローティング領域１７が設けられる。フローティング領域１７は、ｃ−ｃ'断面において、Ｙ軸方向に一例として９つ設けられる。フローティング領域１７は、第１カソード領域８２と接して設けられてよい。
複数のフローティング領域１７のうち、一部のフローティング領域１７は、第１カソード領域８２と第２カソード領域８３との境界の上方に設けられる。当該境界の上方に設けられるフローティング領域１７は、当該第１カソード領域８２および当該第２カソード領域８３の双方に接して設けられる。本例の半導体装置１００においては、９つのフローティング領域１７のうち、４つのフローティング領域１７が、当該境界の上方に、第１カソード領域８２および第２カソード領域８３の双方に接して設けられる。本例の半導体装置１００は、第２導電型の第２カソード領域８３と第２導電型のフローティング領域１７とが接して設けられるので、図２ｄに示す半導体装置１００よりも、ダイオード部８０の逆回復時のサージ電圧を、さらに抑制することができる。
図３ｅは、図３ｂにおけるｄ−ｄ'断面の一例を示す図である。ｄ−ｄ'断面は、図３ｄにおけるｄ''−ｄ'''線を通るＸＺ平面である。本例の半導体装置１００におけるｄ−ｄ'断面の構成は、図２ｅに示す半導体装置１００におけるｂ−ｂ'断面の構成と同じである。
図４ａは、図１ａにおける領域Ａの他の拡大図である。本例の半導体装置１００は、図２ａに示す半導体装置１００において、第１カソード領域８２および第２カソード領域８３が、半導体基板１０の上面視で、Ｘ軸方向に交互に配置される点で、図２ａに示す半導体装置１００と異なる。第１カソード領域８２および第２カソード領域８３は、Ｙ軸方向正側および負側の双方において、トランジスタ部７０と接して設けられる。
ダイオード部８０において、半導体基板１０の上面視における第１カソード領域８２と第２カソード領域８３との合計面積に占める第１カソード領域８２の面積の割合は、６０％以上９０％以下であってよい。当該合計面積に占める第２カソード領域８３の面積の割合は、１０％以上４０％以下であってよい。一例として、当該合計面積に占める第１カソード領域８２の面積および第２カソード領域８３の面積の割合は、それぞれ８０％および２０％である。
本例の半導体装置１００は、第１カソード領域８２毎に互いに分離して設けられた複数のフローティング領域１７を有する。本例の半導体装置１００は、第１カソード領域８２が、半導体基板１０の上面視で、フローティング領域１７よりも配列方向に張り出している。本例の半導体装置１００は、配列方向において、第１カソード領域８２の両側が、半導体基板１０の上面視でフローティング領域１７よりも配列方向に張り出している。即ち、第１カソード領域８２は、Ｙ軸方向におけるフローティング領域１７の両側において、フローティング領域１７に覆われていない部分を有する。なお、配列方向において、第１カソード領域８２の片側が、半導体基板１０の上面視でフローティング領域１７よりも配列方向に張り出していてもよい。
また、本例の半導体装置１００は、第１カソード領域８２が、フローティング領域１７よりも延伸方向に張り出している。本例の半導体装置１００は、延伸方向において、第１カソード領域８２の両側が、半導体基板１０の上面視でフローティング領域１７よりも延伸方向に張り出している。即ち、第１カソード領域８２は、Ｘ軸方向におけるフローティング領域１７の両側において、フローティング領域１７に覆われていない部分を有する。なお、延伸方向において、第１カソード領域８２の片側が、半導体基板１０の上面視でフローティング領域１７よりも延伸方向に張り出していてもよい。
本例の半導体装置１００は、半導体基板１０の上面視で、フローティング領域１７の全体が、第１カソード領域８２と重なって配置される。即ち、半導体基板１０の上面視で、第１カソード領域８２の内側に、フローティング領域１７を有する。
フローティング領域１７は、半導体基板１０の上面視で、トランジスタ部７０とは重ならないように配置される。フローティング領域１７は、ダイオード部８０とトランジスタ部７０との境界にも接しないように配置される。
図４ｂは、図４ａにおける領域Ｂ３の拡大図である。図４ｂは、図４ａにおけるダイオード部８０のＸ軸方向正側のウェル領域１１の端部ＳからＸ軸方向負側のウェル領域１１の端部Ｓ'までを、拡大して示している。図４ｂに示す通り、本例の半導体装置１００は、ダイオード部８０において、第１カソード領域８２のＸＹ平面内における内側に、フローティング領域１７が、一例として１０個設けられる。
本例の半導体装置１００において、幅Ｗｃｆ１および幅Ｗｃｆ２は、それぞれ図２ｂに示す例における幅Ｗｃｆ１および幅Ｗｃｆ２と同じであってよい。幅Ｗｃｆ１は、ゼロでなければよい。幅Ｗｃｆ２は、ゼロであってもよい。
本例の半導体装置１００において、幅Ｗｎｆ２は、第１カソード領域８２と、当該第１カソード領域８２にＸ軸方向負側で隣接する第２カソード領域８３との境界から、当該第１カソード領域８２に重なって設けられるフローティング領域１７のＸ軸方向負側の端までの、Ｘ軸方向における幅である。また、幅Ｗｎｆ２は、第１カソード領域８２と、当該第１カソード領域８２にＸ軸方向正側で隣接する第２カソード領域８３との境界から、当該第１カソード領域８２に重なって設けられるフローティング領域１７のＸ軸方向正側の端までの、Ｘ軸方向における幅である。幅Ｗｎｆ２は、幅Ｗｃｆ２と同じであってよいが、異なっていてもよい。
本例の半導体装置１００において、幅Ｗｃｈ２は、第１カソード領域８２および第２カソード領域８３のＹ軸方向の幅である。幅Ｗｃｈは、幅ＷＦに等しい。幅Ｗｃｖ２は、第１カソード領域８２のＸ軸方向の幅である。また、幅Ｗｆｌ１３は、フローティング領域１７のＹ軸方向の幅である。幅Ｗｆｌ２２は、フローティング領域１７のＸ軸方向の幅である。
それぞれの第１カソード領域８２において、フローティング領域１７のＹ軸方向の幅Ｗｆｌ１３は、幅Ｗｃｈ２の８９％以上９５％以下であってよい。それぞれの第１カソード領域８２において、フローティング領域１７のＸ軸方向の幅Ｗｆｌ２２は、幅Ｗｃｖ２の８９％以上９５％以下であってよい。
それぞれの第１カソード領域８２において、半導体基板１０の上面視で、第１カソード領域８２の面積に占めるフローティング領域１７の面積の割合は、８０％以上９０％以下であってよい。半導体基板１０の上面視における第１カソード領域８２と第２カソード領域８３との合計面積に占める第１カソード領域８２の面積および第２カソード領域８３の面積の割合が、それぞれ８０％および２０％の場合、当該面積に占めるフローティング領域１７の面積の割合は、６４％以上７２％以下であってよい。
図４ｃは、図４ｂにおけるｅ−ｅ'断面の一例を示す図である。本例の半導体装置１００は、ｅ−ｅ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０の上面２１および層間絶縁膜３８の上面に設けられる。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。
本例の半導体装置１００は、ダイオード部８０において、第１カソード領域８２の上方にフローティング領域１７が設けられる。フローティング領域１７は、ｅ−ｅ'断面において、端部位置Ｐ２から端部位置Ｐ２'にわたり、連続して設けられる。フローティング領域１７は、第１カソード領域８２と接して設けられてよい。
図４ｄは、図４ｂにおけるｆ−ｆ'断面の一例を示す図である。ｆ−ｆ'断面は、図４ｃにおけるｆ''−ｆ'''線を通るＸＺ平面である。フローティング領域１７は、ｆ−ｆ'断面において、Ｘ軸方向に一例として１０個設けられる。フローティング領域１７は、第１カソード領域８２と接してよい。本例の半導体装置１００において、幅Ｗｎｆ２は、幅Ｗｃｆ２と同じであってよいが、異なっていてもよい。フローティング領域１７のＸ軸方向の幅Ｗｆｌ２２は、幅Ｗｃｖ２の８９％以上９５％以下であってよい。本例の半導体装置１００は、ダイオード部８０において、フローティング領域１７を第１カソード領域８２の上方に設けているので、ダイオード部８０の逆回復時のサージ電圧（オーバーシュート電圧）を抑制することができる。
図５ａは、図１ａにおける領域Ａの他の拡大図である。本例の半導体装置１００は、図４ａに示す半導体装置において、複数のフローティング領域１７のうち、一部のフローティング領域１７が、半導体基板１０の上面視で、第１カソード領域８２および第２カソード領域８３の両方と重なって、Ｘ軸方向に複数設けられる点で、図２ａに示す半導体装置１００と異なる。即ち、本例の半導体装置１００は、複数のフローティング領域１７のうち一部のフローティング領域１７が、半導体基板１０の上面視で、第１カソード領域８２と第２カソード領域８３とのＹ軸方向の境界と重なって、Ｘ軸方向に、第１カソード領域８２から第２カソード領域８３にわたって設けられる。
図５ｂは、図５ａにおける領域Ｂ４の拡大図である。図５ｂは、図５ａにおけるダイオード部８０のＸ軸方向正側のウェル領域１１の端部ＳからＸ軸方向負側のウェル領域１１の端部Ｓ'までを、拡大して示している。
本例の半導体装置１００は、図５ｂに示す通り、本例の半導体装置１００は、ダイオード部８０において、フローティング領域１７が、一例として３０個設けられる。本例の半導体装置１００は、一例として第１カソード領域８２が１０個設けられ、第２カソード領域８３が９個設けられるので、第１カソード領域８２と第２カソード領域８３とのＹ軸方向に平行な境界が１８か所存在する。このため、３０個のフローティング領域１７のうち、１８個のフローティング領域１７が、それぞれ当該境界と重なって設けられる。
Ｘ軸方向の最も正側に設けられる第１カソード領域８２は、当該第１カソード領域８２のＸ軸方向正側に設けられるコレクタ領域２２と隣接する。１つのフローティング領域１７が、当該第１カソード領域８２と当該コレクタ領域２２とのＹ軸方向に平行な境界と重なって設けられる。また、Ｘ軸方向の最も負側に設けられる第１カソード領域８２は、当該第１カソード領域８２のＸ軸方向負側に設けられるコレクタ領域２２と隣接する。他の１つのフローティング領域１７が、当該第１カソード領域８２と当該コレクタ領域２２とのＹ軸方向に平行な境界と重なって設けられる。３０個のフローティング領域１７のうち、残りの１０個のフローティング領域１７は、半導体基板１０の上面視で第１カソード領域８２の内側に設けられる。
それぞれの第１カソード領域８２において、半導体基板１０の上面視で、第１カソード領域８２の面積に占めるフローティング領域１７の面積の割合は、８０％以上９０％以下であってよい。半導体基板１０の上面視における第１カソード領域８２と第２カソード領域８３との合計面積に占める第１カソード領域８２の面積および第２カソード領域８３の面積の割合が、それぞれ８０％および２０％の場合、当該面積に占めるフローティング領域１７の面積の割合は、６４％以上７２％以下であってよい。
本例の半導体装置１００において、幅Ｗｃｆ１は、図４ｂに示す例における幅Ｗｃｆ１と同じであってよい。幅Ｗｃｆ１は、ゼロでなければよい。
本例の半導体装置１００において、フローティング領域１７のＹ軸方向の幅Ｗｆｌ１３は、図４ｂに示す例における幅Ｗｆｌ１３と同じであってよい。フローティング領域１７のＸ軸方向の幅Ｗｆｌ２３は、図４ｂに示す例における幅Ｗｆｌ２２よりも小さくてよい。
本例の半導体装置１００において、幅Ｗｆｃ２は、Ｘ軸方向の最も正側に設けられるフローティング領域１７のＸ軸方向正側の端から、Ｘ軸方向の最も正側に設けられる第１カソード領域８２とＸ軸方向正側に設けられるコレクタ領域２２とのＹ軸方向に平行な境界までの、Ｘ軸方向における幅である。また、幅Ｗｆｃ２は、Ｘ軸方向の最も負側に設けられるフローティング領域１７のＸ軸方向負側の端から、Ｘ軸方向の最も負側に設けられる第１カソード領域８２とＸ軸方向負側に設けられるコレクタ領域２２とのＹ軸方向に平行な境界までの、Ｘ軸方向における幅である。
図５ｃは、図５ｂにおける領域Ｃ４の拡大図である。図５ｃに示す通り、本例の半導体装置１００は、第１カソード領域８２および第２カソード領域８３が、トランジスタ部７０のＹ軸方向正側の境界から負側の境界まで設けられる。図５ｃにおいてＸ軸方向の最も負側に設けられるフローティング領域１７は、半導体基板１０の上面視で、第１カソード領域８２および第２カソード領域８３と重なって設けられる。図５ｃにおいてＸ軸方向の最も正側に設けられるフローティング領域１７は、半導体基板１０の上面視で、第１カソード領域８２およびコレクタ領域２２と重なって設けられる。図５ｃにおいてＸ軸方向中央に設けられるフローティング領域１７は、半導体基板１０の上面視で、第１カソード領域８２と重なって設けられる。
本例の半導体装置１００において、幅Ｗｆｎ２は、第１カソード領域８２と、当該第１カソード領域８２にＸ軸方向負側で隣接する第２カソード領域８３との境界から、当該第１カソード領域８２に重なって設けられるフローティング領域１７のＸ軸方向負側の端までの、Ｘ軸方向における幅である。また、幅Ｗｆｎ２は、領域Ｃ４の外ではあるが、第１カソード領域８２と、当該第１カソード領域８２にＸ軸方向正側で隣接する第２カソード領域８３との境界から、当該第１カソード領域８２に重なって設けられるフローティング領域１７のＸ軸方向正側の端までの、Ｘ軸方向における幅である。
本例の半導体装置１００において、幅Ｗｆｆ２１は、フローティング領域１７と、当該フローティング領域１７に隣り合うフローティング領域１７とのＸ軸方向における間隔である。複数のフローティング領域１７の全てが、幅Ｗｆｆ２１の間隔でＸ軸方向に配列されてよいが、第１カソード領域８２と第２カソード領域８３との境界と重なるフローティング領域１７があれば、幅Ｗｆｆ２１と異なる間隔で配列されるフローティング領域１７があってもよい。
幅Ｗｆｎ２は、幅Ｗｆｌ２３よりも小さい。幅Ｗｆｎ２は、幅Ｗｆｃ２と等しくてもよいが、異なっていてもよい。
図５ｄは、図５ｂにおけるｇ−ｇ'断面の一例を示す図である。本例の半導体装置１００におけるｄ−ｄ'断面の構成は、図４ｃに示す半導体装置１００におけるｅ−ｅ'断面の構成と同じである。
図５ｅは、図５ｂにおけるｈ−ｈ'断面の一例を示す図である。ｈ−ｈ'断面は、図５ｄにおけるｈ''−ｈ'''線を通るＸＺ平面である。本例の半導体装置１００は、ダイオード部８０において、第１カソード領域８２の上方にフローティング領域１７が設けられる。フローティング領域１７は、第１カソード領域８２と接して設けられてよい。
本例の半導体装置１００は、Ｘ軸方向の最も負側のフローティング領域１７のＸ軸方向負側の端部位置Ｐ６''が、境界位置Ｐ５よりもＸ軸方向負側に設けられる。また、Ｘ軸方向の最も正側のフローティング領域１７のＸ軸方向正側の端部位置Ｐ６'''が、境界位置Ｐ５'よりもＸ軸方向正側に設けられる。幅Ｗｆｃ２は、境界位置Ｐ５から端部位置Ｐ６''までのＸ軸方向における幅である。また、幅Ｗｆｃ２は、境界位置Ｐ５'から端部位置Ｐ６'''までのＸ軸方向における幅である。
複数のフローティング領域１７のうち、一部のフローティング領域１７は、第１カソード領域８２と第２カソード領域８３との境界の上方に設けられる。当該境界の上方に設けられるフローティング領域１７は、当該第１カソード領域８２および当該第２カソード領域８３の双方に接して設けられる。また、Ｘ軸方向の最も負側および最も正側に設けられるフローティング領域１７は、それぞれ境界位置Ｐ５および境界位置Ｐ５'の上方に設けられる。境界位置Ｐ５の上方に設けられるフローティング領域１７は、Ｘ軸方向の最も負側の第１カソード領域８２とＸ軸方向負側のコレクタ領域２２との双方に接して設けられる。また、境界位置Ｐ５'の上方に設けられるフローティング領域１７は、Ｘ軸方向の最も正側の第１カソード領域８２とＸ軸方向正側のコレクタ領域２２との双方に接して設けられる。
本例の半導体装置１００は、第２導電型の第２カソード領域８３と第２導電型のフローティング領域１７とが接して設けられる。このため、図４ｄに示す半導体装置１００よりも、ダイオード部８０の逆回復時のサージ電圧を、さらに抑制することができる。
図６ａは、図１ａにおける領域Ａの他の拡大図である。本例の半導体装置１００は、半導体基板１０の上面視で、第１カソード領域８２が互いに分離して格子状に設けられる。格子状とは、第１カソード領域８２が、Ｘ軸方向およびＹ軸方向の双方に、周期的に配列されることを指す。図６ａは、第１カソード領域８２が、Ｘ軸方向に１０個設けられ、Ｙ軸方向に３個設けられる一例を示している。
半導体基板１０の上面視で、Ｙ軸方向に隣り合う２つの第１カソード領域８２の間には、第２カソード領域８３が設けられる。Ｘ軸方向に隣り合う２つの第１カソード領域８２の間には、第３カソード領域８４が設けられる。半導体基板１０の上面視で、Ｘ軸方向に隣り合う２つの第２カソード領域８３の間にも、第３カソード領域８４が設けられる。
本例の半導体装置１００は、第１カソード領域８２毎に互いに分離して設けられた複数のフローティング領域１７を有する。本例の半導体装置１００は、第１カソード領域８２が、半導体基板１０の上面視でフローティング領域１７よりも配列方向に張り出している。本例の半導体装置１００は、配列方向において、第１カソード領域８２の両側が、半導体基板１０の上面視でフローティング領域１７よりも配列方向に張り出している。即ち、第１カソード領域８２は、Ｙ軸方向におけるフローティング領域１７の両側において、フローティング領域１７に覆われていない部分を有する。
また、本例の半導体装置１００は、第１カソード領域８２が、フローティング領域１７よりも延伸方向に張り出している。本例の半導体装置１００は、延伸方向において、第１カソード領域８２の両側が、半導体基板１０の上面視でフローティング領域１７よりも延伸方向に張り出している。即ち、第１カソード領域８２は、Ｘ軸方向におけるフローティング領域１７の両側において、フローティング領域１７に覆われていない部分を有する。
本例の半導体装置１００は、半導体基板１０の上面視で、フローティング領域１７の全体が、第１カソード領域８２と重なって配置される。即ち、半導体基板１０の上面視で、格子状に設けられた第１カソード領域８２の内側に、フローティング領域１７を有する。
フローティング領域１７は、半導体基板１０の上面視で、トランジスタ部７０とは重ならないように配置される。フローティング領域１７は、ダイオード部８０とトランジスタ部７０との境界にも接しないように配置される。
図６ｂは、図６ａにおける領域Ｂ５の拡大図である。図６ｂは、図６ａにおけるダイオード部８０のＸ軸方向正側のウェル領域１１の端部ＳからＸ軸方向負側のウェル領域１１の端部Ｓ'までを、拡大して示している。図６ｂに示す通り、本例の半導体装置１００は、それぞれの第１カソード領域８２のＸＹ平面内における内側に、フローティング領域１７が設けられる。
本例の半導体装置１００において、幅Ｗｃｆ１および幅Ｗｃｆ２は、それぞれ図２ｂに示す例における幅Ｗｃｆ１および幅Ｗｃｆ２と同じであってよい。幅Ｗｃｆ１は、ゼロでなければよい。幅Ｗｃｆ２は、ゼロであってもよい。
本例の半導体装置１００において、幅Ｗｆｌ１１は、図２ｂに示す例における幅Ｗｆｌ１１と同じであってよい。幅Ｗｆｌ２２は、図４ｂに示す例における幅Ｗｆｌ２２と同じであってよい。幅Ｗｃｈ１は、図２ｂに示す例における幅Ｗｃｈ１と同じであってよい。幅Ｗｃｖ２は、図４ｂに示す例における幅Ｗｃｖ２と同じであってよい。
それぞれの第１カソード領域８２において、フローティング領域１７のＹ軸方向の幅Ｗｆｌ１１は、幅Ｗｃｈ１の８９％以上９５％以下であってよい。また、それぞれの第１カソード領域８２において、フローティング領域１７のＸ軸方向の幅Ｗｆｌ２２は、幅Ｗｃｖ２の８９％以上９５％以下であってよい。
それぞれの第１カソード領域８２において、半導体基板１０の上面視で、第１カソード領域８２の面積に占めるフローティング領域１７の面積の割合は、８０％以上９０％以下であってよい。半導体基板１０の上面視における第１カソード領域８２、第２カソード領域８３および第３カソード領域８４の合計面積に占める第１カソード領域８２の面積および第２カソード領域８３と第３カソード領域８４の合計面積の割合が、それぞれ８０％および２０％の場合、当該面積に占めるフローティング領域１７の面積の割合は、６４％以上７２％以下であってよい。
図６ｃは、図６ｂにおける領域Ｃ５の拡大図である。図６ｃに示す通り、本例の半導体装置１００は、半導体基板１０の上面視で、第１カソード領域８２と第２カソード領域８３との境界と平行な方向（Ｘ軸方向）における、第２カソード領域８３のＸ軸方向負側の端部Ｕ１において、第２カソード領域８３と接して設けられた第３カソード領域８４を備える。第３カソード領域８４は、第２カソード領域８３の２つの端部Ｕ１のそれぞれに接して設けられてよい。
本例の半導体装置１００は、図６ｃに示す通り、一例として第１カソード領域８２がＹ軸方向に３つ設けられる。フローティング領域１７は、それぞれの第１カソード領域８２のＸＹ平面内における内側に設けられる。
幅Ｗｎｆ２は、第１カソード領域８２のＸ軸方向負側の端から、当該第１カソード領域８２に重なって配置されるフローティング領域１７のＸ軸方向負側の端までの、Ｘ軸方向における幅である。また、幅Ｗｎｆ２は、領域Ｃ５の外ではあるが、Ｘ軸方向の最も負側および正側の第１カソード領域８２を除く第１カソード領域８２において、当該第１カソード領域８２のＸ軸方向正側の端から、当該第１カソード領域８２に重なって配置されるフローティング領域１７のＸ軸方向正側の端までの、Ｘ軸方向における幅である。
幅Ｗｎｆ２は、幅Ｗｃｆ２と等しくてよいが、異なっていてもよい。幅Ｗｎｆ２は、ゼロであってもよい。
図６ｄは、図６ｂにおけるｉ−ｉ'断面の一例を示す図である。本例の半導体装置１００におけるｉ−ｉ'断面の構成は、図２ｄに示す半導体装置１００におけるａ−ａ'断面の構成と同じである。
図６ｅは、図６ｂにおけるｊ−ｊ'断面の一例を示す図である。ｊ−ｊ'断面は、図６ｄにおけるｊ''−ｊ'''線を通るＸＺ平面である。本例の半導体装置１００におけるｊ−ｊ'断面の構成は、図４ｄに示す半導体装置１００におけるｆ−ｆ'断面において、第２カソード領域８３に代えて第３カソード領域８４が設けられる点で、図４ｄに示す半導体装置１００と異なる。
本例の半導体装置１００は、格子状に互いに分離して設けられた第１カソード領域８２毎に、フローティング領域１７を有する。このため、ダイオード部８０の逆回復時におけるサージ電圧を抑制することができる。
図７ａは、図１ａにおける領域Ａの他の拡大図である。本例の半導体装置１００は、半導体基板１０の上面視で、フローティング領域１７が、第１カソード領域８２よりも延伸方向に張り出している。本例の半導体装置１００は、延伸方向において、フローティング領域１７の両側が、第１カソード領域８２よりも延伸方向に張り出している。即ち、フローティング領域１７が、Ｘ軸方向における第１カソード領域８２の全体と重なって設けられる。なお、フローティング領域１７のＸ軸方向正側および負側のいずれか一方が、第１カソード領域８２よりも延伸方向に張り出していてもよい。
言い換えると、本例の半導体装置１００は、半導体基板１０の上面視で、フローティング領域１７のＸ軸方向正側の端部が、第１カソード領域８２のＸ軸方向正側の端部よりもＸ軸方向正側に設けられ、且つ、当該フローティング領域１７のＸ軸方向負側の端部が、当該第１カソード領域８２のＸ軸方向負側の端部よりもＸ軸方向負側に設けられる。
本例の半導体装置１００において、フローティング領域１７は格子状に設けられてよい。図７ａに示す半導体装置１００は、フローティング領域１７が、Ｘ軸方向に１０個、Ｙ軸方向に３個設けられる一例を示している。本例の半導体装置１００において、Ｘ軸方向のフローティング領域１７の個数は、Ｘ軸方向の第１カソード領域８２の個数と一致してよい。
第１カソード領域８２に重なって設けられるフローティング領域１７は、当該第１カソード領域８２にＸ軸方向の正負いずれかの方向で隣り合う他の第１カソード領域８２に重なって設けられるフローティング領域１７と、Ｘ軸方向において互いに分離していてよいが、一体であってもよい。
図７ｂは、図７ａにおける領域Ｂ６の拡大図である。図７ｂは、図７ａにおけるダイオード部８０のＸ軸方向正側のウェル領域１１の端部ＳからＸ軸方向負側のウェル領域１１の端部Ｓ'までを、拡大して示している。図７ｂに示す通り、本例の半導体装置１００は、ダイオード部８０において、フローティング領域１７が、Ｘ軸方向における第１カソード領域８２の全体と重なって設けられる。
本例の半導体装置１００において、幅Ｗｃｆ１は、図２ｂに示す例における幅Ｗｃｆ１と同じであってよい。幅Ｗｃｆ１は、ゼロでなければよい。
本例の半導体装置１００において、フローティング領域１７のＹ軸方向の幅Ｗｆｌ１４は、図２ｂの半導体装置１００における幅Ｗｆｌ１１よりも大きくてもよく、小さくてもよく、等しくてもよい。フローティング領域１７のＸ軸方向の幅Ｗｆｌ２４は、図４ｂの半導体装置１００における幅Ｗｆｌ２２よりも大きくてよい。
本例の半導体装置１００において、フローティング領域１７のうち、半導体基板１０の上面視で第１カソード領域８２と重ならない領域は、第２カソード領域８３と重なってよい。Ｘ軸方向の最も正側に設けられる第１カソード領域８２と重なって設けられるフローティング領域１７のＸ軸方向正側の端は、半導体基板１０の上面視で、当該第１カソード領域８２のＸ軸方向正側に設けられるコレクタ領域２２の一部と重なってよい。Ｘ軸方向の最も負側に設けられる第１カソード領域８２と重なって設けられるフローティング領域１７のＸ軸方向負側の端は、半導体基板１０の上面視で、当該第１カソード領域８２のＸ軸方向負側に設けられるコレクタ領域２２の一部と重なってよい。
本例の半導体装置１００において、幅Ｗｆｃ２は、Ｘ軸方向の最も正側の第１カソード領域８２と重なって設けられるフローティング領域１７のＸ軸方向正側の端から、当該第１カソード領域８２のＸ軸方向正側の端までの、Ｘ軸方向における幅である。また、幅Ｗｆｃ２は、Ｘ軸方向の最も負側の第１カソード領域８２と重なって設けられるフローティング領域１７のＸ軸方向負側の端から、当該第１カソード領域８２のＸ軸方向負側の端までの、Ｘ軸方向における幅である。
幅Ｗｆｃ２は、図４ｂに示す半導体装置１００における幅Ｗｃｈ２と等しくてよいが、異なっていてもよい。
それぞれの第１カソード領域８２において、半導体基板１０の上面視で、第１カソード領域８２の面積に占めるフローティング領域１７の面積の割合は、８０％以上９０％以下であってよい。半導体基板１０の上面視における第１カソード領域８２と第２カソード領域８３との合計面積に占める第１カソード領域８２の面積および第２カソード領域８３の面積の割合が、それぞれ８０％および２０％の場合、当該面積に占めるフローティング領域１７の面積の割合は、６４％以上７２％以下であってよい。
図７ｃは、図７ｂにおける領域Ｃ６の拡大図である。図７ｃに示す通り、本例の半導体装置１００は、半導体基板１０の上面視で、フローティング領域１７が、Ｘ軸方向における第１カソード領域８２の全体と重なって設けられる。
本例の半導体装置１００は、一例として、フローティング領域１７がＹ軸方向に３つ設けられる。また、幅Ｗｆｌ２４は、幅Ｗｃｖ２よりも大きい。
幅Ｗｆｎ２は、領域Ｃ６において、半導体基板１０の上面視で、第１カソード領域８２のＸ軸方向負側の端から、当該第１カソード領域８２に重なって設けられるフローティング領域１７のＸ軸方向負側の端までの、Ｘ軸方向における幅である。幅Ｗｆｎ２は、幅Ｗｆｃ２と等しくてよいが、異なっていてもよい。
図７ｄは、図７ｂにおけるｋ−ｋ'断面の一例を示す図である。本例の半導体装置１００は、ｋ−ｋ'断面において、第１カソード領域８２が、端部Ｐ１から端部Ｐ１'まで、Ｙ軸方向に連続して設けられる。第１カソード領域８２の上方には、フローティング領域１７が設けられる。フローティング領域１７は、第１カソード領域８２と接して設けられてよい。
本例において、フローティング領域１７はＹ軸方向に３つ設けられる。幅Ｗｆｌ１４は、図２ｄに示す例における幅Ｗｆｌ１１よりも大きくてよく、小さくてよく、等しくてもよい。
図７ｅは、図７ｂにおけるｍ−ｍ'断面の一例を示す図である。ｍ−ｍ'断面は、図７ｄにおけるｍ''−ｍ'''線を通るＸＺ平面である。図７ｅに示すように、本例の半導体装置１００は、ｍ−ｍ'断面において、第１カソード領域８２および第２カソード領域８３が、Ｘ軸方向に交互に設けられる。
第１カソード領域８２の上方には、フローティング領域１７が設けられる。また、第１カソード領域８２の上方に設けられるフローティング領域１７は、当該第１カソード領域８２にＸ軸方向で隣り合う第２カソード領域８３の一部の上方にも設けられる。このため、幅Ｗｆｌ２４は幅Ｗｃｖ２よりも大きい。
Ｘ軸方向の最も正側に設けられるフローティング領域１７は、Ｘ軸方向正側に設けられるコレクタ領域２２の一部の上方にも設けられてよい。Ｘ軸方向の最も負側に設けられるフローティング領域１７は、Ｘ軸方向負側のコレクタ領域２２の一部の上方にも設けられてよい。
フローティング領域１７は、第１カソード領域８２と接して設けられてよい。また、フローティング領域１７は、第２カソード領域８３と接して設けられてよい。また、フローティング領域１７は、コレクタ領域２２と接して設けられてよい。
本例の半導体装置１００は、フローティング領域１７が第１カソード領域８２のＸ軸方向における全体と重なって設けられる。また、フローティング領域１７は、第１カソード領域８２のＸ軸方向における両端において、第２カソード領域８３と重なって設けられる。このため、ダイオード部８０の逆回復時におけるサージ電圧を、図６ａに示す半導体装置１００よりも、さらに抑制することができる。
図８ａは、図１ａにおける領域Ａの他の拡大図である。本例の半導体装置１００は、半導体基板１０の上面視で、互いに分離した複数の第１カソード領域８２が、図２ａに示す半導体装置１００と同様に、Ｘ軸方向に延伸して設けられる。半導体基板１０の上面視で、Ｙ軸方向に隣り合う第１カソード領域８２の間には、第２カソード領域８３が設けられる。
ダイオード部８０において、Ｙ軸方向の最も正側に設けられる第１カソード領域８２は、当該ダイオード部８０のＹ軸方向正側に隣接するトランジスタ部と接してよい。Ｙ軸方向の最も負側に設けられる第１カソード領域８２は、当該ダイオード部８０のＹ軸方向負側に隣接するトランジスタ部と接してよい。
本例の半導体装置１００において、フローティング領域１７は格子状に設けられてよい。図８ａに示す半導体装置１００は、フローティング領域１７が、Ｘ軸方向に２０個、Ｙ軸方向に３個設けられる一例を示している。本例の半導体装置１００において、Ｙ軸方向のフローティング領域１７の個数は、Ｙ軸方向の第１カソード領域８２の個数と一致してよい。
本例の半導体装置１００は、半導体基板１０の上面視で、フローティング領域１７が、第１カソード領域８２よりも配列方向に張り出している。本例の半導体装置１００において、配列方向に設けられる３つのフローティング領域１７のうち、中央のフローティング領域１７は、配列方向において当該フローティング領域１７の両側が、第１カソード領域８２よりも張り出している。即ち、フローティング領域１７が、配列方向における第１カソード領域８２の全体と重なって設けられる。
配列方向に設けられる３つのフローティング領域１７のうち、Ｙ軸方向正側のフローティング領域１７は、配列方向において当該フローティング領域１７のＹ軸方向負側が、第１カソード領域８２よりも張り出している。即ち、当該フローティング領域１７のＹ軸方向負側の端部は、当該第１カソード領域８２のＹ軸方向負側の端部よりもＹ軸方向負側に設けられる。
また、配列方向に設けられる３つのフローティング領域１７のうち、Ｙ軸方向負側のフローティング領域１７は、配列方向において当該フローティング領域１７のＹ軸方向正側が、第１カソード領域８２よりも張り出している。即ち、当該フローティング領域１７のＹ軸方向正側の端部は、当該第１カソード領域８２のＹ軸方向正側の端部よりもＹ軸方向正側に設けられる。なお、フローティング領域１７は、トランジスタ部７０とは重なって設けられない。
図８ｂは、図８ａにおける領域Ｂ７の拡大図である。図８ｂは、図８ａにおけるダイオード部８０のＸ軸方向正側のウェル領域１１の端部ＳからＸ軸方向負側のウェル領域１１の端部Ｓ'までを、拡大して示している。図８ｂに示す通り、本例の半導体装置１００は、ダイオード部８０において、複数の第１カソード領域８２のうち、トランジスタ部７０に接しない第１カソード領域８２と重なって設けられるフローティング領域１７が、当該第１カソード領域８２のＹ軸方向における全体と重なって設けられる。
本例の半導体装置１００において、幅Ｗｃｆ１および幅Ｗｃｆ２は、それぞれ図２ｂに示す例における幅Ｗｃｆ１および幅Ｗｃｆ２と同じであってよい。幅Ｗｃｆ１は、ゼロでなければよい。幅Ｗｃｆ２は、ゼロであってもよい。
本例の半導体装置１００において、Ｙ軸方向の最も正側および負側に設けられるフローティング領域１７のＹ軸方向の幅Ｗｆｌ１５は、図２ｂの半導体装置１００における幅Ｗｆｌ１１よりも大きくてもよく、小さくてもよく、等しくてもよい。Ｙ軸方向の中央に設けられるフローティング領域１７のＹ軸方向の幅Ｗｆｌ１６は、図２ｂの半導体装置１００における幅Ｗｆｌ１１よりも大きくてもよく、小さくてもよく、等しくてもよい。また、幅Ｗｆｌ１６は、幅Ｗｆｌ１５よりも大きくてよい。
本例の半導体装置１００において、フローティング領域１７のＸ軸方向の幅Ｗｆｌ２５は、図４ｂの例における幅Ｗｆｌ２２よりも大きくてよく、小さくてもよく、等しくてもよい。幅Ｗｆｌ２２は、幅Ｗｆｌ１５よりも大きくてよく、小さくてもよく、等しくてもよい。幅Ｗｆｌ２２は、幅Ｗｆｌ１６よりも大きくてよく、小さくてもよく、等しくてもよい。
図８ｃは、図８ｂにおける領域Ｃ７の拡大図である。図８ｃに示す通り、本例の半導体装置１００は、複数のフローティング領域１７のうち、半導体基板１０の上面視で、Ｙ軸方向中央に設けられる第１カソード領域８２と重なって設けられるフローティング領域１７は、当該第１カソード領域８２のＹ軸方向における全体と重なって設けられる。
本例の半導体装置１００において、幅Ｗｆｎ１は、第１カソード領域８２のＹ軸方向正側の端から、当該端と重なって設けられるフローティング領域１７のＹ軸方向正側の端までの、Ｙ軸方向における幅である。また、幅Ｗｆｎ１は、第１カソード領域８２のＹ軸方向負側の端から、当該端と重なって設けられるフローティング領域１７のＹ軸方向負側の端までの、Ｙ軸方向における幅である。
幅Ｗｆｎ１は、図３ｃの例における幅Ｗｆｎ１と等しくてよい。幅Ｗｆｎ１は、幅Ｗｃｆ１と等しくてよい。
図８ｄは、図８ｂにおけるｎ−ｎ'断面の一例を示す図である。本例の半導体装置１００は、ｎ−ｎ'断面において、第１カソード領域８２および第２カソード領域８３が、Ｙ軸方向に交互に設けられる。第１カソード領域８２の上方には、フローティング領域１７が設けられる。第１カソード領域８２の上方に設けられるフローティング領域１７は、当該第１カソード領域８２にＹ軸方向で隣り合う第２カソード領域８３の一部の上方にも設けられる。このため、幅Ｗｆｌ１６は幅Ｗｃｈ１よりも大きい。
フローティング領域１７は、第１カソード領域８２と接して設けられてよい。また、フローティング領域１７は、第２カソード領域８３と接して設けられてよい。
本例の半導体装置１００は、Ｙ軸方向中央に設けられるフローティング領域１７が、第１カソード領域８２のＹ軸方向における全体と重なって設けられる。また、当該フローティング領域１７は、当該第１カソード領域８２のＹ軸方向における両端において、第２カソード領域８３と重なって設けられる。このため、ダイオード部８０の逆回復時におけるサージ電圧を、図６ａに示す半導体装置１００よりも、さらに抑制することができる。
図８ｅは、図８ｂにおけるｐ−ｐ'断面の一例を示す図である。ｐ−ｐ'断面は、図８ｄにおけるｐ''−ｐ'''線を通るＸＺ平面である。図８ｅに示すように、本例の半導体装置１００は、ｐ−ｐ'断面において、第１カソード領域８２が、境界位置Ｐ５から境界位置Ｐ５'まで、Ｙ軸方向に連続して設けられる。第１カソード領域８２の上方には、フローティング領域１７が設けられる。フローティング領域１７は、第１カソード領域８２と接して設けられてよい。
図９ａは、図１ａにおける領域Ａの他の拡大図である。本例の半導体装置１００は、半導体基板１０の上面視で、第１カソード領域８２および第２カソード領域８３を挟むように、第２導電型の第３カソード領域８４がさらに設けられる。本例の半導体装置１００において、第３カソード領域８４は、カソード領域８１のＸ軸方向正側および負側に、下面２３に接してそれぞれ設けられる。本例の第３カソード領域８４は、一例としてＰ＋型である。
図９ｂは、図９ａにおける領域Ｂ８の拡大図である。図９ｂは、図９ａにおけるダイオード部８０のＸ軸方向正側のウェル領域１１の端部ＳからＸ軸方向負側のウェル領域１１の端部Ｓ'までを、拡大して示している。図９ｂに示す通り、本例の半導体装置１００は、ダイオード部８０において、半導体基板１０の上面視で、カソード領域８１のＸ軸方向正側および負側に、第３カソード領域８４がそれぞれ設けられる。半導体基板１０の上面視で、Ｘ軸方向の両端に設けられる第３カソード領域８４のＸ軸方向の間には、第１カソード領域８２および第２カソード領域８３が、Ｙ軸方向に交互に設けられる。
幅Ｗｃｈ１は、図２ｂに示す例における幅Ｗｃｈ１と同じであってよい。幅Ｗｃｖ１は、図２ｂに示す例における幅Ｗｃｖ１と同じであってよい。
幅Ｗｃｖ３は、半導体基板１０の上面視における、第１カソード領域８２および第２カソード領域８３のＸ軸方向の幅である。幅Ｗｃｖ３は、幅Ｗｃｖ１よりも小さくてよい。幅Ｗｃｖ３は、幅Ｗｃｖ１の７０％以上９０％以下であってよい。
半導体基板１０の上面視において、第１カソード領域８２、第２カソード領域８３および第３カソード領域８４の合計面積に占める第１カソード領域８２の面積の割合は、６０％以上９０％以下であってよい。当該合計面積に占める第２カソード領域８３および第３カソード領域８４の合計面積の割合は、１０％以上４０％以下であってよい。一例として、第１カソード領域８２、第２カソード領域８３および第３カソード領域８４の合計面積に占める第１カソード領域８２の面積の割合は、８０％である。一例として、第１カソード領域８２、第２カソード領域８３および第３カソード領域８４の合計面積に占める第２カソード領域８３および第３カソード領域８４の合計面積の割合は、２０％である。
図９ｃは、図９ｂにおける領域Ｃ８の拡大図である。図９ｃに示す通り、本例の半導体装置１００は、一例として第１カソード領域８２がＹ軸方向に３つ設けられる。Ｙ軸方向に隣り合う第１カソード領域８２の間には、第２カソード領域８３が設けられる。さらに、半導体基板１０の上面視で、第１カソード領域８２と第２カソード領域８３との境界と平行な方向（Ｘ軸方向）における、第２カソード領域８３のＸ軸方向正側の端部Ｕ１において、第２カソード領域８３と接して第３カソード領域８４が設けられる。
本例の半導体装置１００において、幅Ｗｃｃは、半導体基板１０の上面視で、第１カソード領域８２と第２カソード領域８３との配列方向に沿った第２カソード領域８３の幅である。幅Ｗｃｔは、半導体基板１０の上面視で、当該配列方向に沿った第３カソード領域８４の幅である。本例の半導体装置１００において、幅Ｗｃｔは、幅Ｗｃｃよりも大きい。なお、本例においては、当該配列方向がＹ軸方向である一例を示しているが、当該配列方向がＹ軸方向と異なる方向であってもよい。
第３カソード領域８４のドーピング濃度は、第２カソード領域８３のドーピング濃度と等しくてよい。即ち、領域Ｃ８において、第２カソード領域８３および第３カソード領域８４は、ドーピング濃度の等しい第２導電型のカソード領域としてつながっていてよい。
図９ｄは、図９ｂにおけるｑ−ｑ'断面の一例を示す図である。本例の半導体装置１００におけるｑ−ｑ'断面の構成は、図２ｄにおけるａ−ａ'断面の構成において、フローティング領域１７を除いた構成に等しい。
図９ｅは、図９ｂにおけるｒ−ｒ'断面の一例を示す図である。図９ｅに示すように、本例の半導体装置１００は、ｒ−ｒ'断面において、第１カソード領域８２のＸ軸方向正側および負側に、第１カソード領域８２に接して、それぞれ第３カソード領域８４が設けられる。Ｘ軸方向正側の第３カソード領域８４は、Ｘ軸方向において、第１カソード領域８２と、当該第１カソード領域８２のＸ軸方向正側に設けられるコレクタ領域２２とに挟まれてよい。Ｘ軸方向負側の第３カソード領域８４は、Ｘ軸方向において、第１カソード領域８２と、当該第１カソード領域８２のＸ軸方向負側に設けられるコレクタ領域２２とに挟まれてよい。
本例の半導体装置１００は、第１カソード領域８２と第２カソード領域８３との境界と平行な方向（Ｘ軸方向）における、第２カソード領域８３のＸ軸方向正側の端部Ｕ１において、第２カソード領域８３と接して第３カソード領域８４が設けられる。このため、ダイオード部８０の逆回復時におけるサージ電圧を抑制することができる。
図１０ａは、図１ａにおける領域Ａの他の拡大図である。本例の半導体装置１００は、図４ａに示す半導体装置１００において、半導体基板１０の上面視で、第１カソード領域８２の内側にフローティング領域１７を有さない点で、図４ａに示す半導体装置１００と異なる。
図１０ｂは、図１０ａにおける領域Ｂ９の拡大図である。図１０ｂは、図１０ａにおけるダイオード部８０のＸ軸方向正側のウェル領域１１の端部ＳからＸ軸方向負側のウェル領域１１の端部Ｓ'までを、拡大して示している。図１０ｂに示す通り、本例の半導体装置１００は、ダイオード部８０において、第１カソード領域８２および第２カソード領域８３がＸ軸方向に交互に設けられる。本例の半導体装置１００は、ダイオード部８０において、第１カソード領域８２がＸ軸方向に１０個設けられ、第２カソード領域８３がＸ軸方向に９個設けられる。
幅Ｗｃｈ２は、図４ｂに示す例における幅Ｗｃｈ２と同じであってよい。幅Ｗｃｖ２は、図４ｂに示す例における幅Ｗｃｖ２と同じであってよい。
幅Ｗｃｖ４は、半導体基板１０の上面視における、第２カソード領域８３のＸ軸方向の幅である。幅Ｗｃｖ４は、幅Ｗｃｖ２の５％以上３０％以下であってよい。
半導体基板１０の上面視において、第１カソード領域８２および第２カソード領域８３の合計面積に占める第１カソード領域８２の面積の割合は、６０％以上９０％以下であってよい。当該合計面積に占める第２カソード領域８３の面積の割合は、１０％以上４０％以下であってよい。一例として、第１カソード領域８２および第２カソード領域８３の合計面積に占める第１カソード領域８２の面積の割合は、８０％である。一例として、第１カソード領域８２および第２カソード領域８３の合計面積に占める第２カソード領域８３の面積の割合は、２０％である。
図１０ｃは、図１０ｂにおけるｓ−ｓ'断面の一例を示す図である。本例の半導体装置１００におけるｓ−ｓ'断面の構成は、図４ｃにおけるｅ−ｅ'断面の構成において、フローティング領域１７を除いた構成に等しい。
図１０ｄは、図１０ｂにおけるｔ−ｔ'断面の一例を示す図である。本例の半導体装置１００は、ｔ−ｔ'断面において、下面２３に接して第１カソード領域８２および第２カソード領域８３を有する。第１カソード領域８２および第２カソード領域８３は、Ｘ軸方向に交互に設けられる。このため、本例の半導体装置１００は、ダイオード部８０の逆回復時におけるサージ電圧を抑制することができる。
図１１ａは、図１ａにおける領域Ａの他の拡大図である。本例の半導体装置１００は、図６ａに示す半導体装置１００において、半導体基板１０の上面視で、格子状に設けられた第１カソード領域８２の内側にフローティング領域１７を有さない点で、図６ａに示す半導体装置１００と異なる。
図１１ｂは、図１１ａにおける領域Ｂ１０の拡大図である。図１１ｂは、図１１ａにおけるダイオード部８０のＸ軸方向正側のウェル領域１１の端部ＳからＸ軸方向負側のウェル領域１１の端部Ｓ'までを、拡大して示している。図１１ｂに示す通り、本例の半導体装置１００は、ダイオード部８０において、第１カソード領域８２がＸ軸方向に１０個設けられ、Ｙ軸方向に３個設けられる。
幅Ｗｃｈ１は、図２ｂに示す例における幅Ｗｃｈ１と同じであってよい。幅Ｗｃｖ２は、図４ｂに示す例における幅Ｗｃｖ２と同じであってよい。幅Ｗｃｖ４は、図１０ｂに示す例における幅Ｗｃｖ４と同じであってよい。
半導体基板１０の上面視において、第１カソード領域８２、第２カソード領域８３および第３カソード領域８４の合計面積に占める第１カソード領域８２の面積の割合は、６０％以上９０％以下であってよい。当該合計面積に占める第２カソード領域８３および第３カソード領域８４の合計面積の割合は、１０％以上４０％以下であってよい。一例として、第１カソード領域８２、第２カソード領域８３および第３カソード領域８４の合計面積に占める第１カソード領域８２の面積の割合は、８０％である。一例として、第１カソード領域８２、第２カソード領域８３および第３カソード領域８４の合計面積に占める第２カソード領域８３および第３カソード領域８４の合計面積の割合は、２０％である。
図１１ｃは、図１１ｂにおける領域Ｃ１０の拡大図である。図１１ｃに示すように、本例の半導体装置１００は、半導体基板１０の上面視で、第１カソード領域８２および第２カソード領域８３を挟むように、第３カソード領域８４が設けられる。即ち、半導体基板１０の上面視で、第３カソード領域８４が第１カソード領域８２および第２カソード領域８３を挟む方向（本例においてはＸ軸方向）に沿った、第２カソード領域８３のＸ軸方向正側の端部Ｕ１において、第２カソード領域８３と接して設けられた第３カソード領域８４を備える。また、第２カソード領域８３のＸ軸方向負側の端部Ｕ２において、第２カソード領域８３と接して設けられた第３カソード領域８４を備える。
第３カソード領域８４は、図１１ｃに示す通り、第２カソード領域８３の２つの端部のそれぞれに対して、接して設けられてよい。即ち、第３カソード領域８４は、第２カソード領域８３の一方の端部Ｕ１および他方の端部Ｕ２のそれぞれに対して、接して設けられてよい。
また、複数の第２カソード領域８３と複数の第３カソード領域８４とは、半導体基板１０の上面視で接していてよい。即ち、複数のそれぞれの第３カソード領域８４は、図１１ｃに示す通り、複数の第２カソード領域８３のそれぞれの端部に接して設けられてよい。即ち、領域Ｃ１０において、第３カソード領域８４は、Ｙ軸方向負側に設けられる第２カソード領域８３の端部Ｕ１およびＹ軸方向正側に設けられる第２カソード領域８３の端部Ｕ１の双方に接して、設けられてよい。また、当該第３カソード領域８４は、Ｙ軸方向正側に設けられる当該第２カソード領域８３に対してＸ軸方向正側に隣り合って配置される第２カソード領域８３の端部Ｕ２およびＹ軸方向負側に設けられる当該第２カソード領域８３に対してＸ軸方向正側に隣り合って配置される第２カソード領域８３の端部Ｕ２の双方にも、接して設けられてよい。
半導体基板１０の上面視で、第３カソード領域８４が第１カソード領域８２および第２カソード領域８３を挟む方向（本例においてはＸ軸方向）に沿った第２カソード領域８３の幅は、幅Ｗｃｖ２と等しくてよい。幅Ｗｃｖ２は、幅Ｗｃｃよりも大きくてよい。即ち、第２カソード領域８３は、Ｘ軸方向に長い長方形であってよい。
半導体基板１０の上面視で、第１カソード領域８２と第２カソード領域８３との配列方向（本例においてはＹ軸方向）に沿った第１カソード領域８２の幅は、幅Ｗｃｈ１と等しくてよい。幅Ｗｃｖ２は、幅Ｗｃｈ１よりも大きくてよい。
幅Ｗｃｃは、幅Ｗｃｈ１よりも小さくてよい。幅Ｗｃｔは、幅Ｗｃｈ１よりも大きくてよい。幅Ｗｃｔは、ダイオード部８０のＹ軸方向の幅ＷＦと等しくてよい。
第３カソード領域８４のドーピング濃度は、第２カソード領域８３のドーピング濃度と等しくてよい。即ち、領域Ｃ１０において、第２カソード領域８３および第３カソード領域８４は、ドーピング濃度の等しい第２導電型のカソード領域として、つながっていてよい。
また、図１１ａおよび図１１ｂの半導体基板１０の上面視において、１つのダイオード部８０における全ての第２カソード領域８３および第３カソード領域８４のドーピング濃度が等しくてよい。また、１つのダイオード部８０における全ての第２カソード領域８３および第３カソード領域８４が、ドーピング濃度の等しい第２導電型のカソード領域としてつながっていてよい。いいかえると、１つのダイオード部８０における全ての第２カソード領域８３および第３カソード領域８４は、ドーピング濃度の等しい第２導電型のカソード領域として、一体であってよい。
図１１ｄは、図１１ｂにおけるｕ−ｕ'断面の一例を示す図である。本例の半導体装置１００におけるｕ−ｕ'断面の構成は、図９ｄの半導体装置１００におけるｑ−ｑ'断面の構成と同じである。
図１１ｅは、図１１ｂにおけるｖ−ｖ'断面の一例を示す図である。ｖ−ｖ'断面は、図１１ｄにおけるｖ''−ｖ'''線を通るＸＺ平面である。本例の半導体装置１００は、ｖ−ｖ'断面において、下面２３に接して第１カソード領域８２および第３カソード領域８４を有する。第１カソード領域８２および第３カソード領域８４は、Ｘ軸方向に交互に設けられる。
本例の半導体装置１００は、第３カソード領域８４が、第２カソード領域８３の一方の端部Ｕ１および他方の端部Ｕ２のそれぞれに対して、接して設けられる。また、第３カソード領域８４が、複数の第２カソード領域８３のそれぞれの端部に接して設けられる。このため、ダイオード部８０の逆回復時におけるサージ電圧を抑制することができる。
図１２ａは、本実施形態に係る半導体装置２００の上面の一例を示す図である。半導体装置２００は、ＦＷＤ等のダイオードである。半導体基板１０には、半導体装置１００と同様の活性部７２、外周領域７４が設けられる。ただし本例の活性部７２には、ダイオード部８０が設けられ、トランジスタ部７０は設けられていなくてよい。
活性部７２には、ダイオード部８０がＹ軸方向に複数設けられてよい。ダイオード部８０は、第１カソード領域８２および第２カソード領域８３を備える。
本例の半導体装置２００において、第１カソード領域８２は第１導電型である。本例の第１カソード領域は、一例としてＮ＋型である。第２カソード領域８３は、第１カソード領域８２とは導電型が異なる。本例の第２カソード領域８３は、一例としてＰ＋型である。
幅Ｗｈは、半導体基板１０の上面視における、ダイオード部８０のＸ軸方向の幅である。幅ＷＦは、半導体基板１０の上面視における、ダイオード部８０のＹ軸方向の幅である。なお、図１２ａにおいて、第１カソード領域８２および第２カソード領域８３以外の構成、即ちダミートレンチ部３０等の構成を、省略して示している。
本例の半導体装置２００は、半導体基板１０の上面視で、第１カソード領域８２毎に互いに分離して設けられた複数のフローティング領域１７を有する。フローティング領域１７は第２導電型である。本例のフローティング領域１７は、一例としてＰ＋型である。
フローティング領域１７は、半導体基板１０の上面視で、第１カソード領域８２と少なくとも部分的に重なって配置される。図１２ａは、半導体基板１０の上面視で、フローティング領域１７の全体が、第１カソード領域８２と重なって配置される一例を示している。
本例の半導体装置２００は、第１カソード領域８２が、半導体基板１０の上面視で、フローティング領域１７よりもＹ軸方向に張り出している。本例の半導体装置２００は、Ｙ軸方向において、第１カソード領域８２の両側が、半導体基板１０の上面視でフローティング領域１７よりも張り出している。即ち、第１カソード領域８２は、Ｙ軸方向におけるフローティング領域１７の両側において、フローティング領域１７に覆われていない部分を有する。
また、本例の半導体装置２００は、第１カソード領域８２が、フローティング領域１７よりもＸ軸方向に張り出している。本例の半導体装置２００は、Ｘ軸方向において、第１カソード領域８２の両側が、半導体基板１０の上面視でフローティング領域１７よりも張り出している。即ち、第１カソード領域８２は、Ｘ軸方向におけるフローティング領域１７の両側において、フローティング領域１７に覆われていない部分を有する。
本例の半導体装置２００は、半導体基板１０の上面視で、フローティング領域１７の全体が、第１カソード領域８２と重なって配置される。即ち、本例の半導体装置２００は、半導体基板１０の上面視で、第１カソード領域８２の内側にフローティング領域１７が設けられる。フローティング領域１７は、第１カソード領域８２毎に互いに分離して設けられる。なお、フローティング領域１７の少なくとも一部が、第１カソード領域８２と重なって配置されてもよい。
図１２ｂは、図１２ａにおける領域Ｅ１の拡大図である。図１２ｂに示すように、本例の半導体装置２００は、半導体基板１０の上面視で、第１カソード領域８２の内側にフローティング領域１７が設けられる。フローティング領域１７は、第１カソード領域８２毎に互いに分離して設けられ、第１カソード領域８２と少なくとも部分的に重なって配置される。本例は、半導体基板１０の上面視におけるフローティング領域１７の全体が、第１カソード領域８２と重なって配置される一例である。フローティング領域１７は、第１カソード領域８２と接して設けられてよい。
図１２ｃは、図１２ｂにおけるａａ−ａａ'断面の一例を示す図である。本例の半導体装置２００は、ａａ−ａａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、上面２１および層間絶縁膜３８の上面に設けられる。コレクタ電極２４は、下面２３に設けられる。
本例の半導体装置２００は、半導体基板１０に設けられた第１導電型のドリフト領域１８を有する。また、本例の半導体装置２００は、上面２１に接し、ドリフト領域１８よりも上方に設けられた第２導電型のベース領域１４を有する。また、本例の半導体装置２００は、下面２３に接し、ドリフト領域１８よりも下方に設けられた、互いに分離した複数の第１導電型の第１カソード領域８２および第２カソード領域８３を有する。半導体装置２００は、高濃度領域１９を有さなくてもよい。さらに、高濃度領域１９を有さない場合は、ダミートレンチ部３０を有さなくてもよい。
図１２ｄは、図１２ｂにおけるｂｂ−ｂｂ'断面の一例を示す図である。ｂｂ−ｂｂ'断面は、図１２ｃにおけるｂｂ''−ｂｂ'''線を通るＸＺ平面である。本例の半導体装置２００は、ｂｂ−ｂｂ'断面において、フローティング領域１７が、第１カソード領域８２の上方に、端部位置Ｐ６から端部位置Ｐ６'まで、Ｘ軸方向に連続して設けられる。フローティング領域１７は、第１カソード領域８２と接して設けられてよい。
なお、図１２ｄにおけるＸ軸方向正側の第２カソード領域８３は、図１２ａにおけるＸ軸方向正側の外周領域７４まで延伸していてよい。また、Ｘ軸方向負側の第２カソード領域８３は、図１２ａにおけるＸ軸方向負側の外周領域７４まで延伸していてよい。外周領域７４の下方においては、下面２３には、第２カソード領域８３に代えて、第１カソード領域８２よりもドーピング濃度の薄い第１導電型の終端領域が設けられてよい。終端領域のドーピング濃度は、第１カソード領域８２のドーピング濃度の１／１０以下であってよい。
本例の半導体装置２００は、フローティング領域１７は、第１カソード領域８２毎に互いに分離して設けられ、第１カソード領域８２毎に、第１カソード領域８２の上方に設けられる。このため、半導体装置２００の逆回復時のサージ電圧を抑制することができる。
図１３ａは、本実施形態に係る半導体装置２００の上面の他の一例を示す図である。本例の半導体装置２００は、図１２ａに示す半導体装置２００において、第１カソード領域８２が、領域Ｅ２で示した、ダイオードの単位構造のＹ軸方向正側の端部領域から負側の端部領域まで、連続して設けられる点で、図１２ａに示す半導体装置２００と異なる。また、本例の半導体装置２００は、図１２ａに示す半導体装置２００において、第１カソード領域８２と第２カソード領域８３が、Ｘ軸方向に交互に設けられる点で、図１２ａに示す半導体装置２００と異なる。
図１３ｂは、図１３ａにおける領域Ｅ２の拡大図である。図１３ｂに示すように、本例の半導体装置２００は、第１カソード領域８２が、ダイオードの単位構造のＹ軸方向正側の端部領域から負側の端部領域まで、連続して設けられる。また、第１カソード領域８２と第２カソード領域８３が、Ｘ軸方向に交互に設けられる。
本例の半導体装置２００は、半導体基板１０の上面視で、第１カソード領域８２の内側にフローティング領域１７が設けられる。フローティング領域１７は、Ｘ軸方向に１０個設けられる。フローティング領域１７は、第１カソード領域８２の上方に設けられる。フローティング領域１７は、第１カソード領域８２と接して設けられてよい。
図１３ｃは、図１３ｂにおけるｃｃ−ｃｃ'断面の一例を示す図である。本例の半導体装置２００は、ｃｃ−ｃｃ'断面において、第１カソード領域８２が、半導体装置２００のＹ軸方向正側の端部領域から負側の端部領域まで、Ｙ軸方向に連続して設けられる。第１カソード領域８２のＹ軸方向の幅Ｗｃｈ２は、ダイオード部８０のＹ軸方向の幅ＷＦと等しい。
図１３ｄは、図１３ｂにおけるｄｄ−ｄｄ'断面の一例を示す図である。ｄｄ−ｄｄ'断面は、図１３ｃにおけるｄｄ''−ｄｄ'''線を通るＸＺ平面である。本例の半導体装置２００は、Ｘ軸方向において、下面２３に接して第１カソード領域８２および第２カソード領域８３が交互に設けられる。また、フローティング領域１７が、第１カソード領域８２の上方に、第１カソード領域８２と接して設けられる。このため、半導体装置２００の逆回復時のサージ電圧を抑制することができる。
図１４ａは、本実施形態に係る半導体装置２００の上面の他の一例を示す図である。本例の半導体装置２００は、半導体基板１０の上面視で、第１カソード領域８２が互いに分離して格子状に設けられる。図１４ａは、領域Ｅ３で示した、ダイオードの単位構造において、第１カソード領域８２がＸ軸方向に１０個設けられ、Ｙ軸方向に３個設けられる一例を示している。
図１４ｂは、図１４ａにおける領域Ｅ３の拡大図である。図１４ｂに示すように、本例の半導体装置２００は、半導体基板１０の上面視で、第１カソード領域８２の内側にフローティング領域１７が設けられる。フローティング領域１７は、Ｘ軸方向に１０個、Ｙ軸方向に３個設けられる。
半導体基板１０の上面視で、Ｙ軸方向に隣り合う２つの第１カソード領域８２の間には、第２カソード領域８３が設けられる。Ｘ軸方向に隣り合う２つの第１カソード領域８２の間には、第２導電型の第３カソード領域８４が設けられる。半導体基板１０の上面視で、Ｘ軸方向に隣り合う２つの第２カソード領域８３の間にも、第３カソード領域８４が設けられる。
第３カソード領域８４は、一例としてＰ＋型である。第３カソード領域８４のドーピング濃度は、第２カソード領域８３のドーピング濃度と等しくてよい。第２カソード領域８３および第３カソード領域８４は、ドーピング濃度の等しいカソード領域としてつながっていてよい。
図１４ｃは、図１４ｂにおけるｅｅ−ｅｅ'断面の一例を示す図である。本例の半導体装置２００におけるｅｅ−ｅｅ'断面の構成は、図１２ｃに示す半導体装置２００におけるａａ−ａａ'断面の構成と同じである。
図１４ｄは、図１４ｂにおけるｆｆ−ｆｆ'断面の一例を示す図である。ｆｆ−ｆｆ'断面は、図１４ｃにおけるｆｆ''−ｆｆ'''線を通るＸＺ平面である。本例の半導体装置２００におけるｆｆ−ｆｆ'断面の構成は、図１３ｄに示すｄｄ−ｄｄ'断面において、第２カソード領域８３に代えて第３カソード領域８４が設けられる点で、図１３ｄに示すｄｄ−ｄｄ'断面の構成と異なる。
本例の半導体装置２００は、Ｘ軸方向において、下面２３に接して第１カソード領域８２および第３カソード領域８４が交互に設けられ、且つ、第１カソード領域８２の上方に、第１カソード領域８２に接してフローティング領域１７が設けられる。このため、半導体装置２００の逆回復時のサージ電圧を抑制することができる。
図１５ａは、本実施形態に係る半導体装置２００の上面の他の一例を示す図である。図１５ａに示す半導体装置２００は、図１２ａに示す半導体装置２００において、フローティング領域１７が設けられない点で、図１２ａに示す半導体装置２００と異なる。本例の半導体装置２００は、領域Ｅ４で示されるダイオードの単位構造が、Ｙ軸方向に配列されている。
図１５ｂは、図１５ａにおける領域Ｅ４の拡大図である。図１５ｂに示すように、本例の半導体装置２００は、第１カソード領域８２のＸ軸方向正側および負側に、それぞれ下面２３に接して第２カソード領域８３が設けられる。当該第２カソード領域８３は、第１カソード領域８２のＹ軸方向に隣接する第２カソード領域８３と、つながっていてよい。
図１５ｃは、図１５ｂにおけるｇｇ−ｇｇ'断面の一例を示す図である。本例の半導体装置２００におけるｇｇ−ｇｇ'断面の構成は、図１２ｃに示すａａ−ａａ'断面において、第１カソード領域８２の上方にフローティング領域１７が設けられない点で、図１２ｃに示すａａ−ａａ'断面の構成と異なる。
図１５ｄは、図１５ｂにおけるｈｈ−ｈｈ'断面の一例を示す図である。ｈｈ−ｈｈ'断面は、図１５ｃにおけるｈｈ''−ｈｈ'''線を通るＸＺ平面である。
本例の半導体装置２００におけるｈｈ−ｈｈ'断面の構成は、図２ｅに示す半導体装置１００において、フローティング領域１７が設けられない点およびＸ軸方向の両端にコレクタ領域２２が設けられず、第２カソード領域８３が設けられる点を除き、図２ｅに示す半導体装置１００におけるｂ−ｂ'断面の構成と同じである。
本例の半導体装置２００は、下面２３に接して第１カソード領域８２および第２カソード領域８３を有する。第２カソード領域８３は、Ｘ軸方向の両端に設けられる。第１カソード領域８２は、Ｘ軸方向において第２カソード領域８３に挟まれて設けられる。第２カソード領域８３は、第１カソード領域８２とは導電型またはドーピング濃度が異なる。このため、半導体装置２００の逆回復時のサージ電圧を抑制することができる。
図１６ａは、本実施形態に係る半導体装置２００の上面の他の一例を示す図である。本例の半導体装置２００は、図１３ａに示す半導体装置２００において、フローティング領域１７が設けられない点で、図１３ａに示す半導体装置２００と異なる。本例の半導体装置２００は、領域Ｅ５で示されるダイオードの単位構造が、Ｙ軸方向に配列されている。
図１６ｂは、図１６ａにおける領域Ｅ５の拡大図である。図１６ｂに示すように、本例の半導体装置２００は、第１カソード領域８２が、ダイオードの単位構造のＹ軸方向正側の端部領域から負側の端部領域まで、連続して設けられる。また、第１カソード領域８２と第２カソード領域８３が、Ｘ軸方向に交互に設けられる。
図１６ｃは、図１６ｂにおけるｉｉ−ｉｉ'断面の一例を示す図である。本例の半導体装置２００におけるｉｉ−ｉｉ'断面の構成は、図１３ｃに示すｃｃ−ｃｃ'断面において、第１カソード領域８２の上方にフローティング領域１７が設けられない点で、図１３ｃに示すｃｃ−ｃｃ'断面の構成と異なる。
図１６ｄは、図１６ｂにおけるｊｊ−ｊｊ'断面の一例を示す図である。ｊｊ−ｊｊ'断面は、図１６ｃにおけるｊｊ''−ｊｊ'''線を通るＸＺ平面である。本例の半導体装置２００は、Ｘ軸方向において、下面２３に接して第１カソード領域８２および第２カソード領域８３が交互に設けられる。このため、半導体装置２００の逆回復時のサージ電圧を抑制することができる。
図１７ａは、本実施形態に係る半導体装置２００の上面の他の一例を示す図である。本例の半導体装置２００は、図１４ａに示す半導体装置２００において、フローティング領域１７が設けられない点で、図１４ａに示す半導体装置２００と異なる。本例の半導体装置２００は、領域Ｅ６で示されるダイオードの単位構造が、Ｙ軸方向に配列されている。
図１７ｂは、図１７ａにおける領域Ｅ６の拡大図である。図１７ｂに示すように、本例の半導体装置２００は、ダイオードの単位構造において、半導体基板１０の上面視で第１カソード領域８２が互いに分離して格子状に設けられる。
図１７ｃは、図１７ｂにおけるｋｋ−ｋｋ'断面の一例を示す図である。本例の半導体装置２００におけるｋｋ−ｋｋ'断面の構成は、図１５ｃに示す半導体装置２００におけるｇｇ−ｇｇ'断面の構成と同じである。
図１７ｄは、図１７ｂにおけるｍｍ−ｍｍ'断面の一例を示す図である。ｍｍ−ｍｍ'断面は、図１７ｃにおけるｍｍ''−ｍｍ'''線を通るＸＺ平面である。本例の半導体装置２００におけるｍｍ−ｍｍ'断面の構成は、図１６ｄに示す半導体装置２００におけるｊｊ−ｊｊ'断面において、第２カソード領域８３に代えて第３カソード領域８４が設けられる点で、図１６ｄに示すｊｊ−ｊｊ'断面の構成と異なる。
本例の半導体装置２００は、Ｘ軸方向において、下面２３に接して第１カソード領域８２および第３カソード領域８４が交互に設けられる。このため、半導体装置２００の逆回復時のサージ電圧を抑制することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１７・・・フローティング領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２９・・・直線部、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・直線部、４０・・・ゲートトレンチ部、４１・・・先端部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５３・・・、ケルビンパッド、５４・・・コンタクトホール、５５・・・ゲートパッド、５６・・・コンタクトホール、５８・・・電流センスパッド、５９・・・電流センス部、６０・・・メサ部、７０・・・トランジスタ部、７２・・・活性部、７４・・・外周領域、７６・・・外周端、８０・・・ダイオード部、８１・・・カソード領域、８２・・・第１カソード領域、８３・・・第２カソード領域、８４・・・第３カソード領域、９０・・・温度センス部、９２・・・温度センス配線、９４・・・温度測定用パッド、９６・・・検知部、１００・・・半導体装置、２００・・・半導体装置

Claims (13)

  1. 半導体基板と、
    前記半導体基板に設けられたトランジスタ部と、
    前記半導体基板に設けられ、予め定められた配列方向に沿って前記トランジスタ部と配列されたダイオード部と、
    を備え、
    前記ダイオード部は、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面に接し、前記ドリフト領域よりも上方に設けられた第２導電型のベース領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられた、互いに分離した複数の第１導電型の第１カソード領域および前記第１カソード領域とは導電型が異なる第２カソード領域と、
    前記第１カソード領域毎に互いに分離して設けられ、前記第１カソード領域と少なくとも部分的に重なって配置された複数の第２導電型のフローティング領域と、
    を有し、
    前記フローティング領域は、前記半導体基板の上面視で、前記第１カソード領域および前記第２カソード領域の両方と重なって設けられる
    半導体装置。
  2. 半導体基板と、
    前記半導体基板に設けられたトランジスタ部と、
    前記半導体基板に設けられ、予め定められた配列方向に沿って前記トランジスタ部と配列されたダイオード部と、
    を備え、
    前記ダイオード部は、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面に接し、前記ドリフト領域よりも上方に設けられた第２導電型のベース領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられた、互いに分離した複数の第１導電型の第１カソード領域および前記第１カソード領域とは導電型が異なる第２カソード領域と、
    前記第１カソード領域毎に互いに分離して設けられ、前記第１カソード領域と少なくとも部分的に重なって配置された複数の第２導電型のフローティング領域と、
    を有し、
    前記第１カソード領域は、前記半導体基板の上面視で、前記フローティング領域よりも前記配列方向に張り出していて、 前記第１カソード領域および前記第２カソード領域は、前記上面視で、前記配列方向に直交する延伸方向に交互に配置され、
    前記フローティング領域は、前記上面視で、前記第１カソード領域および前記第２カソード領域の両方と重なって、前記延伸方向に複数設けられる、
    半導体装置。
  3. 前記フローティング領域は、前記上面視で、前記第１カソード領域よりも前記延伸方向に張り出している、請求項２に記載の半導体装置。
  4. 半導体基板と、
    前記半導体基板に設けられたトランジスタ部と、
    前記半導体基板に設けられ、予め定められた配列方向に沿って前記トランジスタ部と配列されたダイオード部と、
    を備え、
    前記ダイオード部は、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面に接し、前記ドリフト領域よりも上方に設けられた第２導電型のベース領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられた、互いに分離した複数の第１導電型の第１カソード領域および前記第１カソード領域とは導電型が異なる第２カソード領域と、
    前記第１カソード領域毎に互いに分離して設けられ、前記第１カソード領域と少なくとも部分的に重なって配置された複数の第２導電型のフローティング領域と、
    を有し、
    前記第１カソード領域は、前記フローティング領域よりも前記配列方向に直交する延伸方向に張り出していて、
    前記第１カソード領域および前記第２カソード領域は、前記半導体基板の上面視で、前記配列方向に交互に配置され、
    前記フローティング領域は、前記上面視で、前記第１カソード領域および前記第２カソード領域の両方と重なって、前記配列方向に複数設けられる、
    半導体装置。
  5. 前記フローティング領域は、前記上面視で、前記第１カソード領域よりも前記配列方向に張り出している、請求項４に記載の半導体装置。
  6. 半導体基板と、
    前記半導体基板に設けられたトランジスタ部と、
    前記半導体基板に設けられ、予め定められた配列方向に沿って前記トランジスタ部と配列されたダイオード部と、
    を備え、
    前記ダイオード部は、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面に接し、前記ドリフト領域よりも上方に設けられた第２導電型のベース領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられた第１導電型の第１カソード領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられた第２導電型領域と、
    を有し、
    前記半導体基板の下面に接し、前記第１カソード領域に対して前記配列方向に直交する方向に、前記第２導電型領域が設けられ、
    前記第２導電型領域は、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられ、前記第１カソード領域に挟まれて設けられた第２導電型の第２カソード領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられ、前記第１カソード領域および前記第２カソード領域を挟むように設けられた第２導電型の第３カソード領域と、
    を有し、
    前記半導体基板の上面視において、前記配列方向に沿った前記第３カソード領域の幅が、前記配列方向に沿った前記第２カソード領域の幅よりも大きく、
    前記第３カソード領域のドーピング濃度は、
    前記第２カソード領域のドーピング濃度と等しい
    半導体装置。
  7. 半導体基板と、
    前記半導体基板に設けられたトランジスタ部と、
    前記半導体基板に設けられ、予め定められた配列方向に沿って前記トランジスタ部と配列されたダイオード部と、
    を備え、
    前記ダイオード部は、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面に接し、前記ドリフト領域よりも上方に設けられた第２導電型のベース領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられた第１導電型の第１カソード領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられた第２導電型領域と、
    を有し、
    前記半導体基板の下面に接し、前記第１カソード領域に対して前記配列方向に直交する方向に、前記第２導電型領域が設けられ、
    前記第２導電型領域は、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられ、前記第１カソード領域に挟まれて設けられた第２導電型の第２カソード領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられ、前記第１カソード領域および前記第２カソード領域を挟むように設けられた第２導電型の第３カソード領域と、
    を有し、
    前記半導体基板の上面視において、前記配列方向に沿った前記第３カソード領域の幅が、前記配列方向に沿った前記第２カソード領域の幅よりも大きく、
    前記第１カソード領域および前記第３カソード領域は、前記配列方向に直交する方向に交互に設けられる
    半導体装置。
  8. 半導体基板と、
    前記半導体基板に設けられた１つ以上のダイオード部と、
    を備え、
    前記ダイオード部は、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面に接し、前記ドリフト領域よりも上方に設けられた第２導電型のベース領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられた、互いに分離した複数の第１導電型の第１カソード領域および前記第１カソード領域とは導電型が異なる第２カソード領域と、
    前記第１カソード領域毎に互いに分離して設けられ、前記第１カソード領域と少なくとも部分的に重なって配置された複数の第２導電型のフローティング領域と、
    を有し、
    前記半導体基板の上面視において、前記第１カソード領域の面積に占める前記フローティング領域の面積の割合は、８０％以上９０％以下である
    半導体装置。
  9. 半導体基板と、
    前記半導体基板に設けられたトランジスタ部と、
    前記半導体基板に設けられ、予め定められた配列方向に沿って前記トランジスタ部と配列されたダイオード部と、
    を備え、
    前記ダイオード部は、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面に接し、前記ドリフト領域よりも上方に設けられた第２導電型のベース領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられた、互いに分離した複数の第１導電型の第１カソード領域および前記第１カソード領域とは導電型が異なる第２カソード領域と、
    前記第１カソード領域毎に互いに分離して設けられ、前記第１カソード領域と少なくとも部分的に重なって配置された複数の第２導電型のフローティング領域と、
    を有し、
    前記配列方向における前記フローティング領域の幅は、前記配列方向における前記第１カソード領域の幅の８９％以上９５％以下である
    半導体装置。
  10. 半導体基板と、
    前記半導体基板に設けられたトランジスタ部と、
    前記半導体基板に設けられ、予め定められた配列方向に沿って前記トランジスタ部と配列されたダイオード部と、
    を備え、
    前記ダイオード部は、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面に接し、前記ドリフト領域よりも上方に設けられた第２導電型のベース領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられた、互いに分離した複数の第１導電型の第１カソード領域および前記第１カソード領域とは導電型が異なる第２カソード領域と、
    前記第１カソード領域毎に互いに分離して設けられ、前記第１カソード領域と少なくとも部分的に重なって配置された複数の第２導電型のフローティング領域と、
    を有し、
    前記配列方向に直交する延伸方向における前記フローティング領域の幅は、前記延伸方向における前記第１カソード領域の幅の８９％以上９５％以下である
    半導体装置。
  11. 半導体基板と、
    前記半導体基板に設けられた１つ以上のダイオード部と、
    を備え、
    前記ダイオード部は、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面に接し、前記ドリフト領域よりも上方に設けられた第２導電型のベース領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられた、互いに分離した複数の第１導電型の第１カソード領域および前記第１カソード領域とは導電型が異なる第２カソード領域と、
    前記第１カソード領域毎に互いに分離して設けられ、前記第１カソード領域と少なくとも部分的に重なって配置された複数の第２導電型のフローティング領域と、
    を有し、
    前記フローティング領域は、前記半導体基板の上面視で、前記第１カソード領域および前記第２カソード領域の両方と重なって設けられる
    半導体装置。
  12. 半導体基板と、
    前記半導体基板に設けられた１つ以上のダイオード部と、
    を備え、
    前記ダイオード部は、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面に接し、前記ドリフト領域よりも上方に設けられた第２導電型のベース領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられた第１導電型の第１カソード領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられた第２導電型領域と、
    を有し、
    前記半導体基板の下面に接し、前記第１カソード領域に対して延伸方向に、前記第２導電型領域が設けられ、
    前記第２導電型領域は、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられ、前記第１カソード領域に挟まれて設けられた第２導電型の第２カソード領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられ、前記第１カソード領域および前記第２カソード領域を挟むように設けられた第２導電型の第３カソード領域と、
    を有し、
    前記半導体基板の上面視において、前記延伸方向に直交する配列方向に沿った前記第３カソード領域の幅が、前記配列方向に沿った前記第２カソード領域の幅よりも大きく、
    前記第３カソード領域のドーピング濃度は、
    前記第２カソード領域のドーピング濃度と等しい
    半導体装置。
  13. 半導体基板と、
    前記半導体基板に設けられた１つ以上のダイオード部と、
    を備え、
    前記ダイオード部は、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面に接し、前記ドリフト領域よりも上方に設けられた第２導電型のベース領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられた第１導電型の第１カソード領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられた第２導電型領域と、
    を有し、
    前記半導体基板の下面に接し、前記第１カソード領域に対して延伸方向に、前記第２導電型領域が設けられ、
    前記第２導電型領域は、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられ、前記第１カソード領域に挟まれて設けられた第２導電型の第２カソード領域と、
    前記半導体基板の下面に接し、前記ドリフト領域よりも下方に設けられ、前記第１カソード領域および前記第２カソード領域を挟むように設けられた第２導電型の第３カソード領域と、
    を有し、
    前記半導体基板の上面視において、前記延伸方向に直交する配列方向に沿った前記第３カソード領域の幅が、前記配列方向に沿った前記第２カソード領域の幅よりも大きく、
    前記第１カソード領域および前記第３カソード領域は、前記延伸方向に交互に設けられる
    半導体装置。
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