JP7001104B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、トランジスタ部およびダイオード部を有する半導体装置が知られている（例えば、特許文献１参照）。また、電流センス部を有する半導体装置が知られている（例えば、特許文献２、３参照）。
特許文献１ 国際公開第２０１５／０６８２０３号
特許文献２ 特開２０１５－１７９７０５号公報
特許文献３ 特開平１０－１０７２８２号公報
 解決しようとする課題
半導体装置では、ノイズの影響を低減したり、電流集中を緩和したりして、素子の破壊耐性を向上することが求められている。
一般的開示
本発明の第１の態様においては、トランジスタ部とダイオード部とを有する半導体装置であって、半導体基板の上面の上方に設けられたゲート金属層と、半導体基板の上面の上方に設けられたエミッタ電極と、少なくともトランジスタ部において半導体基板の上面側に設けられた第１導電型のエミッタ領域と、少なくともトランジスタ部において半導体基板の上面側に設けられ、ゲート金属層と電気的に接続され、エミッタ領域と接するゲートトレンチ部と、トランジスタ部およびダイオード部において半導体基板の上面側に設けられ、エミッタ電極と電気的に接続されたエミッタトレンチ部と、半導体基板の上面側に設けられ、ゲート金属層と電気的に接続され、エミッタ領域と接していないダミートレンチ部とを備える半導体装置を提供する。
トランジスタ部とダイオード部とが隣接する領域に形成され、トランジスタ部とダイオード部との干渉を防止する境界領域を更に備えてよい。ダミートレンチ部は、境界領域に配置されてよい。
ダミートレンチ部は、トランジスタ部又はダイオード部の非境界領域にも設けられてよい。
半導体装置は、トランジスタ部とダイオード部とが隣接する領域に形成され、トランジスタ部とダイオード部との干渉を防止する境界領域を更に備えてよい。ダミートレンチ部は、トランジスタ部又はダイオード部の非境界領域に設けられてよい。
トランジスタ部は、エッジ終端領域に隣接するエッジ隣接領域を有してよい。ダミートレンチ部は、エッジ隣接領域に設けられてよい。
ゲートトレンチ部の本数をＧとし、ダミートレンチ部の本数をＤとした場合、０．０１＜Ｄ／（Ｄ＋Ｇ）＜０．２が成り立ってよい。
ゲートトレンチ部、エミッタトレンチ部およびダミートレンチ部は、予め定められた配列方向に沿って配列されていてよい。ダイオード部の配列方向における幅が、トランジスタ部の配列方向における幅よりも大きくてよい。
半導体装置は、半導体基板の上面側において、少なくともダイオード部の非境界領域に導入される上面ライフタイムキラーと、半導体基板の下面側のダイオード部に設けられる第１導電型のカソード領域とを更に備えてよい。カソード領域は、上面ライフタイムキラーよりもトランジスタ部側に延伸して設けられてよい。
半導体装置は、トランジスタ部において半導体基板の上面側に、半導体基板のドーピング濃度よりも高濃度である第１導電型の蓄積領域を更に備えてよい。蓄積領域は、ダミートレンチ部と隣接したメサ部には設けられていなくてよい。
半導体装置は、半導体基板に設けられた第１導電型のドリフト領域を更に備えてよい。ダミートレンチ部と隣接したメサ部は、半導体基板の上面側に設けられた第２導電型のコンタクト領域と、ドリフト領域とコンタクト領域との間に設けられた第２導電型のベース領域とを備えてよい。コンタクト領域は、ベース領域よりも高ドーピング濃度であってよい。
ダミートレンチ部のダミー絶縁膜の膜厚は、ゲートトレンチ部のゲート絶縁膜およびエミッタトレンチ部のエミッタ絶縁膜よりも薄くてよい。
ダミートレンチ部のトレンチ深さは、ゲートトレンチ部のトレンチ深さおよびエミッタトレンチ部のトレンチ深さよりも深くてよい。
半導体装置は、電流センス部を備えてよい。ゲートトレンチ部、エミッタトレンチ部およびダミートレンチ部の各トレンチ部は、半導体基板の上面側において、予め定められた配列方向に沿って配列されていてよい。配列方向の単位長さに含まれるゲートトレンチ部の本数をエミッタトレンチ部の本数で除算したゲートエミッタ比が、電流センス部のほうが、トランジスタ部よりも大きくてよい。
本発明の第２の態様においては、トランジスタ部と電流センス部とを有する半導体装置を提供する。半導体装置は、半導体基板の上面の上方に設けられたゲート配線部を備えてよい。半導体装置は、半導体基板の上面の上方に設けられたエミッタ電極を備えてよい。半導体装置は、半導体基板の上面側において、予め定められた配列方向に沿って配列された複数のトレンチ部を備えてよい。トレンチ部は、ゲート配線部に電気的に接続されたゲートトレンチ部を有してよい。トレンチ部は、エミッタ電極に電気的に接続されたエミッタトレンチ部を有してよい。配列方向の単位長さに含まれるゲートトレンチ部の本数をエミッタトレンチ部の本数で除算したゲートエミッタ比が、電流センス部のほうが、トランジスタ部よりも大きくてよい。
トランジスタ部は、ゲートトレンチ部とエミッタトレンチ部の両方が配置されていてよい。電流センス部は、ゲートトレンチ部が配置され、エミッタトレンチ部が配置されていなくてよい。
半導体装置は、半導体基板に設けられた第１導電型のドリフト領域を備えてよい。半導体装置は、半導体基板の上面側に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域を備えてよい。半導体装置は、半導体基板の内部においてエミッタ領域よりも下方に設けられ、且つ、ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域を備えてよい。半導体基板の上面と平行な面において、電流センス部に含まれる蓄積領域の面積をエミッタ領域の面積で除算した面積比が、トランジスタ部に含まれる蓄積領域の面積をエミッタ領域の面積で除算した面積比よりも小さくてよい。
トランジスタ部は、エミッタ領域および蓄積領域の両方が設けられていてよい。電流センス部は、エミッタ領域が設けられ、蓄積領域が設けられていなくてよい。
ゲート配線部は、ゲート配線部の上面から下面まで貫通して設けられた開口部を有してよい。電流センス部の少なくとも一部は、開口部と重なる領域に配置されていてよい。
ゲート配線部は、金属で形成されたゲート金属層と、不純物が添加された半導体で形成されたゲートランナーとを有してよい。開口部はゲートランナーに設けられていてよい。
半導体装置は、半導体基板の上面と平行な面においてトランジスタ部を囲んで設けられ、且つ、半導体基板の上面からトレンチ部の下端よりも深くまで設けられた第１ウェル領域を備えてよい。半導体装置は、半導体基板の上面と平行な面において電流センス部を囲んで設けられ、且つ、半導体基板の上面からトレンチ部の下端よりも深くまで設けられた第２ウェル領域を備えてよい。電流センス部に設けられたエミッタ領域と第２ウェル領域との、配列方向における最短距離は、トランジスタ部に設けられたエミッタ領域と第１ウェル領域との、配列方向における最短距離よりも大きくてよい。
電流センス部に設けられたエミッタ領域と第２ウェル領域との、配列方向と垂直な方向における最短距離は、トランジスタ部に設けられたエミッタ領域と第１ウェル領域との、配列方向と垂直な方向における最短距離よりも大きくてよい。
本発明の第３の態様においては、第１のトレンチ部繰返し領域と、第２のトレンチ部繰返し領域とを有する半導体装置であって、半導体基板の上面の上方に設けられたゲート金属層と、半導体基板の上面の上方に設けられたエミッタ電極と、少なくとも第１のトレンチ部繰返し領域において半導体基板の上面側に設けられた第１導電型のエミッタ領域と、少なくとも第１のトレンチ部繰返し領域において半導体基板の上面側に設けられ、ゲート金属層と電気的に接続され、エミッタ領域と接するゲートトレンチ部と、第１のトレンチ部繰返し領域および第２のトレンチ部繰返し領域において半導体基板の上面側に設けられ、エミッタ電極と電気的に接続されたエミッタトレンチ部と、半導体基板の上面側に設けられ、ゲート金属層と電気的に接続され、エミッタ領域と接していないダミートレンチ部とを備える半導体装置を提供する。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例１に係る半導体装置１００の上面図の一例である。 実施例１に係る半導体装置１００のａ－ａ'断面図の一例である。 実施例２に係る半導体装置１００の上面図の一例である。 実施例２に係る半導体装置１００のｂ－ｂ'断面図の一例である。 半導体装置１００の変形例である。 比較例に係る半導体装置５００の上面図である。 半導体装置５００のチップ全体図の一例を示す。 半導体装置１００のチップ全体図の一例を示す。 電流密度分布を示すグラフである。 半導体装置１００と半導体装置５００のターンオフ波形を示すグラフである。 フルゲートの半導体装置の伝導電流密度分布を示す。 エミッタトレンチ部Ｅを有する半導体装置の伝導電流密度分布を示す。 エミッタトレンチ部Ｅを有する半導体装置の伝導電流密度分布を示す。 エミッタトレンチ部Ｅを有する半導体装置の伝導電流密度分布を示す。 実施例３に係る半導体装置１００の構成の一例を示す。 実施例４に係る半導体装置１００の構成の一例を示す。 実施例５に係る半導体装置１００の構成の一例を示す。 実施例６に係る半導体装置２００の上面図の一例である。 トランジスタ部７０の断面の一例を示す図である。 電流センス部２１０の断面の一例を示す図である。 外側領域１０４－２の近傍を拡大した上面図である。 開口部２１２の近傍を拡大した上面図である。 第２ウェル領域２１８と、エミッタ配置領域２１６との距離を説明する上面図である。 距離Ｘ１ｓを説明する図である。 距離Ｙ１ｓを説明する図である。 トランジスタ部７０における距離Ｘ１ｔを説明する図である。 図１６の領域Ａの他の構成例を示す図である。 トランジスタ部７０における距離Ｙ１ｔを説明する図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。なお、本明細書において、Ｚ軸方向に半導体基板を視た場合について平面視と称する。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
本明細書では、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれ、それが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味する。
図１Ａは、実施例１に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。例えば、半導体装置１００は、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）である。
トランジスタ部７０は、エミッタ領域１２およびゲートトレンチ部４０を有する領域である。本例のトランジスタ部７０は、半導体基板１０の下面側に設けられたコレクタ領域を半導体基板１０の上面に投影した領域であるがこれに限られない。コレクタ領域は、第２導電型を有する。本例のコレクタ領域は、一例としてＰ＋型である。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。
ダイオード部８０は、半導体基板１０の上面においてトランジスタ部７０と隣接して設けられた還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。本例のダイオード部８０は、カソード領域８２を半導体基板１０の上面に投影した領域であって、トランジスタ部７０以外の領域であるが、これに限らない。
図１Ａにおいては、半導体装置１００のエッジ側であるチップ端部周辺の領域を示しており、他の領域を省略している。なお、本例では、便宜上、Ｘ軸方向の負側のエッジについて説明するものの、半導体装置１００の他のエッジについても同様である。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。
本例の半導体装置１００は、半導体基板１０の上面において、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金またはアルミニウム‐シリコン‐銅合金で形成されてよい。ゲート金属層５０の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金またはアルミニウム‐シリコン‐銅合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
エミッタ電極５２およびゲート金属層５０は、層間絶縁膜を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜は、図１Ａでは省略されている。層間絶縁膜には、コンタクトホール４９、コンタクトホール５４およびコンタクトホール５６が貫通して設けられている。
コンタクトホール４９は、ゲート金属層５０とゲートランナー４８とを接続する。コンタクトホール４９の内部には、タングステン等で形成されたプラグが形成されてもよい。
ゲートランナー４８は、ゲート金属層５０とトランジスタ部７０のゲートトレンチ部４０とを接続する。一例において、ゲートランナー４８は、半導体基板１０の上面において、ゲートトレンチ部４０内のゲート導電部およびダミートレンチ部３０内のダミー導電部と接続される。ゲートランナー４８は、エミッタトレンチ部６０内のエミッタ導電部とは接続されない。例えば、ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。ゲート金属層５０およびゲートランナー４８は、ゲート配線部の一例である。
本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで設けられる。ゲートランナー４８と半導体基板１０の上面との間には、酸化膜等の層間絶縁膜が設けられる。ゲートトレンチ部４０の先端部において、ゲート導電部は半導体基板１０の上面に露出している。ゲートトレンチ部４０は、ゲート導電部の当該露出した部分にて、ゲートランナー４８と接触する。
コンタクトホール５６は、エミッタ電極５２とエミッタトレンチ部６０内のエミッタ導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが設けられてもよい。
接続部２５は、エミッタ電極５２とエミッタ導電部との間に設けられる。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。接続部２５は、酸化膜等の層間絶縁膜等を介して、半導体基板１０の上面の上方に設けられる。
ゲートトレンチ部４０は、予め定められた配列方向（本例ではＹ軸方向）に沿って予め定められた間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０の上面に平行であって配列方向と垂直な延伸方向（本例ではＸ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。本例のゲートトレンチ部４０は、ゲート金属層５０と電気的に接続されている。また、ゲートトレンチ部４０は、エミッタ領域１２と接している。
接続部分４３は、少なくとも一部が曲線状に設けられることが好ましい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和することができる。ゲートトレンチ部４０の接続部分４３において、ゲートランナー４８がゲート導電部と接続されてよい。
ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、予め定められた配列方向（本例ではＹ軸方向）に沿って予め定められた間隔で配列される。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０の上面においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。ダミートレンチ部３０は、ゲート金属層５０と電気的に接続されている。但し、ダミートレンチ部３０は、エミッタ領域１２と接していない点でゲートトレンチ部４０と相違する。例えば、半導体装置１００は、ゲートトレンチ部４０とダミートレンチ部３０との比率を調整することにより、ゲートエミッタ間容量を調整することができる。
エミッタトレンチ部６０は、ゲートトレンチ部４０と同様に、予め定められた配列方向（本例ではＹ軸方向）に沿って予め定められた間隔で配列される。本例のエミッタトレンチ部６０は、ゲートトレンチ部４０と同様に、半導体基板１０の上面においてＵ字形状を有してよい。即ち、エミッタトレンチ部６０は、延伸方向に沿って延伸する２つの延伸部分６１と、２つの延伸部分６１を接続する接続部分６３を有してよい。エミッタトレンチ部６０は、エミッタ電極５２と電気的に接続されている。例えば、エミッタトレンチ部６０をダイオード部８０に設けることにより、エミッタトレンチ部６０の周囲の電位が振れにくくなる。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。
ウェル領域１１は、後述するドリフト領域１８よりも半導体基板１０の上面側に設けられた第２導電型の領域である。ウェル領域１１は、一例としてＰ＋型である。ウェル領域１１は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で設けられる。ウェル領域１１の拡散深さは、ゲートトレンチ部４０、ダミートレンチ部３０およびエミッタトレンチ部６０の深さよりも深くてよい。ゲートトレンチ部４０、ダミートレンチ部３０およびエミッタトレンチ部６０の、ゲート金属層５０側の一部の領域は、ウェル領域１１に設けられる。ゲートトレンチ部４０、ダミートレンチ部３０およびエミッタトレンチ部６０の延伸方向の端の底は、ウェル領域１１に覆われてよい。
コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に設けられる。また、コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に設けられる。コンタクトホール５４は、境界領域８１において、コンタクト領域１５の上方に設けられる。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が設けられている。１又は複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。なお、実施例１では、境界領域８１の上面にはコンタクト領域１５が設けられているが、ダイオード部８０と同様に境界領域８１の上面にベース領域１４が設けられてもよい。これは、実施例１に限らず、後述する実施例２～５についても同様である。
境界領域８１は、トランジスタ部７０とダイオード部８０とが隣接する領域に設けられる。本明細書において、境界領域８１は、トランジスタ部７０とダイオード部８０とが隣接する領域に設けられ、互いの干渉を防止するための領域である。具体的には、境界領域８１は、トランジスタ部７０のデバイス構造（いわゆるＭＯＳ構造）とも、ダイオード部８０の還流ダイオード等のダイオードのデバイス構造とも異なるデバイス構造を有する。したがって、境界領域８１は、トランジスタ部７０のデバイス構造とも、ダイオード部８０のデバイス構造とも異なるデバイス構造を有し、トレンチ部の配列方向において、トランジスタ部７０のチャネルが形成されるデバイス構造とダイオード部８０のダイオードのデバイス構造との間に位置する領域としてもよい。
トランジスタ部７０のデバイス構造とも、ダイオード部８０のデバイス構造とも異なる境界領域８１のデバイス構造とは、例えば、エミッタ領域１２、コンタクト領域１５、蓄積領域１６、トレンチ部、トレンチ部の深さ、後述するライフタイムキラー、バッファ領域２０、カソード領域８２やコレクタ領域２２の少なくとも１つの点で、トランジスタ部７０ともダイオード部８０とも異なるデバイス構造を有する領域を指す。トレンチ部の構造の差異としては、例えば、トランジスタ部７０のトレンチ部及びダイオード部８０のトレンチ部のいずれの周期的構造（繰り返し構造）ともずれていることが挙げられる。この例のように、トランジスタ部７０のデバイス構造とも、ダイオード部８０のデバイス構造とも異なるデバイス構造とは、トランジスタ部７０やダイオード部８０の単一の範囲（例えば、単一のトレンチ間）にのみに着目したものではなく、トランジスタ部７０やダイオード部８０の周期的構造（繰り返し構造）に着目しても、そのパターンとは異なる領域としてよい。
また、境界領域８１は、１０μｍ以上１００μｍ以下であってよく、５０μｍ以上１００μｍ以下であってもよい。境界領域８１の長さの基点は、例えば、トランジスタ部７０のチャネルが形成されるゲートトレンチ部４０とすることができ、このゲートトレンチ部４０からダイオード部８０に向かっての１０μｍ以上１００μｍ以下の領域を境界領域８１としてもよい。
半導体基板１０の厚さは半導体装置１００の耐圧に応じて決めてよく、境界領域８１のＹ軸方向の幅は半導体基板１０の厚さに応じて定めてよい。具体的には、半導体装置１００の耐圧を高くするほど、境界領域８１のＹ軸方向の幅を大きくしてよい。また、境界領域８１のＹ軸方向の幅は、半導体基板１０中におけるキャリアの流れ方およびキャリアの量に応じて定めてもよい。具体的には、トランジスタ部７０およびダイオード部８０間において、単位時間当たりにキャリアが流れる量が多いほど、境界領域８１のＹ軸方向の幅を大きくしてよい。また、半導体基板１０中におけるキャリアの量が多いほど、境界領域８１のＹ軸方向の幅を大きくしてもよい。
境界領域８１は、複数のメサ部を有してよい。より好ましくは、境界領域８１は、４個以上１０個以下のメサ部を有してよい。境界領域８１のメサ部の基点は、例えば、トランジスタ部７０のチャネルが形成されるゲートトレンチ部４０とすることができ、このゲートトレンチ部４０からダイオード部８０に向かっての４個以上１０個以下のメサ部を境界領域８１としてもよい。１個のメサ部のＹ軸方向の幅は、約１０μｍであってよい。Ｙ軸方向において３個のトレンチ部を間に挟んだ４個のメサ部の長さが５０μｍであってよく、Ｙ軸方向において４個のトレンチ部を間に挟んだ５個のメサ部の長さが５０μｍであってもよい。また、Ｙ軸方向において７個のトレンチ部を間に挟んだ８個のメサ部の長さが１００μｍであってよく、Ｙ軸方向において９個のトレンチ部を間に挟んだ１０個のメサ部の長さが１００μｍであってもよい。
トランジスタ部７０又はダイオード部８０の非境界領域８３とは異なる構造の境界領域８１を設けることにより、トランジスタ部７０又はダイオード部８０との間における電流の干渉を低減することができる。一例において、境界領域８１のＹ軸方向の幅が大きいほど、より効果的に電流の干渉を低減することができる。
本実施例１では、境界領域８１は、ダイオード部８０に設けられる。また、本実施例１では、境界領域８１は、ゲートトレンチ部４０とエミッタトレンチ部６０との間において、エミッタ領域１２を有さない領域である。境界領域８１は、エミッタ領域１２を有さないので、半導体装置１００がラッチアップしにくくなる。境界領域８１は、トランジスタ部７０のゲートトレンチ部４０がＹ軸方向に一定の周期で配置される領域と、ダイオード部８０のエミッタトレンチ部６０がＹ軸方向に一定の周期で配置される領域との間の領域を指す。
非境界領域８３は、トランジスタ部７０又はダイオード部８０における、境界領域８１以外の領域である。本実施例１では、境界領域８１がダイオード部８０に設けられるので、ダイオード部８０の境界領域８１以外の領域を非境界領域８３と称する。本実施例１では、非境界領域８３は、境界領域８１と異なる領域において、エミッタトレンチ部６０を有する領域である。このように、非境界領域８３は、カソード領域８２を半導体基板１０の上面に投影した領域の内、エミッタトレンチ部６０が一定の周期で配置される領域を含む。なお、トランジスタ部７０には境界領域８１が設けられていないので、この場合、トランジスタ部７０は全体が非境界領域である。
ダミートレンチ部３０は、境界領域８１に設けられる。但し、ダミートレンチ部３０は、非境界領域８３にも設けられてよい。ダミートレンチ部３０は、非境界領域８３のみに設けられてもよい。また、境界領域８１には、ゲートトレンチ部４０やエミッタトレンチ部６０が設けられてもよい。なお、境界領域８１の範囲内に位置するトレンチ部の半分以上、または全てがダミートレンチ部３０であってよい。
第１メサ部９１、第２メサ部９２および第３メサ部９３は、半導体基板１０の上面と平行な面内において、Ｙ軸方向には各トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０の上面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
第１メサ部９１は、トランジスタ部７０において、ゲートトレンチ部４０およびエミッタトレンチ部６０の少なくとも１つに隣接して設けられる。また、本例の第１メサ部９１は、境界領域８１においても、トランジスタ部７０に隣接して設けられている。第１メサ部９１は、半導体基板１０の上面において、ウェル領域１１と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。第１メサ部９１では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。
第２メサ部９２は、境界領域８１に設けられたメサ部である。第２メサ部９２は、半導体基板１０の上面において、ウェル領域１１と、ベース領域１４と、コンタクト領域１５とを有する。本実施例１では、第２メサ部９２はエミッタ領域１２を有さないが、エミッタ領域１２を有してもよい。また、本実施例１では、第２メサ部９２はコンタクト領域１５を有するが、コンタクト領域１５を有さなくてもよい。
第３メサ部９３は、ダイオード部８０において、隣り合うエミッタトレンチ部６０に挟まれた領域に設けられる。第３メサ部９３は、半導体基板１０の上面において、ウェル領域１１と、ベース領域１４とを有する。
ベース領域１４は、半導体基板１０の上面側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ－型である。ベース領域１４は、半導体基板１０の上面において、第１メサ部９１および第２メサ部９２のＸ軸方向における両端部に設けられてよい。ただし、図１Ｂに示すように、ベース領域１４は断面では、活性領域のほぼ全面に導入される。なお、図１Ａは、当該ベース領域１４のＸ軸方向の一方の端部のみを示している。
エミッタ領域１２は、第１メサ部９１の上面において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、第１メサ部９１を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。本例のエミッタ領域１２は第１導電型である。エミッタ領域１２は、一例としてＮ＋型である。
コンタクト領域１５は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。本例のコンタクト領域１５は、第１メサ部９１の上面に設けられる。コンタクト領域１５は、第１メサ部９１を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０と接してよく、接しなくてもよい。また、コンタクト領域１５は、エミッタトレンチ部６０と接してよく、接しなくてもよい。本例のコンタクト領域１５は、ダミートレンチ部３０およびゲートトレンチ部４０と接している。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。
また、コンタクト領域１５は、第２メサ部９２の上面にも設けられてよい。一つの第２メサ部９２の上面に設けられるコンタクト領域１５の面積は、一つの第１メサ部９１の上面に設けられるコンタクト領域１５の面積よりも大きい。第２メサ部９２の上面におけるコンタクト領域１５は、第２メサ部９２のＸ軸方向における両端部に設けられるベース領域１４に挟まれる領域全体に設けられてよい。
カソード領域８２は、ダイオード部８０において、半導体基板１０の下面側に設けられた第１導電型の領域である。本例のカソード領域８２は、一例としてＮ＋型である。平面視でカソード領域８２が設けられる領域は、一点鎖線で示されている。
図１Ｂは、図１Ａにおけるａ－ａ'断面の一例を示す図である。ａ－ａ'断面は、トランジスタ部７０およびダイオード部８０において、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を通過するＹＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０の上面２１および層間絶縁膜３８の上面に設けられる。
ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
バッファ領域２０は、ドリフト領域１８の下方に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２および第１導電型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
コレクタ領域２２は、トランジスタ部７０において、半導体基板１０の下面側に設けられる第２導電型の領域である。コレクタ領域２２は、一例としてＰ＋型である。本例のコレクタ領域２２は、バッファ領域２０の下方に設けられる。
カソード領域８２は、ダイオード部８０において、バッファ領域２０の下方に設けられる。境界Ｒは、コレクタ領域２２とカソード領域８２との境界である。境界Ｒは、トランジスタ部７０とダイオード部８０との境界に一致してもよく、異なっていてもよい。
コレクタ電極２４は、半導体基板１０の下面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。
蓄積領域１６は、第１メサ部９１および第２メサ部９２において、ドリフト領域１８の上方に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ型である。蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してよく、接さなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減することができる。なお、蓄積領域１６は、第３メサ部９３に設けられてもよい。
ベース領域１４は、第１メサ部９１、第２メサ部９２および第３メサ部９３において、蓄積領域１６の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。第３メサ部９３のベース領域１４は、いわゆるアノード領域である。
エミッタ領域１２は、第１メサ部９１において、ベース領域１４と上面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。なお、エミッタ領域１２は、第２メサ部９２に設けられてよく、設けられなくてもよい。
コンタクト領域１５は、第１メサ部９１および第２メサ部９２において、蓄積領域１６の上方に設けられる。コンタクト領域１５は、第１メサ部９１および第２メサ部９２において、ゲートトレンチ部４０やダミートレンチ部３０に接して設けられる。
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、上面２１に設けられる。各トレンチ部は、上面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、上面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。
ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んで第１メサ部９１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に予め定められた電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層であるチャネルが形成される。
ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、上面２１において層間絶縁膜３８により覆われる。
エミッタトレンチ部６０は、ゲートトレンチ部４０およびダミートレンチ部３０と同一の構造を有してよい。エミッタトレンチ部６０は、上面２１側に形成されたエミッタトレンチ、エミッタ絶縁膜６２およびエミッタ導電部６４を有する。エミッタ絶縁膜６２は、エミッタトレンチの内壁を覆って形成される。エミッタ導電部６４は、エミッタトレンチの内部に形成され、且つ、エミッタ絶縁膜６２よりも内側に形成される。エミッタ絶縁膜６２は、エミッタ導電部６４と半導体基板１０とを絶縁する。エミッタトレンチ部６０は、上面２１において層間絶縁膜３８により覆われる。
層間絶縁膜３８は、半導体基板１０の上面の上方に設けられている。層間絶縁膜３８は、エミッタ電極５２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。他のコンタクトホール４９およびコンタクトホール５４も同様に、層間絶縁膜３８を貫通して設けられてよい。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。
本例の半導体装置１００は、ゲートトレンチ部４０とダミートレンチ部３０の比率を調整することにより、ゲートエミッタ間容量を調整する。半導体装置１００は、ダミートレンチ部３０の比率を大きくすることによりゲートエミッタ間容量を大きくし、ダミートレンチ部３０の比率を小さくすることによりゲートエミッタ間容量を小さくすることができる。例えば、ゲートトレンチ部４０の本数をＧとし、ダミートレンチ部３０の本数をＤとした場合、次式が成り立つ。
０．０１＜Ｄ／（Ｄ＋Ｇ）＜０．２
なお、ゲートトレンチ部４０の本数とは、延伸部分４１の本数を指す。即ち、複数の延伸部分４１が接続部分４３により接続されることにより、１つのゲートトレンチ部４０を構成している場合であっても、実質的には、複数の延伸部分４１の本数がゲートトレンチ部４０の本数となる。したがって、ゲートトレンチ部４０の本数は、図１Ｂのように、ａ－ａ'断面におけるゲートトレンチ部４０の本数と一致する。
また、ダミートレンチ部３０の本数も同様に、複数の延伸部分３１が接続部分３３により接続されることにより、１つのダミートレンチ部３０を構成している場合であっても、実質的には、複数の延伸部分３１の本数がダミートレンチ部３０の本数となる。したがって、ダミートレンチ部３０の本数は、図１Ｂのように、ａ－ａ'断面におけるダミートレンチ部３０の本数と一致する。
図２Ａは、実施例２に係る半導体装置１００の上面図の一例である。図２Ｂは、図２Ａにおけるｂ－ｂ'断面の一例を示す図である。本実施例２の半導体装置１００は、境界領域８１がトランジスタ部７０に設けられる点で実施例１に係る半導体装置１００と相違する。本実施例２の半導体装置１００は、境界領域８１がトランジスタ部７０に設けられるので、トランジスタ部７０の境界領域８１以外の領域を非境界領域８３と称する。なお、ダイオード部８０には境界領域８１が設けられていないので、この場合、ダイオード部８０は全体が非境界領域である。
本実施例２では、非境界領域８３は、境界領域８１と異なる領域において、ゲートトレンチ部４０およびエミッタトレンチ部６０を有する領域である。このように、非境界領域８３は、コレクタ領域２２を半導体基板１０の上面に投影した領域の内、ゲートトレンチ部４０およびエミッタトレンチ部６０が一定の周期で配置される領域を含む。
ダミートレンチ部３０は、境界領域８１に設けられる。但し、ダミートレンチ部３０は、非境界領域８３にも設けられてよい。ダミートレンチ部３０は、非境界領域８３のみに設けられてもよい。また、境界領域８１には、ゲートトレンチ部４０やエミッタトレンチ部６０が設けられてもよい。
以上のように、境界領域８１をトランジスタ部７０に設けることは、相対的に、カソード領域８２が短くなりコレクタ領域２２が長くなることを意味することとなる。このため、エミッタ領域１２から放出される電子がコレクタ領域２２に流入しやすくなり、オン電圧の低下を図ることができる。
なお、境界領域８１は、トランジスタ部７０とダイオード部８０とにまたがって設けられてもよい。この場合には、トランジスタ部７０とダイオード部８０とのそれぞれに境界領域８１以外の非境界領域８３が設けられることとなる。
図３は、半導体装置１００の変形例である。本例の半導体装置１００は、境界領域８１において、ダミートレンチ部３０と隣接する第２メサ部９２の少なくとも一部の上方にコンタクトホール５４が設けられていない。本例の半導体装置１００では、境界領域８１において、ダミートレンチ部３０と隣接する全ての第２メサ部９２の上方にコンタクトホール５４が設けられていない。即ち、ダミートレンチ部３０と隣接する第２メサ部９２は、エミッタ電極５２と電気的に接続されていない。なお、境界領域８１のメサ部の一部又は全部において、コンタクトホール５４を設けないことは、実施例１、２および後述する実施例３～５についても適用してよい。
図４は、比較例に係る半導体装置５００の上面図である。本例の半導体装置５００は、ダミートレンチ部３０を有さない点で実施例１の半導体装置１００と相違する。半導体装置５００は、トランジスタ部５７０およびダイオード部５８０を備える。
半導体装置５００は、ダイオード部５８０におけるトランジスタ部５７０との境界側において、エミッタトレンチ部６０を有する。即ち、本例の半導体装置５００は、境界領域８１にダミートレンチ部３０を有さない。つまり、ゲートトレンチ部４０以外のトレンチ部は、ゲート金属層５０と接続されていないので、実施例１に係る半導体装置１００と比較してゲートエミッタ間容量が小さくなる。
ここで、半導体装置５００がＦＷＤ動作している際に半導体装置５００にノイズが生じると、閾値電圧Ｖｔｈ以上の電位差が生じて、トランジスタ部５７０が誤ってオンする場合がある。ゲートエミッタ間容量が小さい程、半導体装置５００に対するノイズの影響が大きくなる。トランジスタ部５７０が誤ってオンすると、逆回復時に短絡電流が流れて短絡モードとなり、半導体装置５００が破壊される場合がある。
一方、半導体装置１００は、ダミートレンチ部３０を有するので、ゲートエミッタ間容量が増加する。これにより、半導体装置１００にノイズが生じた場合であっても、トランジスタ部７０が誤ってオンしにくくなる。このように、ダミートレンチ部３０を設けることは、ノイズカットキャパシタを設けることと同等となる。これにより、半導体装置１００へのノイズの影響が低減される。
図５は、比較例に係る半導体装置５００のチップ全体図の一例を示す。本例の半導体装置５００は、複数のトランジスタ部５７０および複数のダイオード部５８０を備える。
本例の半導体装置５００では、ダイオード部５８０のＹ軸方向の幅Ｗｄは、トランジスタ部５７０のＹ軸方向の幅Ｗｔよりも小さい。また、本例では、トランジスタ部５７０のＸ軸方向の幅およびダイオード部５８０のＸ軸方向の幅は等しい。そして、複数のダイオード部５８０の総面積は、複数のトランジスタ部５７０の総面積よりも小さい。
半導体装置５００は、スイッチング時に、トランジスタ部５７０側の電流が徐々にダイオード部５８０側に集中する場合がある。この場合、半導体装置５００は、局所的に発熱し、破壊される場合がある。このように、ターンオフ時に電流は均一に流れているが、時間と共にカソード領域に流れようとすることで電流が集中する場合がある。半導体装置５００では、ダイオード部５８０のＹ軸方向の幅Ｗｄは、トランジスタ部５７０のＹ軸方向の幅Ｗｔよりも小さいので、電流集中による発熱が顕著である。特に、高電流密度でスイッチングする場合、半導体装置５００が破壊される恐れがある。
図６は、半導体装置１００のチップ全体図の一例を示す。本例の半導体装置１００は、複数のトランジスタ部７０および複数のダイオード部８０を備える。半導体装置１００は、トランジスタ部７０およびダイオード部８０が設けられた活性領域の外側において、エッジ終端領域１０２および外側領域１０４を備える。
エッジ終端領域１０２は、半導体基板１０の上面側の電界集中を緩和する。例えば、エッジ終端領域１０２は、ガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
外側領域１０４は、トランジスタ部７０およびダイオード部８０に隣接して設けられる。例えば、外側領域１０４は、ゲートパッド、センス部および温度検出部を備える。
本例の半導体装置１００は、１５個のトランジスタ部７０および１２個のダイオード部８０を備える。本例の半導体装置１００では、ダイオード部８０のＹ軸方向の幅Ｗｄは、トランジスタ部７０のＹ軸方向の幅Ｗｔ以上であって、好ましくはＹ軸方向の幅Ｗｔよりも大きい。例えば、ダイオード部８０のＹ軸方向における幅Ｗｄは、５００μｍ以上であってよく、１０００μｍ以上であってよく、１５００μｍ以上であってよい。また、本例では、トランジスタ部７０のＸ軸方向の幅およびダイオード部８０のＸ軸方向の幅は等しい。本例の半導体装置１００において、ダイオード部８０の総面積は、トランジスタ部７０の総面積以上であって、好ましくはトランジスタ部７０の総面積よりも大きい。
本例の半導体装置１００は、ダイオード部８０のＹ軸方向の幅Ｗｄは、トランジスタ部７０のＹ軸方向の幅Ｗｔ以上であるので、トランジスタ部７０に流れる電流がダイオード部８０のカソード領域８２にも流れることにより、電流の集中を緩和することができる。したがって、本例の半導体装置１００では、電流の集中が緩和されるので、破壊されにくくなる。
ダイオード部８０の総面積は、トランジスタ部７０の総面積の１．２倍よりも大きくてもよく、１．５倍よりも大きくてもよく、２．０倍よりも大きくてもよい。トランジスタ部７０の総面積とダイオード部８０の総面積との比率は、半導体装置１００の導通損失と電流集中とのトレードオフの観点から設定される。即ち、トランジスタ部７０の総面積が大きくなる程、導通損失が低減される傾向にある。一方、ダイオード部８０の総面積が大きくなる程、電流集中が緩和される傾向にある。
半導体装置１００は、トランジスタ部７０の総面積以上の総面積のダイオード部８０を有する場合、ダイオード部８０の総面積がトランジスタ部７０の総面積よりも小さい場合よりも、ゲートエミッタ間容量が小さくなる。しかしながら、本例の半導体装置１００は、ダミートレンチ部３０を境界領域８１に設けることにより、ゲートエミッタ間容量の低減を抑制できる。
なお、半導体装置１００は、半導体チップのサイズを固定とする場合、ダイオード部８０の総面積をトランジスタ部７０の総面積以上にして、且つ、トランジスタ部７０およびダイオード部８０の個数を少なくしてもよい。これにより、トランジスタ部７０とダイオード部８０との界面の領域、即ち、トランジスタ部７０とダイオード部８０との互いの干渉を防止するための境界領域８１が少なくなるので、電流の損失が小さくなる。
本例の半導体装置１００は、Ｙ軸方向において、ダイオード部８０よりも多くのトランジスタ部７０を備える。これにより、Ｙ軸方向の両端には、トランジスタ部７０が配置されている。Ｙ軸方向の両端にトランジスタ部７０を設けることにより、ダイオード部８０における電流集中が生じにくくなる。
例えば、本例の半導体装置１００は、Ｙ軸方向において、５つのトランジスタ部７０と４つのダイオード部８０を備える。但し、Ｙ軸方向におけるトランジスタ部７０およびダイオード部８０の個数は、これに限られない。例えば、トランジスタ部７０とダイオード部８０の個数は、４つと３つであっても、３つと２つであっても、２つと１つであってもよい。また、トランジスタ部７０とダイオード部８０の個数は、６つと５つであっても、７つと６つであっても、８つと７つであってもよい。なお、Ｙ軸方向において、トランジスタ部７０およびダイオード部８０の個数は、同一であってもよい。
また、半導体装置１００は、Ｘ軸方向において、トランジスタ部７０およびダイオード部８０を３列ずつ備える。但し、Ｘ軸方向におけるトランジスタ部７０およびダイオード部８０の列の数は、これに限られない。例えば、Ｘ軸方向におけるトランジスタ部７０およびダイオード部８０の列の数は、１列であっても、２列であっても、４列であっても、５列であっても、それ以上であってもよい。
図７Ａは、電流密度分布を示すグラフである。縦軸は電流密度［Ａ／ｃｍ２］を示し、横軸はＹ軸方向の任意の位置を示す。
分布Ｄ１は、半導体装置１００を用いた場合の電流密度分布を示す。本例の半導体装置１００は、トランジスタ部７０の総面積とダイオード部８０の総面積との比率が２０：４０の場合を示す。即ち、ダイオード部８０の総面積は、トランジスタ部７０およびダイオード部８０の総面積の約６６％に相当する。
分布Ｄ２は、半導体装置１００を用いた場合の電流密度分布を示す。本例の半導体装置１００は、トランジスタ部７０の総面積とダイオード部８０の総面積との比率が２０：２０の場合を示す。即ち、ダイオード部８０の総面積は、トランジスタ部７０およびダイオード部８０の総面積の５０％に相当する。
分布Ｄ３は、半導体装置５００を用いた場合の電流密度分布を示す。本例の半導体装置５００は、トランジスタ部５７０の総面積とダイオード部５８０の総面積との比率が２０：６の場合を示す。即ち、ダイオード部５８０の総面積は、トランジスタ部５７０およびダイオード部５８０の総面積の約２３％に相当する。
分布Ｄ１～分布Ｄ３を比較すると、ダイオード部８０の比率の増加に伴い、電流密度の最大値が減少している。即ち、半導体装置１００は、ダイオード部８０の総面積をトランジスタ部７０の総面積以上とすることにより、電流密度の最大値を低減することができる。
図７Ｂは、半導体装置１００と半導体装置５００のターンオフ波形を示すグラフである。本グラフは、コレクタ電流Ｉｃ［Ａ／ｃｍ２］およびコレクタエミッタ間電圧Ｖｃｅの時間変化を示す。半導体装置１００のコレクタ電流Ｉｃは、半導体装置５００のコレクタ電流Ｉｃよりも大きい。即ち、半導体装置１００は、ダイオード部８０の幅をトランジスタ部７０の幅よりも大きくすることにより、半導体装置５００よりも高電流密度のスイッチングを実現することができる。
図８Ａ～図８Ｄは、ゲートトレンチ部Ｇとエミッタトレンチ部Ｅとの比率を変化させた場合の伝導電流密度分布を比較するための図である。縦軸は伝導電流密度分布［Ａ／ｃｍ２］を示し、横軸はトランジスタ部およびダイオード部付近のＹ軸方向の位置を示す。ゲートトレンチ部Ｇは、ゲート金属層５０と電気的に接続され、エミッタ領域１２と接して設けられたトレンチ部である。エミッタトレンチ部Ｅは、エミッタ電極５２と電気的に接続されたトレンチ部である。
図８Ａは、フルゲートの半導体装置の伝導電流密度分布を示す。本例の半導体装置は、全てのトレンチ部がゲートトレンチ部Ｇとしている。即ち、本例の半導体装置では、全てのトレンチ部がゲート金属層５０と電気的に接続されている。
図８Ｂは、エミッタトレンチ部Ｅを有する半導体装置の伝導電流密度分布を示す。本例の半導体装置は、ゲートトレンチ部Ｇとエミッタトレンチ部Ｅとが２：１の比率で設けられている。即ち、本例の半導体装置では、ゲートトレンチ部Ｇの本数がエミッタトレンチ部Ｅの本数よりも多い。
図８Ｃは、エミッタトレンチ部Ｅを有する半導体装置の伝導電流密度分布を示す。本例の半導体装置５００は、ゲートトレンチ部Ｇとエミッタトレンチ部Ｅとが１：１の比率で設けられている。即ち、本例の半導体装置では、ゲートトレンチ部Ｇの本数がエミッタトレンチ部Ｅの本数と等しい。
図８Ｄは、エミッタトレンチ部Ｅを有する半導体装置の伝導電流密度分布を示す。本例の半導体装置５００は、ゲートトレンチ部Ｇとエミッタトレンチ部Ｅとが１：２の比率で設けられている。即ち、本例の半導体装置では、ゲートトレンチ部Ｇの本数がエミッタトレンチ部Ｅの本数よりも少ない。
図８Ａ～図８Ｄの伝導電流密度分布を参照すると、ゲートトレンチ部Ｇよりもエミッタトレンチ部Ｅの比率を増加させることにより、伝導電流密度分布が広がる傾向にある。例えば、図８Ａの伝導電流密度分布では、他の例と比較して特定の領域に局在化する傾向にある。また、エミッタトレンチ部Ｅの比率を増やすことにより、チャネル領域が少なくなるので、伝導電流の最大値が増加する傾向にある。
ここで、電流集中を抑制しつつ、ノイズの影響を低減した半導体装置１００を設計する方法の一例を示す。フルゲートの半導体装置では、全てのトレンチ部がゲート金属層５０と電気的に接続されており、トレンチ部周辺の電位がふらつく場合がある。そのため、半導体装置は、ゲートトレンチ部Ｇとエミッタトレンチ部Ｅの両方を有することが好ましい。但し、図８Ａ～図８Ｄで示した通り、ゲートトレンチ部Ｇよりもエミッタトレンチ部Ｅの比率を増加させると、伝導電流密度分布の最大値が増加する傾向にある。
伝導電流密度分布の最大値を抑制するために、トランジスタ部７０の総面積に対するダイオード部８０の総面積の比率を増加させると、半導体装置１００の破壊を抑制できる。とりわけ、本実施例１では、境界領域８１をダイオード部８０に設けている。境界領域８１をダイオード部８０に設けることにより、相対的に、カソード領域８２が長くなりコレクタ領域２２が短くなる。このため、エミッタ領域１２から放出される電子がカソード領域８２に流入しやすくなり、効果的に電流密度の最大値を低減することができる。
一方、トランジスタ部７０の総面積に対するダイオード部８０の総面積の比率を増加させると、ゲートエミッタ間容量が低下する。そこで、半導体装置１００は、境界領域８１にダミートレンチ部３０を設けることにより、ダイオード部８０の増加により電流の集中を緩和しつつ、ゲートエミッタ間容量を確保することができる。これにより、電流集中による素子の破壊を抑制しつつ、ノイズの影響の少ない半導体装置１００が実現できる。
なお、上述のダミートレンチ部３０は、トランジスタ部７０とダイオード部８０とが隣接する境界領域８１に限らず、エッジ終端領域１０２に隣接するトランジスタ部７０のエッジ終端領域１０２側にＸ軸方向に延伸するように設けられてよい。すなわち、エッジ終端領域１０２に隣接するトランジスタ部７０のエッジ終端領域１０２側に、エミッタ領域１２と接していないダミートレンチ部３０が設けられてよい。このダミートレンチ部３０が設けられるトランジスタ部７０のエッジ終端領域１０２側をエッジ隣接領域８４として破線で図示する。エッジ隣接領域８４は、トランジスタ部７０のＹ軸方向の正側又は負側において、エッジ終端領域１０２と隣接する領域である。これにより、ゲートエミッタ間容量を確保すると共に、トランジスタ部７０のエッジ終端領域１０２側にトランジスタとして機能しない無効領域を形成し、キャリアの集中を抑制することができる。したがって、境界領域８１に挿入されるダミートレンチ部３０の本数よりもエッジ隣接領域８４に挿入されるダミートレンチ部３０の本数が多くてよい。また、エッジ隣接領域８４のみ、ダミートレンチ部３０が設けられてもよい。エッジ隣接領域８４にダミートレンチ部３０を設けるにあたり、トランジスタ部７０のＹ軸方向の幅Ｗｔおよびダイオード部８０のＹ軸方向の幅Ｗｄは限定されない。
図９は、実施例３に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、上面ライフタイムキラー９５および下面ライフタイムキラー９６を備える点で、実施例１に係る半導体装置１００と相違する。
上面ライフタイムキラー９５および下面ライフタイムキラー９６は、キャリアのライフタイムを調整するために用いられる。上面ライフタイムキラー９５および下面ライフタイムキラー９６は、半導体基板１０の上面側又は下面側からイオンを注入することにより設けられる。例えば、上面ライフタイムキラー９５および下面ライフタイムキラー９６は、ヘリウムの注入により形成される。
上面ライフタイムキラー９５は、半導体基板１０の上面側に設けられる。例えば、実施例３の上面ライフタイムキラー９５は、ダイオード部８０に設けられる。本例の上面ライフタイムキラー９５は、非境界領域８３から境界領域８１の少なくとも一部に延伸して設けられている。上面ライフタイムキラー９５は、ダイオード部８０のアノード領域側のキャリアライフタイムを小さくすることにより、テール電流を小さくして、逆回復損失Ｅｒｒを低減することができる。
上面ライフタイムキラー９５は、トランジスタ部７０に設けられてもよいし、設けられなくてもよい。即ち、本例の上面ライフタイムキラー９５は、非境界領域８３から境界領域８１の途中まで延伸して設けられているが、境界Ｒまで延伸して設けられていてもよいし、境界Ｒを超えてトランジスタ部７０まで延伸して設けられていてもよい。また、本例では、半導体基板１０の下面側に設けられたコレクタ領域を半導体基板１０の上面に投影した領域をトランジスタ部７０、カソード領域８２を半導体基板１０の上面に投影した領域であってトランジスタ部７０以外の領域をダイオード部８０としている。但し、上面ライフタイムキラー９５が設けられていない領域をトランジスタ部７０、上面ライフタイムキラー９５が設けられている領域をダイオード部８０としてもよい。
下面ライフタイムキラー９６は、半導体基板１０の下面側に設けられる。本例の下面ライフタイムキラー９６は、トランジスタ部７０およびダイオード部８０の両方に設けられる。下面ライフタイムキラー９６の濃度は、ダイオード部８０側よりもトランジスタ部７０側で低くてよい。例えば、ダイオード部８０の境界領域８１における下面ライフタイムキラー９６の濃度は、ダイオード部８０の非境界領域８３における下面ライフタイムキラー９６の濃度よりも低い。これにより、カソード領域８２に電流が流れやすくなり、トランジスタ部７０における電流の集中が緩和されやすくなる。
カソード領域８２は、上面ライフタイムキラー９５よりもトランジスタ部７０側に延伸して設けられる。これにより、カソード領域８２に電流が流れやすくなり、トランジスタ部７０における電流の集中が緩和されやすくなる。
また、カソード領域８２の濃度は、ダイオード部８０側よりもトランジスタ部７０側で高くてよい。例えば、ダイオード部８０の境界領域８１におけるカソード領域８２の濃度は、ダイオード部８０の非境界領域８３におけるカソード領域８２の濃度よりも高い。これにより、カソード領域８２に電流がさらに流れやすくなり、トランジスタ部７０における電流の集中が緩和されやすくなる。
図１０は、実施例４に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、境界領域８１の構造が実施例１に係る半導体装置１００と相違する。
蓄積領域１６は、トランジスタ部７０に設けられている。但し、蓄積領域１６は、境界領域８１には設けられていない。即ち、蓄積領域１６は、ダミートレンチ部３０と隣接した第２メサ部９２には設けられていない。一方で、第２メサ部９２には、コンタクト領域１５が設けられている。本例の半導体装置１００は、ダミートレンチ部３０に挟まれた第２メサ部９２において、蓄積領域１６を有さないので、境界領域８１において、ホールをエミッタ電極５２に容易に引き抜くことができる。
図１１は、実施例５に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、ダミートレンチ部３０の構造が実施例１に係る半導体装置１００と相違する。
ダミートレンチ部３０は、ゲートトレンチ部４０およびエミッタトレンチ部６０と異なる形状を有する。本例のダミートレンチ部３０は、トレンチ内の絶縁膜およびトレンチ深さを調整することにより、半導体装置１００のゲートエミッタ間容量を調整することができる。
ダミー絶縁膜３２の膜厚は、ゲート絶縁膜４２およびエミッタ絶縁膜６２よりも薄い。これにより、半導体装置１００のゲートエミッタ間容量が増加する。本例では、半導体基板１０の上面側に形成するトレンチの幅を変えずに、ダミー絶縁膜３２の膜厚を薄くしている。但し、ゲートトレンチ部４０およびエミッタトレンチ部６０を設けるためのトレンチの幅を大きくして、ゲート絶縁膜４２およびエミッタ絶縁膜６２の膜厚を厚くすることにより、相対的にダミー絶縁膜３２の膜厚を薄くしてもよい。
ダミートレンチ部３０のトレンチ深さは、ゲートトレンチ部４０のトレンチ深さおよびエミッタトレンチ部６０のトレンチ深さよりも深い。これにより、半導体装置１００のゲートエミッタ間容量が増加する。なお、本例では、ダミートレンチ部３０のトレンチ深さを深くしているが、ゲートトレンチ部４０およびエミッタトレンチ部６０を設けるためのトレンチの深さを浅くすることにより、相対的にダミートレンチ部３０のトレンチ深さを深くしてもよい。
本例の半導体装置１００は、ダミー絶縁膜３２の膜厚を薄くし、ダミートレンチ部３０のトレンチ深さを深くすることにより、ゲートエミッタ間容量を増加させることができる。これにより、半導体装置１００に対するノイズの影響が小さくなる。なお、半導体装置１００は、ダミー絶縁膜３２の膜厚又はダミートレンチ部３０のトレンチ深さのいずれか一方を調整することにより、ゲートエミッタ間容量を増加させてもよい。
図１２は、実施例６に係る半導体装置２００の上面図の一例である。本例の半導体装置２００は、トランジスタ部７０および電流センス部２１０を備える。トランジスタ部７０の構造は、図１Ａから図１１において説明したいずれかの態様のトランジスタ部７０と同一であってよく、いずれかの態様のトランジスタ部７０の一部分の構造と同一であってよく、異なる態様であってもよい。
本例のトランジスタ部７０は、ゲートトレンチ部４０およびエミッタトレンチ部６０を有する。ゲートトレンチ部４０に接するメサ部、および、エミッタトレンチ部６０に接するメサ部は、図１Ａから図１１において説明した第１メサ部９１と同一の構造を有してよい。また、トランジスタ部７０は、ダミートレンチ部３０と、ダミートレンチ部３０に接する第２メサ部９２を更に備えていてもよい。
半導体装置２００は、ダイオード部８０を更に備えていてもよい。この場合、トランジスタ部７０およびダイオード部８０の配列は、図１Ａから図１１において説明した半導体装置１００と同一であってよい。本例においても、ゲートトレンチ部４０、エミッタトレンチ部６０およびダミートレンチ部３０の各トレンチ部は、Ｘ軸方向に延伸して設けられており、且つ、Ｙ軸方向に配列されている。
本例の半導体基板１０の上面には、ゲート配線部４６と接続されるゲートパッド２０８、電流センス部２１０に接続される電流センスパッド２０２、アノードパッド２０４およびカソードパッド２０６が設けられている。アノードパッド２０４およびカソードパッド２０６は、半導体基板１０の上面の上方に配置された温度検出部に接続されるパッドである。温度検出部は、例えばポリシリコン等で形成されたＰＮダイオードである。なお半導体基板１０の上面に配置されるパッドは、これらに限定されない。
上述したように各パッドは、外側領域１０４に配置される。電流センス部２１０も、外側領域１０４に配置されてよい。電流センス部２１０の少なくとも一部分は、上面視において、いずれか２つのパッドに挟まれていてよい。電流センス部２１０を外側領域１０４に設けることで、トランジスタ部７０等の面積が減少することを抑制できる。
本例では、ゲートパッド２０８と、電流センス部２１０および電流センスパッド２０２とが、半導体基板１０の上面において逆側に配置されている。図１２の例では、ゲートパッド２０８が設けられた外側領域１０４－１と、電流センス部２１０および電流センスパッド２０２が設けられた外側領域１０４－２は、Ｙ軸方向においてトランジスタ部７０を挟んで配置されている。外側領域１０４－２には、アノードパッド２０４およびカソードパッド２０６が配置されていてよい。ただし各パッドの配置は、図１２の例に限定されない。各パッドの配置は、図１Ａから図１１において説明した半導体装置１００と同様であってもよい。
ゲート配線部４６は、ゲート金属層５０およびゲートランナー４８を有する。ゲート金属層５０は、上面視においてトランジスタ部７０（ダイオード部８０が設けられている場合、トランジスタ部７０およびダイオード部８０）を囲んで配置されている。ゲートランナー４８は、ゲート金属層５０に沿って配置されてよい。ゲートランナー４８は、少なくとも部分的に、ゲート金属層５０の下方に重なって配置されていてよい。ゲートランナー４８は、トランジスタ部７０を横切って配置されていてもよい。ゲートランナー４８は、外側領域１０４に沿って配置されていてもよい。ゲートランナー４８は、ゲートトレンチ部４０およびダミートレンチ部３０に接続されており、ゲート電圧を伝達する。
電流センス部２１０は、トランジスタ部７０に流れる電流を検出する。本例の電流センス部２１０は、少なくとも一つのゲートトレンチ部４０および第１メサ部９１を備える。本例の電流センス部２１０においても、各トレンチ部は、Ｘ軸方向に延伸して設けられており、且つ、Ｙ軸方向に配列されている。ただし、電流センス部２１０の各トレンチ部の延伸方向および配列方向は、トランジスタ部７０における各トレンチ部の延伸方向および配列方向とは異なっていてもよい。
本例の電流センス部２１０は、トランジスタ部７０と同様の構造を有することで、トランジスタ部７０に流れる電流を、上面視におけるチャネル面積比に応じた比率で模擬する。上面視における電流センス部２１０の面積は、トランジスタ部７０の面積よりも小さい。電流センス部２１０の面積は、半導体基板１０の上面に配置されたゲートパッド２０８等の各パッドの面積より小さくてもよい。
本例では、各トレンチ部の配列方向の単位長さに含まれる、ゲートトレンチ部４０の本数Ｇを、エミッタトレンチ部６０の本数Ｅで除算した値Ｇ／Ｅを、ゲートエミッタ比と称する。なお、ダミートレンチ部３０が設けられている場合、ゲートエミッタ比は、ゲートトレンチ部４０の本数Ｇとダミートレンチ部３０の本数Ｄの和を、エミッタトレンチ部６０の本数Ｅで除算した値（Ｇ＋Ｄ）／Ｅをゲートエミッタ比としてよい。
電流センス部２１０のゲートエミッタ比は、トランジスタ部７０のゲートエミッタ比よりも大きい。つまり、電流センス部２１０においては、トランジスタ部７０に比べて、ゲートトレンチ部４０が高い密度で配置されている。電流センス部２１０のゲートエミッタ比は、電流センス部２１０内においてＹ軸方向に配列された全てのトレンチ部の本数から算出してよい。トランジスタ部７０のゲートエミッタ比も、トランジスタ部７０内においてＹ軸方向に配列された全てのトレンチ部の本数から算出してよい。
電流センス部２１０は、トランジスタ部７０に比べて面積が小さいので、絶縁耐量が低くなる傾向がある。これに対して、電流センス部２１０のゲートエミッタ比を高くすることで、電流センス部２１０におけるゲートエミッタ間の絶縁膜容量を大きくすることができる。このため、ＥＳＤ（静電気放電）等により各電極に電荷が注入された場合でも電圧上昇を抑制できる。従って、電流センス部２１０の絶縁耐量を高くできる。また、電流センス部２１０にエミッタトレンチ部６０を設けない場合、電流センス部２１０のエミッタトレンチ部６０のスクリーニング試験を省略することができる。
図１３は、トランジスタ部７０の断面の一例を示す図である。図１３においては、エミッタ領域１２を通るＹＺ断面を示している。本例のトランジスタ部７０は、１本のゲートトレンチ部４０と、１本のエミッタトレンチ部６０とが、Ｙ軸方向に沿って交互に配列されている。この場合、トランジスタ部７０のゲートエミッタ比は、１／１＝１である。
なお、それぞれのコンタクトホール５４には、バリアメタル５７が設けられていてよい。バリアメタル５７は、チタン膜および窒化チタン膜の少なくとも一つの膜を含んでよい。バリアメタル５７は、層間絶縁膜３８を覆って設けられていてもよい。また、コンタクトホール５４には、タングステンプラグ５８が設けられていてもよい。バリアメタル５７およびタングステンプラグ５８は、図１Ａから図１１において説明した半導体装置１００にも設けられていてよい。
図１４は、電流センス部２１０の断面の一例を示す図である。図１４においては、エミッタ領域１２を通るＹＺ断面を示している。本例の電流センス部２１０は、Ｙ軸方向に沿ってゲートトレンチ部４０が連続的に配列されており、エミッタトレンチ部６０は設けられていない。つまり、本例の電流センス部２１０の全てのトレンチ部はゲートトレンチ部４０である。この場合、電流センス部２１０のゲートエミッタ比は１／０となり、無限大の値になる。本例の電流センス部２１０であっても、トレンチ部の配列方向（Ｙ軸方向）の両端にいくつかのエミッタトレンチ部６０が設けられてもよい。電流センス部２１０のゲートエミッタ比は、トランジスタ部７０のゲートエミッタ比の２倍以上であってよく、１０倍以上であってもよい。
また、電流センス部２１０およびトランジスタ部７０のそれぞれにおいて、上面視における蓄積領域１６の面積を、エミッタ領域１２の面積で除算した値を、蓄積領域１６の面積比と称する。つまり、電流センス部２１０の蓄積領域１６の面積比は、上面視において電流センス部２１０に含まれる蓄積領域１６の総面積を、電流センス部２１０に含まれるエミッタ領域１２の総面積で除算した値である。同様に、トランジスタ部７０の蓄積領域１６の面積比は、上面視においてトランジスタ部７０に含まれる蓄積領域１６の総面積を、トランジスタ部７０に含まれるエミッタ領域１２の総面積で除算した値である。
電流センス部２１０の蓄積領域１６の面積比は、トランジスタ部７０の蓄積領域１６の面積比よりも小さいことが好ましい。電流センス部２１０に含まれる蓄積領域１６の面積比を小さくすることで、電流センス部２１０におけるＩＥ効果を小さくでき、少数キャリア蓄積によるクランプ電圧の低下を抑制できる。従って、例えばターンオフ時にトランジスタ部７０で電圧がクランプしても、電流センス部２１０におけるアバランシェの発生を抑制し、電流センス部２１０での破壊を抑制できる。また、電流センス部２１０の蓄積領域１６の面積比を小さくすることで、電流センス部２１０における電圧波形が、過剰に急峻に変動することを抑制できる。このため、電流センス部２１０内における動作のアンバランスを抑制して、電流センス部２１０の破壊を抑制できる。
図１３の例では、トランジスタ部７０は、エミッタ領域１２および蓄積領域１６の両方が設けられている。図１４の例では、電流センス部２１０は、エミッタ領域１２が設けられる一方で、蓄積領域１６が設けられていない。つまり、図１４に示した電流センス部２１０における蓄積領域１６の面積比はゼロである。電流センス部２１０の蓄積領域１６の面積比は、トランジスタ部７０の蓄積領域１６の面積比の半分以下であってよく、１／１０以下であってもよい。
図１５は、外側領域１０４－２の近傍を拡大した上面図である。上述したように、ゲートランナー４８は、外側領域１０４－２を囲んで設けられている。本例のゲートランナー４８は、上面視において外側領域１０４－２を横切って設けられた横断部４７を有する。本例の横断部４７は、外側領域１０４－２をＹ軸方向に横断している。横断部４７は、外側領域１０４－２のＹ軸方向の両端に沿って設けられた２本のゲートランナー４８を接続する。横断部４７は、アノードパッド２０４およびカソードパッド２０６とは重ならないように設けられてよい。
ゲート配線部４６は、ゲート配線部４６の上面から下面まで貫通して設けられた開口部２１２を有する。本例においては、ゲートランナー４８の横断部４７に、開口部２１２が設けられている。開口部２１２は、ポリシリコンのゲートランナー４８を貫通している。図１５では、ゲートランナー４８において開口部２１２以外の領域に斜線のハッチングを付している。
電流センス部２１０は、ゲートランナー４８の下方において、少なくとも一部分が、開口部２１２と重なる領域に配置されている。電流センス部２１０は、少なくとも一部分が、開口部２１２以外のゲートランナー４８の領域と重なって配置されてよい。図１５の例では、電流センス部２１０の全体が、開口部２１２またはゲートランナー４８のいずれかと重なって配置されている。電流センス部２１０がゲートランナー４８の下方に配置されることで、電流センス部２１０のゲートトレンチ部４０と、ゲートランナー４８とを容易に接続することができる。
また、電流センス部２１０の少なくとも一部が開口部２１２により露出することで、電流センス部２１０と電流センスパッド２０２とを容易に接続することができる。電流センスパッド２０２は、少なくとも一部が、開口部２１２に設けられてよい。本例の電流センスパッド２０２は、ゲートランナー４８とは重ならない位置から、ゲートランナー４８の上方を通り開口部２１２まで延伸して設けられてよい。図１５では、電流センスパッド２０２のうち、ゲートランナー４８の上方に設けられた部分を破線で示している。電流センスパッド２０２と、ゲートランナー４８とは、層間絶縁膜等により絶縁されている。電流センスパッド２０２は、開口部２１２の全体を覆って設けられてもよい。
図１６は、開口部２１２の近傍を拡大した上面図である。図１６においては、電流センスパッド２０２を省略している。本例においては、半導体基板１０には、第１ウェル領域２２０と、第２ウェル領域２１８とが設けられている。第１ウェル領域２２０および第２ウェル領域２１８は、半導体基板１０の上面から、トレンチ部の下端よりも深くまで設けられたＰ＋型の領域である。第１ウェル領域２２０は、図１Ａから図１１において説明した半導体装置１００のウェル領域１１に対応している。
第１ウェル領域２２０は、上面視においてトランジスタ部７０（ダイオード部８０が設けられている場合、トランジスタ部７０およびダイオード部８０）を囲んで設けられている。第２ウェル領域２１８は、上面視において電流センス部２１０を囲んで設けられている。本例では、第２ウェル領域２１８を電流センス部２１０の一部としている。つまり、第２ウェル領域２１８の上面視における外周端が、電流センス部２１０の上面視における外周端と一致する。
第１ウェル領域２２０および第２ウェル領域２１８は、分離して配置されている。例えば第１ウェル領域２２０および第２ウェル領域２１８の間には、ドリフト領域１８等のＮ型の領域が設けられていてよい。
本例の電流センス部２１０は、エミッタ配置領域２１６と、エミッタ非配置領域２１４とを有する。エミッタ配置領域２１６は、上面視においてエミッタ領域１２が周期的に配置された領域である。例えばエミッタ配置領域２１６には、図１Ａ等に示したように、エミッタ領域１２とコンタクト領域１５とがＸ軸方向に沿って交互に配置されている。エミッタ配置領域２１６は、電流センス部２１０の上面視における中央を含む領域であってよい。
エミッタ非配置領域２１４は、エミッタ領域１２が設けられていない領域である。エミッタ非配置領域２１４の上面には、Ｐ型の領域が露出していてよい。当該Ｐ型の領域は、コンタクト領域１５と同一のドーピング濃度を有してよく、ベース領域１４と同一のドーピング濃度を有してよく、他のドーピング濃度を有していてもよい。
エミッタ非配置領域２１４は、上面視においてエミッタ配置領域２１６を囲んで設けられている。一例として、エミッタ配置領域２１６およびエミッタ非配置領域２１４の上面視における外形は矩形である。エミッタ非配置領域２１４は、上面視において第２ウェル領域２１８に囲まれている。
エミッタ配置領域２１６およびエミッタ非配置領域２１４には、ゲートトレンチ部４０等のトレンチ部と、各メサ部が配置されている。図１６においては、一部のトレンチ部を破線で示している。それぞれのトレンチ部は、Ｘ軸方向に延伸して設けられている。Ｘ軸方向においてエミッタ配置領域２１６およびエミッタ非配置領域２１４が並んで配置されている場合、トレンチ部は、エミッタ配置領域２１６およびエミッタ非配置領域２１４の両方に跨って連続して設けられてよい。ゲートトレンチ部４０のＸ軸方向における端部は、第２ウェル領域２１８の内部に設けられてよい。これにより、ゲートトレンチ部４０の端部への電界集中を緩和できる。
ゲートトレンチ部４０のＸ軸方向における端部は、ゲートランナー４８と重なる位置に設けられることが好ましい。つまりゲートトレンチ部４０の当該端部は、開口部２１２の外側に配置されていることが好ましい。これにより、ゲートトレンチ部４０と、ゲートランナー４８とを容易に接続できる。
エミッタ配置領域２１６およびエミッタ非配置領域２１４は、全体が開口部２１２により露出してよい。これにより、エミッタ配置領域２１６およびエミッタ非配置領域２１４の全体を、電流センスパッド２０２と接続できる。
図１６の例では、上面視における開口部２１２の端部は、第２ウェル領域２１８の上方に配置されている。他の例では、開口部２１２の端部は、エミッタ非配置領域２１４の上方に配置されていてもよい。
図１７は、第２ウェル領域２１８と、エミッタ配置領域２１６との距離を説明する上面図である。図１７においては、第２ウェル領域２１８、エミッタ配置領域２１６およびエミッタ非配置領域２１４以外の構造を省略している。
Ｘ軸方向において、エミッタ配置領域２１６と第２ウェル領域２１８との最短距離をＸ１ｓとし、エミッタ配置領域２１６の長さをＸ２ｓとする。距離Ｘ１ｓは、エミッタ配置領域２１６内でＸ軸方向の最も外側に配置されたエミッタ領域１２と、第２ウェル領域２１８との最短距離である。長さＸ２ｓは、エミッタ配置領域２１６内でＸ軸方向の両端に配置されたエミッタ領域１２の間の、Ｘ軸方向の最大距離である。
Ｙ軸方向において、エミッタ配置領域２１６と第２ウェル領域２１８との最短距離をＹ１ｓとし、エミッタ配置領域２１６の幅をＹ２ｓとする。距離Ｙ１ｓは、エミッタ配置領域２１６内でＹ軸方向の最も外側に配置されたエミッタ領域１２と、第２ウェル領域２１８との最短距離である。長さＹ２ｓは、エミッタ配置領域２１６内でＹ軸方向の両端に配置されたエミッタ領域１２の間の最大距離である。
本例の電流センス部２１０は、トランジスタ部７０に比べてゲートエミッタ比が高い。このため、トランジスタ部７０と同一のゲートエミッタ比を有する場合に比べて、エミッタ配置領域２１６の面積を小さくしても、同等のチャネル面積を確保できる。エミッタ配置領域２１６の面積を小さくできるので、第２ウェル領域２１８と、エミッタ領域１２との距離Ｘ１ｓ、Ｙ１ｓを大きくでき、電流センス部２１０に流れる電流と、他の領域に流れる電流とを分離しやすくなる。
一例として、距離Ｘ１ｓは、長さＸ２ｓの１０％以上であってよく、２０％以上であってもよい。距離Ｙ１ｓは、幅Ｙ２ｓの１０％以上であってよく、２０％以上であってよく、３０％以上であってもよい。
図１８は、距離Ｘ１ｓを説明する図である。図１８は、図１６の領域Ａの概要を示す上面図である。領域Ａは、Ｘ軸方向に並んで配置されたエミッタ配置領域２１６、エミッタ非配置領域２１４および第２ウェル領域２１８を含む領域である。
上述したように、距離Ｘ１ｓは、Ｘ軸方向において最も外側に配置されたエミッタ領域１２と、第２ウェル領域２１８との最短距離である。当該エミッタ領域１２と、第２ウェル領域２１８との間には、コンタクト領域１５およびベース領域１４の少なくとも一方が設けられていてよい。図１８の例では、Ｘ軸方向において、最も外側のエミッタ領域１２と第２ウェル領域２１８との間の領域の半分以上にベース領域１４が配置されている。他の例では、Ｘ軸方向において、最も外側のエミッタ領域１２と第２ウェル領域２１８との間の領域の半分以上にコンタクト領域１５が配置されていてもよい。なお、Ｘ軸方向において、最も外側のエミッタ領域１２と第２ウェル領域２１８との間の領域すべてにベース領域１４やコンタクト領域１５が配置されていてもよい。
図１９は、距離Ｙ１ｓを説明する図である。図１９は、図１６の領域Ｂの概要を示す上面図である。領域Ｂは、Ｙ軸方向に並んで配置されたエミッタ配置領域２１６、エミッタ非配置領域２１４および第２ウェル領域２１８を含む領域である。
上述したように、距離Ｙ１ｓは、Ｙ軸方向において最も外側に配置されたエミッタ領域１２と、第２ウェル領域２１８との最短距離である。当該エミッタ領域１２と、第２ウェル領域２１８との間には、コンタクト領域１５およびベース領域１４の少なくとも一方が設けられていてよい。なお、図１６において一部のトレンチ部を破線で示しているように、本例の距離Ｙ１ｓの範囲には、Ｘ軸方向に延伸するゲートトレンチ部４０やエミッタトレンチ部６０が設けられてよい。
図２０は、トランジスタ部７０における距離Ｘ１ｔを説明する図である。図２０は、トランジスタ部７０の上面図を部分的に示している。距離Ｘ１ｔは、トランジスタ部７０において、Ｘ軸方向の最も外側のエミッタ領域１２と、第１ウェル領域２２０との、Ｘ軸方向における最短距離である。
図１８に示した電流センス部２１０における距離Ｘ１ｓは、トランジスタ部７０における距離Ｘ１ｔよりも大きくてよい。上述したように、電流センス部２１０における距離Ｘ１ｓを大きくすることで、電流センス部２１０に流れる電流と、他の領域に流れる電流とを分離しやすくなる。距離Ｘ１ｓは、距離Ｘ１ｔの２倍以上であってよく、５倍以上であってもよい。
図２１は、図１６の領域Ａの他の構成例を示す図である。図２１においては、電流センス部２１０の第２ウェル領域２１８に接するベース領域１４のＸ軸方向における長さをＸｂ、最も外側に配置されたエミッタ領域１２と当該ベース領域１４との距離をＸｃとする。本例においても、電流センス部２１０における距離Ｘ１ｓは、トランジスタ部７０における距離Ｘ１ｔよりも大きい。
図１８の例では、電流センス部２１０の第２ウェル領域２１８に接するベース領域１４の長さＸｂは、トランジスタ部７０の第１ウェル領域２２０に接するベース領域１４の長さよりも大きかった。つまり、電流センス部２１０の当該ベース領域１４を、トランジスタ部７０の当該ベース領域よりも長くすることで、第２ウェル領域２１８と、最も外側のエミッタ領域１２との距離Ｘ１ｓを広げていた。
本例では、最も外側に配置されたエミッタ領域１２と第２ウェル領域２１８に接するベース領域１４との距離Ｘｃを、トランジスタ部７０において最も外側に配置されたエミッタ領域１２と第１ウェル領域２１８に接するベース領域１４との距離よりも大きくする。これにより、電流センス部２１０における距離Ｘ１ｓを、トランジスタ部７０における距離Ｘ１ｔよりも大きくできる。
なお、電流センス部２１０において、最も外側に配置されたエミッタ領域１２と第２ウェル領域２１８に接するベース領域１４との間には、コンタクト領域１５が設けられてよい。つまり、距離Ｘｃは、最も外側に配置されたエミッタ領域１２と第２ウェル領域２１８に接するベース領域１４との間に配置されたコンタクト領域１５の長さである。電流センス部２１０において、Ｘ軸方向で最も外側に配置されたコンタクト領域１５の長さＸｃは、トランジスタ部７０において、Ｘ軸方向で最も外側に配置されたコンタクト領域１５の長さより大きくてよい。
図２２は、トランジスタ部７０における距離Ｙ１ｔを説明する図である。図２２は、トランジスタ部７０の上面図を部分的に示している。距離Ｙ１ｔは、トランジスタ部７０において、Ｙ軸方向の最も外側のエミッタ領域１２と、第１ウェル領域２２０との、Ｙ軸方向における最短距離である。なお、図１９と同様に、本例の距離Ｙ１ｔの範囲には、Ｘ軸方向に延伸するゲートトレンチ部４０やエミッタトレンチ部６０が設けられてよい。
図１９に示した電流センス部２１０における距離Ｙ１ｓは、トランジスタ部７０における距離Ｙ１ｔよりも大きくてよい。上述したように、電流センス部２１０における距離Ｙ１ｓを大きくすることで、電流センス部２１０に流れる電流と、他の領域に流れる電流とを分離しやすくなる。距離Ｙ１ｓは、距離Ｙ１ｔの２倍以上であってよく、５倍以上であってもよい。
なお、半導体装置２００の電流センス部２１０には、トランジスタ部７０と同様に、下面ライフタイムキラー９６が設けられていてよい。また、電流センス部２１０には、上面ライフタイムキラー９５が設けられていてもよい。例えば、トランジスタ部７０に上面ライフタイムキラー９５が設けられている場合、電流センス部２１０にも上面ライフタイムキラー９５が設けられる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
本明細書および図面には、以下の各項目に記載された形態も開示されている。
（項目１）
トランジスタ部とダイオード部とを有する半導体装置であって、
前記トランジスタ部と前記ダイオード部とが隣接する領域に形成され、前記トランジスタ部と前記ダイオード部との干渉を防止する境界領域を有し、
前記トランジスタ部および前記ダイオード部は、予め定められた配列方向に配列された複数のトレンチ部を備え、
前記ダイオード部は、半導体基板のおもて面側とは反対側の面に第１導電型のカソード領域を備え、
前記ダイオード部の前記配列方向における幅は、前記トランジスタ部の前記配列方向における幅よりも大きく、
前記カソード領域は、前記配列方向において前記境界領域まで延伸して設けられている
半導体装置。
（項目２）
前記配列方向において、前記ダイオード部の幅が、１５００μｍ以上である
項目１に記載の半導体装置。
（項目３）
複数のトランジスタ部および複数のダイオード部を備え、
前記複数のダイオード部の総面積は、前記複数のトランジスタ部の総面積より大きい
項目１または２に記載の半導体装置。
（項目４）
前記半導体基板の上面の上方に設けられたゲート金属層と、
前記半導体基板の上面の上方に設けられたエミッタ電極と、
前記トランジスタ部において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
前記トランジスタ部において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
前記ダイオード部において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部とを更に備え、
前記エミッタトレンチ部は、前記トランジスタ部においても、前記ゲートトレンチ部の間に一定の周期で配置されている
項目１から３のいずれか一項に記載の半導体装置。
（項目５）
前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部を更に備える
項目４に記載の半導体装置。
（項目６）
前記境界領域は、前記トランジスタ部のデバイス構造とも、前記ダイオード部のデバイス構造とも異なるデバイス構造を有する領域である
項目１から５のいずれか一項に記載の半導体装置。
（項目７）
前記半導体基板の上面側の上方に設けられる層間絶縁膜と、
前記トランジスタ部および前記ダイオード部において、トレンチ部間の前記層間絶縁膜に設けられエミッタ電極が埋め込まれるコンタクトホールとを更に備え、
前記境界領域のトレンチ部間の前記層間絶縁膜には、前記コンタクトホールが設けられていない
項目１から６のいずれか一項に記載の半導体装置。
（項目８）
前記ダイオード部は、前記境界領域と非境界領域とを有し、
前記ダイオード部の前記境界領域における前記カソード領域の濃度は、前記ダイオード部の前記非境界領域における前記カソード領域の濃度よりも高い
項目１から７のいずれか一項に記載の半導体装置。
（項目９）
前記半導体基板の上面側とは反対側に設けられた下面ライフタイムキラーを更に備え、
前記ダイオード部は、前記境界領域と非境界領域とを有し、
前記ダイオード部の前記境界領域における前記下面ライフタイムキラーの濃度は、前記ダイオード部の前記非境界領域における前記下面ライフタイムキラーの濃度よりも低い
項目１から８のいずれか一項に記載の半導体装置。
（項目１０）
前記半導体基板の上面側において、少なくとも前記ダイオード部の非境界領域に導入される上面ライフタイムキラーを更に備え、
前記カソード領域は、前記上面ライフタイムキラーよりもトランジスタ部側に延伸して設けられる
項目１から９のいずれか一項に記載の半導体装置。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、４６・・・ゲート配線部、４７・・・横断部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、５７・・・バリアメタル、５８・・・タングステンプラグ、６０・・・エミッタトレンチ部、６１・・・延伸部分、６２・・・エミッタ絶縁膜、６３・・・接続部分、６４・・・エミッタ導電部、７０・・・トランジスタ部、８０・・・ダイオード部、８１・・・境界領域、８２・・・カソード領域、８３・・・非境界領域、８４・・・エッジ隣接領域、９１・・・第１メサ部、９２・・・第２メサ部、９３・・・第３メサ部、９５・・・上面ライフタイムキラー、９６・・・下面ライフタイムキラー、１００・・・半導体装置、１０２・・・エッジ終端領域、１０４・・・外側領域、２００・・・半導体装置、２０２・・・電流センスパッド、２０４・・・アノードパッド、２０６・・・カソードパッド、２０８・・・ゲートパッド、２１０・・・電流センス部、２１２・・・開口部、２１４・・・エミッタ非配置領域、２１６・・・エミッタ配置領域、２１８・・・第２ウェル領域、２２０・・・第１ウェル領域、５００・・・半導体装置、５７０・・・トランジスタ部、５８０・・・ダイオード部

Claims (38)

  1. トランジスタ部とダイオード部とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート金属層と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    少なくとも前記トランジスタ部において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
    少なくとも前記トランジスタ部において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
    前記トランジスタ部および前記ダイオード部において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部と、
    前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部と
    を備え、
    前記ゲートトレンチ部の本数をＧとし、前記ダミートレンチ部の本数をＤとした場合、
    ０．０１＜Ｄ／（Ｄ＋Ｇ）＜０．２
    が成り立つ半導体装置。
  2. 前記トランジスタ部と前記ダイオード部とが隣接する領域に形成され、前記トランジスタ部と前記ダイオード部との干渉を防止する境界領域を更に備え、
    前記ダミートレンチ部は、前記境界領域に配置される
    請求項１に記載の半導体装置。
  3. 前記ダミートレンチ部は、前記トランジスタ部又は前記ダイオード部の非境界領域にも設けられる
    請求項２に記載の半導体装置。
  4. 前記トランジスタ部と前記ダイオード部とが隣接する領域に形成され、前記トランジスタ部と前記ダイオード部との干渉を防止する境界領域を更に備え、
    前記ダミートレンチ部は、前記トランジスタ部又は前記ダイオード部の非境界領域に設けられる
    請求項１に記載の半導体装置。
  5. 前記トランジスタ部は、エッジ終端領域に隣接するエッジ隣接領域を有し、
    前記ダミートレンチ部は、前記エッジ隣接領域に設けられる
    請求項１から４のいずれか１項に記載の半導体装置。
  6. トランジスタ部とダイオード部とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート金属層と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    少なくとも前記トランジスタ部において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
    少なくとも前記トランジスタ部において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
    前記トランジスタ部および前記ダイオード部において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部と、
    前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部と
    を備え、
    前記ゲートトレンチ部、前記エミッタトレンチ部および前記ダミートレンチ部は、予め定められた配列方向に沿って配列されており、
    前記ダイオード部の前記配列方向における幅が、前記トランジスタ部の前記配列方向における幅よりも大きい半導体装置。
  7. 前記半導体基板の上面側において、少なくとも前記ダイオード部の非境界領域に導入される上面ライフタイムキラーと、
    前記半導体基板の下面側の前記ダイオード部に設けられる第１導電型のカソード領域と
    を更に備え、
    前記カソード領域は、前記上面ライフタイムキラーよりもトランジスタ部側に延伸して設けられる
    請求項１から６のいずれか一項に記載の半導体装置。
  8. トランジスタ部とダイオード部とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート金属層と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    少なくとも前記トランジスタ部において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
    少なくとも前記トランジスタ部において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
    前記トランジスタ部および前記ダイオード部において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部と、
    前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部と
    を備え、
    前記トランジスタ部において前記半導体基板の上面側に、前記半導体基板のドーピング濃度よりも高濃度である第１導電型の蓄積領域を更に備え、
    前記蓄積領域は、前記ダミートレンチ部と隣接したメサ部には設けられていない半導体装置。
  9. 前記半導体基板に設けられた第１導電型のドリフト領域を更に備え、
    前記ダミートレンチ部と隣接したメサ部は、
    前記半導体基板の上面側に設けられた第２導電型のコンタクト領域と、
    前記ドリフト領域と前記コンタクト領域との間に設けられた第２導電型のベース領域と
    を備え、
    前記コンタクト領域は、前記ベース領域よりも高ドーピング濃度である
    請求項１から８のいずれか一項に記載の半導体装置。
  10. トランジスタ部とダイオード部とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート金属層と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    少なくとも前記トランジスタ部において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
    少なくとも前記トランジスタ部において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
    前記トランジスタ部および前記ダイオード部において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部と、
    前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部と
    を備え、
    前記ダミートレンチ部のダミー絶縁膜の膜厚は、前記ゲートトレンチ部のゲート絶縁膜および前記エミッタトレンチ部のエミッタ絶縁膜よりも薄い半導体装置。
  11. トランジスタ部とダイオード部とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート金属層と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    少なくとも前記トランジスタ部において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
    少なくとも前記トランジスタ部において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
    前記トランジスタ部および前記ダイオード部において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部と、
    前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部と
    を備え、
    前記ダミートレンチ部のトレンチ深さは、前記ゲートトレンチ部のトレンチ深さおよび前記エミッタトレンチ部のトレンチ深さよりも深い半導体装置。
  12. トランジスタ部とダイオード部とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート金属層と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    少なくとも前記トランジスタ部において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
    少なくとも前記トランジスタ部において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
    前記トランジスタ部および前記ダイオード部において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部と、
    前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部と、
    電流センス部と
    を備え、
    前記ゲートトレンチ部、前記エミッタトレンチ部および前記ダミートレンチ部の各トレンチ部は、前記半導体基板の上面側において、予め定められた配列方向に沿って配列されており、
    前記配列方向の単位長さに含まれる前記ゲートトレンチ部の本数を前記エミッタトレンチ部の本数で除算したゲートエミッタ比が、前記電流センス部のほうが、前記トランジスタ部よりも大きい半導体装置。
  13. トランジスタ部とダイオード部とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート金属層と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    少なくとも前記トランジスタ部において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
    少なくとも前記トランジスタ部において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
    前記トランジスタ部および前記ダイオード部において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部と、
    前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部と、
    ２本の前記ダミートレンチ部に挟まれたダミートレンチメサ部と
    を備える半導体装置。
  14. トランジスタ部と電流センス部とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート配線部と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    前記半導体基板の上面側において、予め定められた配列方向に沿って配列された複数のトレンチ部と
    を備え、
    前記複数のトレンチ部は、
    前記ゲート配線部に電気的に接続されたゲートトレンチ部と、
    前記エミッタ電極に電気的に接続されたエミッタトレンチ部と
    を有し、
    前記配列方向の単位長さに含まれる前記ゲートトレンチ部の本数を前記エミッタトレンチ部の本数で除算したゲートエミッタ比が、前記電流センス部のほうが、前記トランジスタ部よりも大きい半導体装置。
  15. 前記トランジスタ部は、前記ゲートトレンチ部と前記エミッタトレンチ部の両方が配置されており、
    前記電流センス部は、前記ゲートトレンチ部が配置され、前記エミッタトレンチ部が配置されていない
    請求項１４に記載の半導体装置。
  16. 前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面側に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    前記半導体基板の内部において前記エミッタ領域よりも下方に設けられ、且つ、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域と
    を更に備え、
    前記半導体基板の上面と平行な面において、前記電流センス部に含まれる前記蓄積領域の面積を前記エミッタ領域の面積で除算した面積比が、前記トランジスタ部に含まれる前記蓄積領域の面積を前記エミッタ領域の面積で除算した面積比よりも小さい
    請求項１４または１５に記載の半導体装置。
  17. 前記トランジスタ部は、前記エミッタ領域および前記蓄積領域の両方が設けられており、
    前記電流センス部は、前記エミッタ領域が設けられ、前記蓄積領域が設けられていない
    請求項１６に記載の半導体装置。
  18. 前記ゲート配線部は、前記ゲート配線部の上面から下面まで貫通して設けられた開口部を有し、
    前記電流センス部の少なくとも一部は、前記開口部と重なる領域に配置されている
    請求項１４から１７のいずれか一項に記載の半導体装置。
  19. 前記ゲート配線部は、金属で形成されたゲート金属層と、不純物が添加された半導体で形成されたゲートランナーとを有し、
    前記開口部は前記ゲートランナーに設けられている
    請求項１８に記載の半導体装置。
  20. 前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面側に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    前記半導体基板の上面と平行な面において前記トランジスタ部を囲んで設けられ、且つ、前記半導体基板の上面からトレンチ部の下端よりも深くまで設けられた第１ウェル領域と、
    前記半導体基板の上面と平行な面において前記電流センス部を囲んで設けられ、且つ、前記半導体基板の上面からトレンチ部の下端よりも深くまで設けられた第２ウェル領域と
    を更に備え、
    前記電流センス部に設けられた前記エミッタ領域と前記第２ウェル領域との、前記配列方向における最短距離は、前記トランジスタ部に設けられた前記エミッタ領域と前記第１ウェル領域との、前記配列方向における最短距離よりも大きい
    請求項１４または１５に記載の半導体装置。
  21. 前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面側に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    前記半導体基板の上面と平行な面において前記トランジスタ部を囲んで設けられ、且つ、前記半導体基板の上面からトレンチ部の下端よりも深くまで設けられた第１ウェル領域と、
    前記半導体基板の上面と平行な面において前記電流センス部を囲んで設けられ、且つ、前記半導体基板の上面からトレンチ部の下端よりも深くまで設けられた第２ウェル領域と
    を更に備え、
    前記電流センス部に設けられた前記エミッタ領域と前記第２ウェル領域との、前記配列方向と垂直な方向における最短距離は、前記トランジスタ部に設けられた前記エミッタ領域と前記第１ウェル領域との、前記配列方向と垂直な方向における最短距離よりも大きい
    請求項１４または１５に記載の半導体装置。
  22. 第１のトレンチ部繰返し領域と、第２のトレンチ部繰返し領域とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート金属層と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
    前記第１のトレンチ部繰返し領域および前記第２のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部と、
    前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部と
    を備え、
    前記ゲートトレンチ部、前記エミッタトレンチ部および前記ダミートレンチ部は、トレンチ部であって、
    前記トレンチ部は、半導体基板の上面側に形成されたトレンチと、前記トレンチの内壁を覆う絶縁膜と、前記絶縁膜の内側に設けられる導電材料と
    を含み、
    前記第１のトレンチ部繰返し領域は、前記トレンチ部が第１のパターンで繰り返される領域であり、
    前記第２のトレンチ部繰返し領域は、前記トレンチ部が第２のパターンで繰り返される領域であり、
    前記第１のパターンでは、前記トレンチ部の配列方向において、前記ゲートトレンチ部の両側に前記エミッタトレンチ部が２本ずつ配列されている半導体装置。
  23. 前記第１のトレンチ部繰返し領域は、前記第２のトレンチ部繰返し領域とデバイス構造が異なる
    請求項２２に記載の半導体装置。
  24. 前記第１のパターンは、少なくとも１本の前記トレンチ部が前記第２のパターンと異なる
    請求項２２または２３に記載の半導体装置。
  25. 前記第２のパターンでは、前記トレンチ部の配列方向において、前記エミッタトレンチ部が繰返し配列されている
    請求項２２から２４のいずれか一項に記載の半導体装置。
  26. 前記第１のパターンでは、前記ゲートトレンチ部の本数が前記エミッタトレンチ部の本数と等しい
    請求項２２から２５のいずれか一項に記載の半導体装置。
  27. 第１のトレンチ部繰返し領域と、第２のトレンチ部繰返し領域とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート金属層と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
    前記第１のトレンチ部繰返し領域および前記第２のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部と、
    前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部と
    を備え、
    前記ゲートトレンチ部、前記エミッタトレンチ部および前記ダミートレンチ部は、トレンチ部であって、
    前記トレンチ部は、半導体基板の上面側に形成されたトレンチと、前記トレンチの内壁を覆う絶縁膜と、前記絶縁膜の内側に設けられる導電材料と
    を含み、
    前記第１のトレンチ部繰返し領域は、前記トレンチ部が第１のパターンで繰り返される領域であり、
    前記第２のトレンチ部繰返し領域は、前記トレンチ部が第２のパターンで繰り返される領域であり、
    前記第１のパターンでは、前記ゲートトレンチ部の本数が前記エミッタトレンチ部の本数よりも少ない半導体装置。
  28. 前記第１のトレンチ部繰返し領域は、第１の周期で前記トレンチ部が繰り返される領域であり、
    前記第２のトレンチ部繰返し領域は、第２の周期で前記トレンチ部が繰り返される領域である
    請求項２２または２３に記載の半導体装置。
  29. 第１のトレンチ部繰返し領域と、第２のトレンチ部繰返し領域とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート金属層と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
    前記第１のトレンチ部繰返し領域および前記第２のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部と、
    前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部と、
    ２本の前記ダミートレンチ部に挟まれたダミートレンチメサ部と
    を備え、
    前記ゲートトレンチ部、前記エミッタトレンチ部および前記ダミートレンチ部は、トレンチ部であって、
    前記トレンチ部は、半導体基板の上面側に形成されたトレンチと、前記トレンチの内壁を覆う絶縁膜と、前記絶縁膜の内側に設けられる導電材料と
    を含む半導体装置。
  30. 前記ダミートレンチメサ部は、前記第１のトレンチ部繰返し領域と前記第２のトレンチ部繰返し領域との間に配置されている
    請求項２９に記載の半導体装置。
  31. 前記半導体基板の上面の上方に設けられた層間絶縁膜と、
    前記層間絶縁膜に設けられ、前記半導体基板と前記エミッタ電極とを電気的に接続するコンタクトホールと、を更に備え、
    前記エミッタ領域を通る前記トレンチ部の配列方向の断面において、前記ダミートレンチメサ部の上面が前記層間絶縁膜に覆われている
    請求項３０に記載の半導体装置。
  32. 第１のトレンチ部繰返し領域と、第２のトレンチ部繰返し領域とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート金属層と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
    前記第１のトレンチ部繰返し領域および前記第２のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部と、
    前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部と
    を備え、
    前記ダミートレンチ部は、前記第１のトレンチ部繰返し領域と前記第２のトレンチ部繰返し領域との間に設けられている半導体装置。
  33. 第１のトレンチ部繰返し領域と、第２のトレンチ部繰返し領域とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート金属層と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
    前記第１のトレンチ部繰返し領域および前記第２のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部と、
    前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部と
    を備え、
    前記ダミートレンチ部は、前記第１のトレンチ部繰返し領域、または、前記第２のトレンチ部繰返し領域に設けられている半導体装置。
  34. 第１のトレンチ部繰返し領域と、第２のトレンチ部繰返し領域とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート金属層と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
    前記第１のトレンチ部繰返し領域および前記第２のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部と、
    前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部と、
    エッジ終端領域と、
    前記エッジ終端領域に隣接するエッジ隣接領域と
    を備え、
    前記エッジ隣接領域は、前記第１のトレンチ部繰返し領域に隣接し、
    前記ダミートレンチ部は、前記エッジ隣接領域に設けられる半導体装置。
  35. 第１のトレンチ部繰返し領域と、第２のトレンチ部繰返し領域とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート金属層と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
    前記第１のトレンチ部繰返し領域および前記第２のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部と、
    前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部と
    を備え、
    前記ゲートトレンチ部の本数をＧとし、前記ダミートレンチ部の本数をＤとした場合、
    ０．０１＜Ｄ／（Ｄ＋Ｇ）＜０．２
    が成り立つ半導体装置。
  36. 第１のトレンチ部繰返し領域と、第２のトレンチ部繰返し領域とを有する半導体装置であって、
    半導体基板の上面の上方に設けられたゲート金属層と、
    前記半導体基板の上面の上方に設けられたエミッタ電極と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
    少なくとも前記第１のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
    前記第１のトレンチ部繰返し領域および前記第２のトレンチ部繰返し領域において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部と、
    前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部と
    を備え、
    前記ゲートトレンチ部、前記エミッタトレンチ部および前記ダミートレンチ部は、予め定められた配列方向に沿って配列されており、
    前記第２のトレンチ部繰返し領域の前記配列方向における幅が、前記第１のトレンチ部繰返し領域の前記配列方向における幅よりも大きい半導体装置。
  37. 前記第１のトレンチ部繰返し領域において前記ゲートトレンチ部を部分的に前記ゲート金属層に接続する第１プラグを更に備え、
    前記第１プラグは、タングステンを含んでいる
    請求項２２から３６のいずれか一項に記載の半導体装置。
  38. 前記第２のトレンチ部繰返し領域において前記エミッタトレンチ部を部分的に前記エミッタ電極に接続する第２プラグを更に備え、
    前記第２プラグは、タングステンを含んでいる
    請求項２２から３７のいずれか一項に記載の半導体装置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015000206T5 (de) 2014-10-03 2016-08-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
JP7231064B2 (ja) * 2020-01-17 2023-03-01 富士電機株式会社 半導体装置
WO2021251011A1 (ja) * 2020-06-09 2021-12-16 富士電機株式会社 半導体装置
US12027611B2 (en) 2021-03-10 2024-07-02 Kabushiki Kaisha Toshiba Semiconductor device and method for driving same
WO2023189754A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 半導体装置
WO2024080002A1 (ja) * 2022-10-13 2024-04-18 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102022127527A1 (de) 2022-10-19 2024-04-25 Infineon Technologies Austria Ag Rc-igbt und herstellungsverfahren für einen rc-igbt
JP2024067299A (ja) * 2022-11-04 2024-05-17 株式会社デンソー 半導体装置とその製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013021104A (ja) 2011-07-11 2013-01-31 Toyota Central R&D Labs Inc 半導体装置
JP2013080796A (ja) 2011-10-03 2013-05-02 Toyota Central R&D Labs Inc 半導体装置
WO2014188570A1 (ja) 2013-05-23 2014-11-27 トヨタ自動車株式会社 半導体装置
JP2016219774A (ja) 2015-05-15 2016-12-22 富士電機株式会社 半導体装置
WO2017006711A1 (ja) 2015-07-07 2017-01-12 富士電機株式会社 半導体装置
WO2017047276A1 (ja) 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017141998A1 (ja) 2016-02-15 2017-08-24 富士電機株式会社 半導体装置
JP2017147435A (ja) 2016-02-16 2017-08-24 富士電機株式会社 半導体装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3504085B2 (ja) 1996-09-30 2004-03-08 株式会社東芝 半導体装置
JP2001168333A (ja) * 1999-09-30 2001-06-22 Toshiba Corp トレンチゲート付き半導体装置
JP4581179B2 (ja) * 2000-04-26 2010-11-17 富士電機システムズ株式会社 絶縁ゲート型半導体装置
JP3927111B2 (ja) * 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
JP4605251B2 (ja) 2007-06-14 2011-01-05 株式会社デンソー 半導体装置
US9466711B2 (en) 2008-01-29 2016-10-11 Fuji Electric Co., Ltd. Semiconductor device
US8384151B2 (en) 2011-01-17 2013-02-26 Infineon Technologies Austria Ag Semiconductor device and a reverse conducting IGBT
WO2013046377A1 (ja) 2011-09-28 2013-04-04 トヨタ自動車株式会社 半導体装置およびその製造方法
JP6182875B2 (ja) * 2012-12-05 2017-08-23 サンケン電気株式会社 半導体装置及びその駆動方法
JP6056984B2 (ja) 2013-11-05 2017-01-11 トヨタ自動車株式会社 半導体装置
JP6320808B2 (ja) 2014-03-19 2018-05-09 富士電機株式会社 トレンチｍｏｓ型半導体装置
CN106062964B (zh) 2014-04-21 2019-07-26 三菱电机株式会社 功率用半导体装置
WO2016080269A1 (ja) 2014-11-17 2016-05-26 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2016174029A (ja) 2015-03-16 2016-09-29 株式会社東芝 半導体装置
JP6335829B2 (ja) 2015-04-06 2018-05-30 三菱電機株式会社 半導体装置
US10217738B2 (en) 2015-05-15 2019-02-26 Smk Corporation IGBT semiconductor device
US10332990B2 (en) * 2015-07-15 2019-06-25 Fuji Electric Co., Ltd. Semiconductor device
CN107112358B (zh) * 2015-07-16 2020-10-20 富士电机株式会社 半导体装置及半导体装置的制造方法
US10056370B2 (en) * 2015-07-16 2018-08-21 Fuji Electric Co., Ltd. Semiconductor device
JP6384425B2 (ja) 2015-08-21 2018-09-05 株式会社デンソー 半導体装置
JP2017098359A (ja) 2015-11-20 2017-06-01 トヨタ自動車株式会社 逆導通ｉｇｂｔ
CN107086217B (zh) 2016-02-16 2023-05-16 富士电机株式会社 半导体装置
DE112017000079T5 (de) 2016-03-10 2018-05-17 Fuji Electric Co., Ltd. Halbleitervorrichtung
US10205012B2 (en) 2016-03-11 2019-02-12 Fuji Electric Co., Ltd. Semiconductor device
DE112017000727T5 (de) * 2016-09-14 2018-10-31 Fuji Electric Co., Ltd. RC-IGBT und Herstellungsverfahren dafür
WO2018052098A1 (ja) * 2016-09-14 2018-03-22 富士電機株式会社 半導体装置およびその製造方法
US10840365B2 (en) * 2016-12-09 2020-11-17 Kyushu Institute Of Technology Insulated gate bipolar transistor device, manufacturing method for semiconductor device, and manufacturing method for insulated gate bipolar transistor device
DE102018112344A1 (de) * 2017-05-29 2018-11-29 Infineon Technologies Ag Leistungshalbleitervorrichtung mit dV/dt-Steuerbarkeit und Quergrabenanordnung
JP7139861B2 (ja) * 2017-12-12 2022-09-21 富士電機株式会社 絶縁ゲート型バイポーラトランジスタ

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013021104A (ja) 2011-07-11 2013-01-31 Toyota Central R&D Labs Inc 半導体装置
JP2013080796A (ja) 2011-10-03 2013-05-02 Toyota Central R&D Labs Inc 半導体装置
WO2014188570A1 (ja) 2013-05-23 2014-11-27 トヨタ自動車株式会社 半導体装置
JP2016219774A (ja) 2015-05-15 2016-12-22 富士電機株式会社 半導体装置
WO2017006711A1 (ja) 2015-07-07 2017-01-12 富士電機株式会社 半導体装置
WO2017047276A1 (ja) 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017141998A1 (ja) 2016-02-15 2017-08-24 富士電機株式会社 半導体装置
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