JP2017147435A - 半導体装置 - Google Patents

Abstract

【課題】ＲＣ−ＩＧＢＴ構造を有する半導体装置であって、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）領域とＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）領域とを備える半導体装置を提供する。【解決手段】半導体基板と、半導体基板に形成されたトランジスタ部と、半導体基板に形成され、半導体基板のおもて面側にライフタイムキラーを有するダイオード部と、トランジスタ部とダイオード部との間に設けられ、トランジスタ部のゲートと電気的に接続されたゲートランナとを備える半導体装置を提供する。【選択図】図１

Description

本発明は、半導体装置に関する。

従来、ＲＣ−ＩＧＢＴ構造を有する半導体装置において、ＦＷＤ領域とＩＧＢＴ領域とが隣接して形成された構造を有することが知られている（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
特許文献１ 特開２００４−３６３３２８号公報

しかしながら、従来の半導体装置は、ＦＷＤ領域に注入するライフタイムキラーがＩＧＢＴ領域にも打ち込まれているため、ＩＧＢＴの電気的特性が犠牲となる場合がある。

本発明の第１の態様においては、半導体基板と、半導体基板に形成されたトランジスタ部と、半導体基板に形成され、半導体基板のおもて面側にライフタイムキラーを有するダイオード部と、トランジスタ部とダイオード部との間に設けられ、トランジスタ部のゲートと電気的に接続されたゲートランナとを備える半導体装置を提供する。

半導体基板は、半導体基板のおもて面側であって、ゲートランナの下方の少なくとも一部の領域にライフタイムキラーを有してよい。

半導体基板は、半導体基板のおもて面側であって、ゲートランナの下方の全域にライフタイムキラーを有してよい。

半導体基板は、半導体基板のおもて面側であって、ゲートランナよりもトランジスタ部側の少なくとも一部にライフタイムキラーを有してよい。

トランジスタ部のコレクタ領域は、ゲートランナの下方の少なくとも一部に形成されてよい。

トランジスタ部のコレクタ領域は、ゲートランナの下方の全域に形成されてよい。

トランジスタ部のコレクタ領域は、ゲートランナよりもダイオード部側の少なくとも一部に形成されてよい。

ダイオード部のカソード領域は、ゲートランナの下方に形成されていなくてよい。

半導体装置は、半導体基板と異なる導電型を有し、ゲートランナの下方に形成されたウェル領域を更に備えてよい。

トランジスタ部は、半導体基板のおもて面に形成されたゲートトレンチ部を備え、ゲートトレンチ部の少なくとも一部は、ゲートランナの下方に形成されてよい。

ダイオード部は、半導体装置の活性領域の端部に配置されてよい。

ダイオード部は、半導体装置の活性領域の角部に配置されてよい。

ダイオード部は、平面視で、トランジスタ部の周囲を囲んでよい。

トランジスタ部は、平面視で、ダイオード部の周囲を囲んでよい。

トランジスタ部に隣接して設けられ、トランジスタ部の温度に応じた信号を検出する温度センサ部と、センサ用配線を通じて温度センサ部と電気的に接続され、温度センサ部の検出した信号が入力される温度センサ端子とを更に備えてよい。

ダイオード部は、ゲートランナおよびセンサ用配線の少なくとも一方がダイオード部を横断するための離間領域を有してよい。

温度センサは、ウェル領域の上方に配置されてよい。

温度センサは、トランジスタ部に囲まれてよい。

ダイオード部は、半導体装置の活性領域の一端に形成される第１ダイオード領域と、一端と対向する活性領域の他端に形成される第２ダイオード領域とを有してよい。

温度センサは、第１ダイオード領域および第２ダイオード領域の間に設けられてよい。

半導体基板のおもて面に形成された第１導電型のエミッタ領域と、半導体基板のおもて面に形成された、第１導電型と異なる第２導電型のベース領域と、半導体基板のおもて面側に形成され、半導体基板の不純物濃度よりも高濃度である第１導電型の蓄積層と、半導体基板のおもて面上に形成された層間絶縁膜とを更に備えてよい。また、層間絶縁膜には、エミッタ領域およびベース領域の少なくとも一部の領域に対応して、層間絶縁膜を貫通するコンタクトホールが形成されてよい。蓄積層は、トランジスタ部が有するトレンチ部の延伸方向において、コンタクトホールが形成された領域の内側に形成されてよい。

蓄積層は、ダイオード部が有するトレンチ部の延伸方向において、コンタクトホールが形成された領域の内側に形成されてよい。

蓄積層は、トランジスタ部、ダイオード部およびゲートランナが形成された領域に形成されてよい。

蓄積層の少なくとも一部は、ウェル領域内に形成されてよい。

ダイオード部側のコンタクトホールは、平面視で、ウェル領域と離間して形成されてよい。

トランジスタ部のトレンチ部の端部の少なくとも一部は、ウェル領域内に形成されてよい。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

実施例１に係る半導体装置１００の一例を示す平面図である。 実施例１に係る半導体装置１００のより詳細な平面図の一例を示す。 実施例１に係る半導体装置１００のａ−ａ'断面の一例を示す。 比較例１に係る半導体装置５００の構成を示す平面図である。 比較例１に係る半導体装置５００のヘリウム照射領域を示す。 比較例１に係る半導体装置５００のより詳細な平面図である。 比較例１に係る半導体装置５００のｂ−ｂ'断面の一例を示す。 実施例２に係る半導体装置１００の構成の一例を示す。 実施例３に係る半導体装置１００の構成の一例を示す。 実施例４に係る半導体装置１００の構成の一例を示す。 温度センサ９０の構成の一例を示す。 実施例５に係る半導体装置１００のａ−ａ'断面の一例を示す。 実施例６に係る半導体装置１００のａ−ａ'断面の一例を示す。 実施例７に係る半導体装置１００の一例を示す平面図である。 実施例７に係る半導体装置１００のｃ−ｃ'断面の一例を示す。 実施例８に係る半導体装置１００の一例を示す平面図である。 実施例８に係る半導体装置１００のｄ−ｄ'断面の一例を示す。 実施例９に係る半導体装置１００の一例を示す平面図である。 実施例９に係る半導体装置１００のｄ−ｄ'断面の一例を示す。 実施例１０に係る半導体装置１００の一例を示す平面図である。 実施例１０に係る半導体装置１００のｄ−ｄ'断面の一例を示す。 オン電圧Ｖｏｎ（Ｖ）とターンオフ損失Ｅｏｆｆ（ｍＪ）との関係を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、実施例１に係る半導体装置１００の一例を示す平面図である。半導体装置１００は、活性領域１０２および外側領域１０５が形成された半導体基板を有する半導体チップである。半導体基板は、第１導電型を有する。本例においては、第１導電型をＮ型として、第２導電型をＰ型として説明する。ただし、第１導電型をＰ型として、第２導電型をＮ型としてもよい。

活性領域１０２は、半導体装置１００が駆動したときに電流が流れる領域である。活性領域１０２には、複数のトランジスタ部７０およびダイオード部８０が設けられる。また、活性領域１０２は、トランジスタ部７０又はダイオード部８０に隣接して、温度センサ９０を有してもよい。

トランジスタ部７０は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを含む。一例において、トランジスタ部７０は、短冊状に配列された複数のトランジスタを備える。トランジスタ部７０が備える複数のトランジスタは、互いに電気的に並列に接続され、ゲート、エミッタ、コレクタの各端子には同一の電位がそれぞれ印加される。本例のトランジスタ部７０は、ダイオード部８０の周囲を覆って形成されている。

ダイオード部８０は、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。一例において、ダイオード部８０は、短冊状に配列された複数のダイオードを備える。ダイオード部８０が備える複数のダイオードは、互いに電気的に並列に設けられ、エミッタ（又はアノード）、カソードの各端子にはそれぞれ同一の電位が印加される。

温度センサ９０は、半導体基板１０のおもて面の上方に形成され、半導体装置１００の温度に応じた信号を検出する。一例において、温度センサ９０は、ＰＮダイオードを備える。温度センサ９０は、トランジスタ部７０の温度を検出するために、トランジスタ部７０の近傍に設けられるのが好ましい。但し、温度センサ９０は、ダイオード部８０の近傍に設けられてもよい。

外側領域１０５は、活性領域１０２の外側に設けられる。活性領域１０２の外側とは、活性領域１０２により囲まれておらず、且つ、活性領域１０２の中心よりも半導体基板１０の端部に近い領域を指す。外側領域１０５は、活性領域１０２を囲んでいてもよい。本例の外側領域１０５は、ゲートパッド１０６、センス部１０７および温度検出部１０８を備える。また、外側領域１０５の更に外側には、エッジ終端領域１０９等が設けられてよい。

ゲートパッド１０６は、ゲートランナ４６によりトランジスタ部７０と接続されている。ゲートパッド１０６は、トランジスタ部７０のゲートをゲート電位に設定する。トランジスタ部７０のゲートとは、例えば、ゲートトレンチ部４０内のゲート導電部を指す。

ゲートランナ４６は、トランジスタ部７０の周囲を覆うように形成されている。特に、ゲートランナ４６は、トランジスタ部７０とダイオード部８０との間の境界領域に形成されることが好ましい。ゲートランナ４６は、ポリシリコン等の導電性の材料で形成される。ゲートランナ４６は、複数のトランジスタ部７０と接続するとともに、ゲートパッド１０６に接続する。

センス部１０７は、トランジスタ部７０に流れる電流を検出する。一例において、センス部１０７には、トランジスタ部７０に流れるメイン電流に比例し、且つ、メイン電流よりも小さい電流が流れる。例えば、センス部１０７は、トランジスタ部７０と並列に接続され、同一のゲート電位が入力される。なお、センス部１０７には、トランジスタ部７０に接続される抵抗よりも大きな抵抗が接続されてよい。

温度検出部１０８は、温度センサ９０と配線により接続された温度センサ端子の一例である。温度検出部１０８には、温度センサ９０が検出した半導体装置１００の温度を示す信号が入力される。温度検出部１０８は、入力された信号を外部に出力してもよい。また、半導体装置１００は、温度センサ９０の検出した温度に基づいて、駆動制御されてよい。なお、本例の温度センサ９０の配線がゲートランナ４６と一部交差している領域がある。この場合、一例において、ゲートランナ４６を半導体基板のおもて面に熱酸化膜などの絶縁膜上に形成し、温度センサ９０の配線をゲートランナ４６の上方に層間絶縁膜などの絶縁膜を介して形成することにより、ゲートランナ４６と温度センサ９０の配線とが立体的に交差している。

エッジ終端領域１０９は、半導体基板のおもて面側の電界集中を緩和する。エッジ終端領域１０９は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。

図２は、実施例１に係る半導体装置１００のより詳細な平面図の一例を示す。本例の半導体装置１００は、チップのおもて面側において、ゲートランナ４６、エミッタ電極５２、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびコンタクトホール５４，５５、５６，５７を備える。

半導体基板のおもて面側の内部には、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５が形成される。また、半導体基板のおもて面の上方には、エミッタ電極５２およびゲートランナ４６が設けられる。なお、エミッタ電極５２およびゲートランナ４６と、半導体基板のおもて面との間には層間絶縁膜が形成されるが、図１では省略している。

コンタクトホール５４，５５、５６，５７は、半導体基板の上方に形成された層間絶縁膜を貫通して形成される。コンタクトホール５４，５５、５６，５７を形成する位置は特に本例に限られない。

エミッタ電極５２は、コンタクトホール５４，５６，５７を通って半導体基板と接触する。エミッタ電極５２は、金属を含む材料で形成される。一例において、エミッタ電極５２の少なくとも一部の領域はアルミで形成される。エミッタ電極５２は、タングステンを含む材料で形成される領域を有してもよい。本例のエミッタ電極５２は、トランジスタ部７０およびダイオード部８０にそれぞれ対応して設けられている。

トランジスタ部７０は、トランジスタ動作を行う領域のことである。トランジスタ部７０の端については、本図では便宜的に、トランジスタ動作を行う領域上に形成されたエミッタ電極５２の端としているが、適宜変更可能である。

ダイオード部８０は、ＦＷＤ等のダイオード動作を行う領域のことである。ダイオード部８０の端については、本図では便宜的に、ダイオード動作を行う領域上に形成されたエミッタ電極５２の端としているが、適宜変更可能である。

ゲートランナ４６は、コンタクトホール５５を通って、ゲートランナ４６下層のポリシリコン層４５と電気的に接続される。本例のゲートランナ４６は、ポリシリコン層４５を介して半導体基板と接続されている。ゲートランナ４６は、エミッタ電極５２と同様に金属を含む材料で形成される。

ダミートレンチ部３０は、半導体基板のおもて面において予め定められた延伸方向に延伸して形成される。ダミートレンチ部３０は、トランジスタ部７０の領域において所定の配列方向に沿って、ゲートトレンチ部４０と所定の間隔で１つ以上配列されている。本例のダミートレンチ部３０の形状は、両端に曲線形状を有するループ型である。

ゲートトレンチ部４０は、対向部４１および突出部４３を有する。対向部４１は、ダミートレンチ部３０と対向する範囲において、上述した延伸方向に延伸して形成される。つまり、対向部４１は、ダミートレンチ部３０と平行に形成される。突出部４３は、対向部４１から更に延伸して、ダミートレンチ部３０と対向しない範囲に形成される。本例において、ダミートレンチ部３０の両側に設けられた２つの対向部４１が、１つの突出部４３により接続される。突出部４３の少なくとも一部は曲線形状を有してよい。本例のゲートトレンチ部４０は、両端に突出部４３が形成されたループ型形状を有する。

突出部４３とゲートランナ４６をつなぐように、ポリシリコン層４５が形成される。本例の突出部４３は、対向部４１から最も離れた領域において、対向部４１とは直交する方向に延伸する部分を有する。突出部４３のうち、前記延伸する部分で、ゲートトレンチ部４０内のポリシリコン層とポリシリコン層４５とが接続されている。ポリシリコン層４５は、コンタクトホール５５を介してゲートランナ４６と接続する。ゲートランナ４６は、ゲートパッド１０６と接続する。以上により、外部回路等からゲートパッド１０６に印加されたゲート電位は、ゲートランナ４６、ポリシリコン層４５を介して、ゲートトレンチ部４０内のポリシリコン層に印加される。

本例のゲートトレンチ部４０およびダミートレンチ部３０は、所定の配列方向において交互に配置される。また、各トレンチ部は一定の間隔で配置されてよい。ただし、各トレンチ部の配置は上記の例に限定されない。２つのダミートレンチ部３０の間に複数のゲートトレンチ部４０が配置されてよい。また、それぞれのダミートレンチ部３０の間に設けられるゲートトレンチ部４０の数は一定でなくともよい。

コンタクトホール５５は、ゲートランナ４６下部の層間絶縁膜に形成される。

エミッタトレンチ部６０は、ダイオード部８０が形成された領域に設けられる。エミッタトレンチ部６０は、ループ型の形状と直線型の形状の両方を有してよい。また、本例のエミッタトレンチ部６０は、ダミートレンチ部３０およびダミートレンチ部３０とトレンチ幅が対応するように設けられている。但し、エミッタトレンチ部６０の形状は、トランジスタ部７０およびダイオード部８０のレイアウトに応じて適宜変更されてよい。

ウェル領域１７は、ゲートランナ４６が設けられる領域から所定の範囲で形成される。また、ウェル領域１７は、ゲートランナ４６の下方に形成される。本例のウェル領域１７は、ゲートランナ４６からトランジスタ部７０側とダイオード部８０側とに延伸するように形成されている。ウェル領域１７は、半導体基板が第１導電型の場合、半導体基板とは異なる第２導電型を有する。

コンタクト領域１５は、ベース領域１４のおもて面において、ベース領域１４よりも不純物濃度の高い第２導電型の領域である。本例のコンタクト領域１５はＰ＋型である。

エミッタ領域１２は、トランジスタ部７０において、コンタクト領域１５のおもて面の一部に、半導体基板よりも不純物濃度が高い第１導電型の領域として選択的に形成される。本例のエミッタ領域１２はＮ＋型である。コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。トランジスタ部７０の１以上のコンタクト領域１５および１以上のエミッタ領域１２は、各トレンチ部に挟まれる領域において、トレンチ部の延伸方向に沿って交互に露出するように形成される。

コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の上方に形成される。本例のコンタクトホール５４は、エミッタ領域１２とコンタクト領域１５とにまたがって形成されている。コンタクトホール５４は、エミッタ領域１２のおもて面の全範囲を露出させるように形成されてよい。また、コンタクトホール５４は、コンタクト領域１５のおもて面の全範囲も露出させるように形成されてよい。但し、コンタクトホール５４は、ベース領域１４およびウェル領域１７に対応する領域には形成されない。

また、コンタクトホール５４は、ダイオード部８０において、ベース領域１４およびコンタクト領域１５の上方に形成される。一例において、トランジスタ部７０のコンタクトホール５４と、ダイオード部８０のコンタクトホール５４とは、各トレンチ部の延伸方向において同一の長さを有する。

なお、ダイオード部８０においては、ベース領域１４の表面にコンタクト領域１５を形成せず、ベース領域１４のみとしてもよい。これにより、ダイオード部８０において、ドリフト領域１８への少数キャリアの過剰な注入を抑制できる。

コンタクトホール５６は、トランジスタ部７０において、ダミートレンチ部３０の上方に形成される。コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内に形成されたダミー導電部とを接続する。

コンタクトホール５７は、ダイオード部８０において、エミッタトレンチ部６０の上方に形成される。コンタクトホール５７は、エミッタ電極５２とエミッタトレンチ部６０内に形成されたダミー導電部とを接続する。

図３は、実施例１に係る半導体装置１００のａ−ａ'断面の一例を示す。本例の半導体装置１００は、半導体基板１０のドリフト領域１８にライフタイムキラー４７およびライフタイムキラー４８を有する。なお、本例では、ゲートランナ４６およびエミッタ電極５２と、半導体基板１０との間には層間絶縁膜２６が図示されている。

ライフタイムキラー４７は、半導体基板１０のおもて面側に形成され、キャリアのライフタイムを調整するために用いられる。ライフタイムキラー４７を形成することにより、キャリアのライフタイムを短くできる。ライフタイムキラー４７は、半導体基板１０のおもて面側または裏面側からイオン等を照射して形成される。一例において、ライフタイムキラー４７は、半導体基板１０にヘリウムを照射することにより形成される。本例のライフタイムキラー４７は、例えばダイオード部８０のアノード領域側に形成され、アノード領域側のキャリアライフタイムを下げる。これにより、半導体装置１００は、テール電流を小さくして、逆回復損失Ｅｒｒを低減できる。

ライフタイムキラー４８は、半導体基板１０の裏面側に形成され、キャリアのライフタイムを短くする。ライフタイムキラー４８は、例えば半導体基板１０の裏面側から照射される。一例において、ライフタイムキラー４８は、ヘリウムの照射により形成される。例えば、ライフタイムキラー４８は、半導体装置１００の定格逆電圧が印加された場合に、アノード領域と半導体基板１０のｎ型領域との境界から広がる空乏層と接しない位置に形成される。

本例の半導体基板１０は、半導体基板１０のおもて面側であって、ゲートランナ４６の下方の少なくとも一部の領域にもライフタイムキラー４７を有する。本明細書において、ゲートランナ４６の下方とは、平面視で、ゲートランナ４６の形成される領域であって、ゲートランナ４６よりも半導体基板１０の裏面側を指す。なお、本明細書において、平面視とは、半導体基板１０のおもて面側から裏面側を見た場合の視点を指す。

また、半導体基板１０は、半導体基板１０のおもて面側であって、ウェル領域１７の下方の少なくとも一部の領域にもライフタイムキラー４７を有してよい。これにより、不純物濃度が高いウェル領域１７から、少数キャリアがドリフト領域１８に過剰注入されることを抑制できる。本明細書において、ウェル領域１７の下方とは、平面視で、ウェル領域１７の形成される領域であって、ウェル領域１７よりも半導体基板１０の裏面側を指す。また、ウェル領域１７の形成される領域とは、半導体基板１０のおもて面において、ウェル領域１７を形成するためのドーパントが注入される領域を指してよい。

コレクタ領域２２は、ゲートランナ４６の下方の少なくとも一部の領域に設けられている。コレクタ領域２２は、ウェル領域１７の下方の少なくとも一部の領域に設けられていてもよい。本例のコレクタ領域２２は、ゲートランナ４６の下方の少なくとも一部の領域に設けられているので、トランジスタ部７０とカソード領域２８とを離間できる。よって、半導体装置１００は、カソード領域２８からの影響によるトランジスタ部７０の誤動作を抑制できる。

［比較例１］
図４は、比較例１に係る半導体装置５００の構成を示す平面図である。本例の半導体装置５００は、交互に配列されたトランジスタ部５７０およびダイオード部５８０を備える。半導体装置１００と共通する符号で示される構成については、半導体装置１００の場合と同様の機能を有する。半導体装置５００は、ゲート端子１０３とトランジスタ部５７０とを接続するためのゲートランナ５４６を備える。

ゲートランナ５４６は、交互に配列されたトランジスタ部５７０およびダイオード部５８０の周囲を囲むように配線される。本例のゲートランナ５４６は、トランジスタ部５７０同士の間と、ダイオード部５８０同士の間に設けられる。また、ゲートランナ５４６は、トランジスタ部５７０およびダイオード部５８０をまとめて囲むように形成されている。即ち、本例のゲートランナ５４６は、トランジスタ部５７０とダイオード部５８０との間の境界領域には設けられていない。

図５は、比較例１に係る半導体装置５００のヘリウム照射領域を示す。破線で示された領域は、半導体基板のおもて面側において、ヘリウムイオンが照射される領域である。ヘリウムは、ダイオード部５８０を中心に、ダイオード部５８０とその周辺の領域に照射されている。また、トランジスタ部５７０は、おもて面側にヘリウムを照射する必要がないものの、トランジスタ部５７０とダイオード部５８０との境界領域においては、半導体装置５００の誤動作を防止するために、ヘリウムが照射される場合がある。そのため、本例の半導体装置５００は、トランジスタ部５７０に対してもヘリウムを照射されている。

図６は、比較例１に係る半導体装置５００のより詳細な平面図である。本例の半導体装置５００は、チップのおもて面側において、ゲートランナ５４６、エミッタ電極５５２、ゲートトレンチ部５４０、ダミートレンチ部５３０、エミッタトレンチ部５６０、ウェル領域５１７、エミッタ領域５１２、ベース領域５１４、コンタクト領域５１５およびコンタクトホール５５４，５５５、５５６，５５７を備える。

半導体装置５００は、トランジスタ部５７０とダイオード部５８０が配列方向に並んで配置されている。そのため、ダイオード部５８０とトランジスタ部５７０との境界にはゲートランナ５４６が設けられていない。ゲートランナ５４６は、トランジスタ部５７０とダイオード部５８０との間に設けられていないので、トランジスタ部５７０とダイオード部５８０は隣接して形成されている。

図７は、比較例１に係る半導体装置５００のｂ−ｂ'断面の一例を示す。半導体装置５００は、半導体基板５１０に形成されたダミートレンチ部５３０、ゲートトレンチ部５４０、エミッタトレンチ部５６０、コレクタ領域５２２、カソード領域５８２を備える。また、半導体装置５００は、半導体基板５１０の下方にコレクタ電極５２４が形成されて、半導体基板５１０の上方に層間絶縁膜５２６およびエミッタ電極５５２が形成されている。なお、ゲートトレンチ部５４０はゲート端子５５１に接続され、ダミートレンチ部５３０およびエミッタトレンチ部５６０はエミッタ端子５５３に接続されている。

半導体装置５００は、半導体基板５１０のドリフト領域５１８に形成されたライフタイムキラー５４７およびライフタイムキラー５４８を有する。ライフタイムキラー５４７は、ダイオード部５８０に対応して半導体基板５１０のおもて面側に設けられる。ライフタイムキラー５４８は、トランジスタ部５７０およびダイオード部５８０に対応して半導体基板５１０の裏面側に設けられる。

本例の半導体装置５００は、トランジスタ部５７０とダイオード部５８０との間にゲートランナ５４６を有さない。半導体装置５００は、誤動作を防止するために、半導体基板５１０のおもて面側であって、トランジスタ部５７０側にも、ライフタイムキラー５４７が設けられている。半導体装置５００は、トランジスタ部５７０側にライフタイムキラー５４７が設けられることにより特性が悪化する場合がある。

［実施例２］
図８は、実施例２に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、活性領域１０２の端部に設けられた２つのダイオード部８０ａ，８０ｂを備える。本例の半導体装置１００は、トランジスタ部７０、ダイオード部８０および温度センサ９０の配置の一例を示しており、要求される特性等に応じて各領域の面積等は適宜変更されてよい。例えば、トランジスタ部７０およびダイオード部８０は、所定の面積比を有するように大きさが決定される。

ダイオード部８０ａは、活性領域１０２の一端に設けられる。ダイオード部８０ｂは、ダイオード部８０ａが設けられた活性領域１０２の一端と異なる他端に設けられている。本例のダイオード部８０ｂは、ダイオード部８０ａが設けられた一端と対向する活性領域１０２の端部に設けられている。このように、ダイオード部８０は、活性領域１０２の一端に配置されることにより、活性領域１０２の一端側においてトランジスタ部７０と接することがない。よって、ダイオード部８０に照射するヘリウムにより、トランジスタ部７０に与える影響が小さくなる。

トランジスタ部７０は、活性領域１０２において、ダイオード部８０ａ，８０ｂが形成されていない領域に形成される。一例において、トランジスタ部７０は、５つの領域に分割して配置されている。トランジスタ部７０は、それぞれゲートランナ４６により周囲が囲まれて設けられている。そのため、トランジスタ部７０とダイオード部８０との境界においては、必ずゲートランナ４６が形成されている。これにより、トランジスタ部７０の特性の悪化を抑制できる。

温度センサ９０は、トランジスタ部７０に囲まれて形成される。より具体的には、温度センサ９０は、活性領域１０２の中心付近のトランジスタ部７０の内側に設けられる。これにより、温度センサ９０は、トランジスタ部７０の最も高温になりやすい領域の温度を測定できる。但し、温度センサ９０は、活性領域１０２の中心以外のトランジスタ部７０の付近の領域に設けられてもよい。また、温度センサ９０は、ダイオード部８０の近傍に設けられてもよい。本例の温度センサ９０は、ダイオード部８０ａとダイオード部８０ｂとの間に配置されている。

［実施例３］
図９は、実施例３に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、トランジスタ部７０、ダイオード部８０および温度センサ９０の配置の一例を示しており、要求される特性等に応じて各領域の面積等は適宜変更されてよい。

ダイオード部８０は、活性領域１０２の端部に形成される。特に本例のダイオード部８０は、活性領域１０２の角部に形成されている。即ち、ダイオード部８０は、活性領域１０２の端部に接する領域を多くすることにより、ダイオード部８０とトランジスタ部７０との境界領域が少なくなるように配置されている。よって、ダイオード部８０に照射するヘリウムにより、トランジスタ部７０に与える影響が小さくなる。

トランジスタ部７０は、活性領域１０２において、ダイオード部８０が形成されていない領域に形成される。トランジスタ部７０は、それぞれゲートランナ４６が周囲を囲んで設けられている。そのため、トランジスタ部７０とダイオード部８０との境界においては、必ずゲートランナ４６が形成されている。これにより、トランジスタ部７０の特性の悪化を抑制できる。特に、本例のダイオード部８０は、活性領域１０２の角部に設けられているので、トランジスタ部７０と接する境界領域が２辺だけである。そのため、トランジスタ部７０へのヘリウムの照射による影響が少ない。

温度センサ９０は、ダイオード部８０の位置に応じて配置される。一例において温度センサ９０は、配線がトランジスタ部７０とダイオード部８０との間に位置するように設けられる。これによりトランジスタ部７０の面積を大きくすることができる。また、本例の温度センサ９０は、温度センサ９０と温度検出部１０８とを接続する配線が、ダイオード部８０の１辺と隣接して設けられている。このように、ダイオード部８０の周囲にもともとトランジスタ部７０として動作しない無効領域を配置することにより、ダイオード部８０に照射するヘリウムにより、トランジスタ部７０に与える影響が更に小さくなる。

［実施例４］
図１０は、実施例４に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、トランジスタ部７０、ダイオード部８０および温度センサ９０の配置の一例を示しており、要求される特性等に応じて各領域の面積等は適宜変更されてよい。

トランジスタ部７０は、活性領域１０２の中心に形成される。活性領域１０２の中心とは、完全に活性領域１０２の中心である必要はなく、トランジスタ部７０の周囲にダイオード部８０等の他の領域が形成されていることを含んでよい。また、トランジスタ部７０は、中心に温度センサ９０が配置され、温度センサ９０と温度検出部１０８とを接続するための配線が通るための凹部を有する。本例のトランジスタ部７０は、温度センサ９０および配線との境界にゲートランナ４６を有する。即ち、ゲートランナ４６は、トランジスタ部７０の凹部に沿って配置されている。

ダイオード部８０は、トランジスタ部７０の周囲を囲むように形成される。本例のダイオード部８０は、一様な幅を有するように形成されているが、各辺において異なる幅を有してもよい。例えば、ダイオード部８０の幅は、トランジスタ部７０とダイオード部８０とが特定の面積比率を有するように調整される。また、ダイオード部８０は、温度センサ９０の配線を設けるための離間領域Ｓを有する。

図１１は、半導体装置１００の断面の一例を示す。同図は、特に温度センサ９０が形成された領域の断面について示している。

温度センサ９０は、ＰＮダイオードを有する。温度センサ９０は、ＰＮダイオードの電流−電圧特性が温度に応じて変化することを利用して、半導体装置１００の温度を検出する。温度センサ９０は、例えばゲート絶縁膜４９を介して半導体基板１０の上方に配置されている。より具体的には、温度センサ９０は、ウェル領域１７の上方に形成されている。このように、温度センサ９０は、トランジスタ部７０として動作しない無効領域であるウェル領域１７の上方に形成されているので、トランジスタ部７０の領域を狭めることなく配置できる。本例の温度センサ９０は、第１導電型領域９１、第２導電型領域９２、第１接続部９３、第２接続部９４および絶縁膜９５を備える。

第１導電型領域９１および第２導電型領域９２は、ＰＮダイオードを構成する。例えば、第１導電型領域９１はＮ型半導体で形成され、第２導電型領域９２はＰ型半導体で形成される。

第１接続部９３および第２接続部９４は、第１導電型領域９１および第２導電型領域９２にそれぞれ電気的に接続される。また、第１接続部９３および第２接続部９４は、配線を通じて温度検出部１０８に電気的に接続される。

絶縁膜９５は、第１接続部９３および第２接続部９４が第１導電型領域９１および第２導電型領域９２以外の接続不要な領域との電気的に接続されないように絶縁する。

［実施例５］
図１２は、実施例５に係る半導体装置１００のａ−ａ'断面の一例を示す。本例の半導体装置１００は、ライフタイムキラー４７およびコレクタ領域２２の配置例を示している。また、本例の半導体装置１００は、図２のａ−ａ'断面について図示されている。

ライフタイムキラー４７は、一例において、半導体基板１０のおもて面側であって、ゲートランナ４６の下方の全域に設けられる。本例の半導体装置１００は、ライフタイムキラー４７がゲートランナ４６の下方の全域に形成されているが、トランジスタ部７０側の領域には形成されていないので、トランジスタ部７０の特性の悪化を抑制している。また、ライフタイムキラー４７は、ウェル領域１７の下方の全域に形成されてもよい。この場合も、ライフタイムキラー４７は、トランジスタ部７０側の領域に形成されていなくてよい。

コレクタ領域２２は、ゲートランナ４６の下方の全域に設けられている。本例のコレクタ領域２２は、ゲートランナ４６の下方の全域に形成されているが、ダイオード部８０側の領域に設けられていない。即ち、ダイオード部８０の領域に影響を与えることなく、トランジスタ部７０とカソード領域２８とを離間できる。また、半導体装置１００は、カソード領域２８からの影響によるトランジスタ部７０の誤動作を抑制できる。

コレクタ領域２２は、ウェル領域１７の下方の全域に設けられてもよい。この場合も、コレクタ領域２２は、ダイオード部８０側の領域に設けられなくてよい。

コレクタ領域２２は、ダイオード部８０に形成されたエミッタ電極５２の端に対応する裏面側の位置を越えて形成されてよい。これにより、ダイオード部８０のキャリアがトランジスタ部７０側に廻りこむ影響を抑制できる。

［実施例６］
図１３は、実施例６に係る半導体装置１００のａ−ａ'断面の一例を示す。本例の半導体装置１００は、ライフタイムキラー４７およびコレクタ領域２２の配置例を示している。また、本例の半導体装置１００は、図２のａ−ａ'断面について図示されている。

ライフタイムキラー４７は、一例において、トランジスタ部７０側の少なくとも一部に設けられる。本例のライフタイムキラー４７は、半導体基板１０のおもて面側であって、ゲートランナ４６の下方の全域にも設けられている。即ち、本例のライフタイムキラー４７は、ダイオード部８０側からトランジスタ部７０にまで延伸して形成されている。本例の半導体装置１００は、ライフタイムキラー４７をトランジスタ部７０側にまで設けているので、カソード領域２８からの影響によるトランジスタ部７０の誤動作を抑制できる。

コレクタ領域２２は、ダイオード部８０側の少なくとも一部に設けられている。また、コレクタ領域２２は、ゲートランナ４６の下方の全域にも設けられている。カソード領域２８は、ゲートランナ４６の下方に形成されていない。即ち、本例のカソード領域２８は、実施例５に係る半導体装置１００よりも、トランジスタ部７０側から更に離れて形成されている。これにより、本例の半導体装置１００は、カソード領域２８からの影響によるトランジスタ部７０の誤動作を更に抑制しやすくなる。また、コレクタ領域２２は、ダイオード部８０側の少なくとも一部、およびウェル領域１７の下方の全域にも設けられていてよい。

なお、ライフタイムキラー４７のトランジスタ部７０側の端の位置と、コレクタ領域２２のダイオード部８０側の端の位置は、前述の構成について適宜組合せ可能である。例えばライフタイムキラー４７のトランジスタ部７０側の端の位置は、図３のように、ゲートランナ４６あるいはウェル領域１７の下方の一部に形成されてよく、コレクタ領域２２のダイオード部８０側の端の位置は、図１３のように、ダイオード部８０側の少なくとも一部に設けるように延伸してもよい。これにより、ライフタイムキラー４７がトランジスタ部７０の特性に与える影響を十分小さくできる。

他に、例えばライフタイムキラー４７のトランジスタ部７０側の端の位置は、図１３のように、ゲートランナ４６あるいはウェル領域１７の下方を越えてトランジスタ部７０の一部に延伸するように形成されてよく、コレクタ領域２２のダイオード部８０側の端の位置は、図３のように、ゲートランナ４６あるいはウェル領域１７の下方の一部に形成されてよい。これにより、ダイオード部８０からゲートランナ４６下部あるいはウェル領域１７下部に蓄積される少数キャリアが、トランジスタ部７０側に与える影響を抑制できる。

［実施例７］
図１４は、実施例７に係る半導体装置１００の一例を示す平面図である。本例の半導体装置１００は、ゲートトレンチ部４０の内部にゲート絶縁膜を介して埋め込まれたポリシリコン層とゲートランナ４６とが直接接続された構造を有する。

トランジスタ部７０は、ループ型形状を有するダミートレンチ部３０と、直線形状を有するゲートトレンチ部４０とを備える。但し、ダミートレンチ部３０およびゲートトレンチ部４０をループ型形状とするか直線形状とするかは適宜変更されてよい。

ダイオード部８０は、実施例１の場合と同様に、ダミートレンチ部３０およびゲートトレンチ部４０のトレンチ幅と対応するように、ループ型形状および直線形状からなるエミッタトレンチ部６０を備える。但し、エミッタトレンチ部６０の形状は、トランジスタ部７０およびダイオード部８０のレイアウトに応じて適宜変更されてよい。

ゲートランナ４６は、トランジスタ部７０とダイオード部８０との間に設けられる。本例のゲートランナ４６は、直線状に形成されている。

ゲートトレンチ部４０は、ゲートランナ４６の延伸方向と平行に形成された領域と、ダミートレンチ部３０の延伸方向と平行に形成された領域とを有する。ゲートトレンチ部４０の少なくとも一部は、コンタクトホール５５を介してゲートランナ４６と接続されるように形成されている。ゲートトレンチ部４０の少なくとも一部は、ゲートランナ４６の下方に形成されてよい。

図１５は、実施例７に係る半導体装置１００のｃ−ｃ'断面の一例を示す。本例の半導体装置１００は、トランジスタ部７０とダイオード部８０との間にゲートランナ４６を有するので、カソード領域２８からの影響によるトランジスタ部７０の誤動作を抑制できる。

ライフタイムキラー４７は、一例において、トランジスタ部７０側の少なくとも一部に設けられる。本例のライフタイムキラー４７は、半導体基板１０のおもて面側であって、ゲートランナ４６の下方の全域にも設けられている。即ち、本例のライフタイムキラー４７は、ダイオード部８０側からトランジスタ部７０にまで延伸して形成されている。本例の半導体装置１００は、ライフタイムキラー４７をトランジスタ部７０側にまで設けているので、カソード領域２８からの影響によるトランジスタ部７０の誤動作を抑制できる。

なお、本例のように、ゲートトレンチ部４０がゲートランナ４６と直接接続された場合であっても、他の実施例で示したようにライフタイムキラー４７とゲートランナ４６との関係を適宜設定してよい。

コレクタ領域２２は、ダイオード部８０に形成されたエミッタ電極５２の端に対応する裏面側の位置を越えて形成されてよい。これにより、ダイオード部８０のキャリアがトランジスタ部７０側に廻りこむ影響を抑制できる。

［実施例８］
図１６は、実施例８に係る半導体装置１００の一例を示す平面図である。図１７は、実施例８に係る半導体装置１００のｄ−ｄ'断面の一例を示す。本例の半導体装置１００は、実施例１に係る半導体装置１００の構成に加えて蓄積層１６を更に備える。

蓄積層１６は、ベース領域１４の裏面側に形成される。蓄積層１６は、半導体基板１０の不純物濃度よりも高濃度に形成される。より具体的には、蓄積層１６の不純物濃度は、ドリフト領域１８の不純物濃度よりも高い。蓄積層１６は、隣接するトレンチ間に形成される。一例において、蓄積層１６の不純物濃度は、１Ｅ１６ｃｍ^−３以上、１Ｅ１８ｃｍ^−３以下である。なお、Ｅは１０のべき乗を意味し、例えば１Ｅ１６ｃｍ^−３は１×１０^１６ｃｍ^−３を意味する。例えば、蓄積層１６は、半導体基板１０のおもて面側からリン等のＮ型不純物を注入することにより形成される。蓄積層１６を設けることにより、オン状態においてコレクタ領域２２からドリフト領域１８に注入された正孔のベース領域１４への流れ込みが抑制されるので、エミッタ領域１２からベース領域１４への電子の注入促進効果が高まる。これにより、半導体装置１００のオン電圧が低減される。

本例の蓄積層１６は、トランジスタ部７０に形成されるがダイオード部８０には形成されていない。また、蓄積層１６は、平面視で、コンタクトホール５４が形成された領域に対応して形成される。本例の蓄積層１６は、トランジスタ部７０が有するトレンチ部の延伸方向において、コンタクトホール５４が形成された領域の内側に形成されている。これにより、本例の半導体装置１００は、蓄積層１６によるキャリア引抜き効果を高めて耐量の低下を抑制する。また、トランジスタ部７０のトレンチ部の端部の少なくとも一部は、ウェル領域１７内に形成されていることが好ましい。これにより、半導体装置１００の耐圧が向上する。

［実施例９］
図１８は、実施例９に係る半導体装置１００の一例を示す平面図である。図１９は、実施例９に係る半導体装置１００のｄ−ｄ'断面の一例を示す。本例の半導体装置１００は、実施例１に係る半導体装置１００の構成に加えて蓄積層１６を更に備える。

本例の蓄積層１６は、トランジスタ部７０およびダイオード部８０の両方に形成される。但し、蓄積層１６は、ウェル領域１７には、形成されていない。つまり、ゲートランナ４６が形成された領域には、蓄積層１６が形成されていない。また、蓄積層１６は、平面視で、コンタクトホール５４が形成された領域に対応して形成される。トランジスタ部７０側のコンタクトホール５４は、平面視で、ウェル領域１７と離間して形成されている。また、ダイオード部８０側のコンタクトホール５４も、平面視で、ウェル領域１７と離間して形成されている。

本例の蓄積層１６は、トランジスタ部７０が有するトレンチ部の延伸方向において、コンタクトホール５４が形成された領域の内側に形成されている。また、ダイオード部８０においても同様に、蓄積層１６は、ダイオード部８０が有するトレンチ部の延伸方向において、コンタクトホール５４が形成された領域の内側に形成されている。これにより、本例の半導体装置１００は、蓄積層１６によるキャリア引抜き効果を高めて耐量の低下を抑制する。なお、ダイオード部８０に蓄積層１６を形成する場合、おもて面側のライフタイムキラー４７が省略されてもよい。

［実施例１０］
図２０は、実施例１０に係る半導体装置１００の一例を示す平面図である。図２１は、実施例１０に係る半導体装置１００のｄ−ｄ'断面の一例を示す。本例の半導体装置１００は、実施例１に係る半導体装置１００の構成に加えて蓄積層１６を更に備える。

本例の蓄積層１６は、トランジスタ部７０およびダイオード部８０の両方に形成される。更に本例の蓄積層１６の少なくとも一部は、ウェル領域１７内に形成されている。つまり、蓄積層１６は、ゲートランナ４６が形成された領域にも、蓄積層１６が形成されている。よって、本例の蓄積層１６は、トランジスタ部７０、ダイオード部８０およびゲートランナ４６が形成された領域に形成されている。ここで、断面図において、ウェル領域１７に形成された蓄積層を蓄積層１６ａとし、ウェル領域１７以外に形成された蓄積層を蓄積層１６ｂとして示している。蓄積層１６ｂは、ベース領域１４に形成されている。蓄積層１６ｂは、実施例８および９の蓄積層１６と同様にＮ型の高濃度層である。蓄積層１６ａは、蓄積層１６ｂのようにＮ型となる必要はない。即ち、蓄積層１６ａは、蓄積層１６ｂと同一のプロセスで形成されてよいが、ウェル領域１７に形成されるのでＰ型のままであってよい。また、ウェル領域１７の蓄積層１６ｂには、Ｎ型の不純物が含まれていてよい。ウェル領域１７におけるＮ型の不純物の化学的な濃度は、ウェル領域１７のＰ型の不純物の化学的な濃度より低い。これにより、半導体装置１００は、耐圧および耐量の低下を抑制できる。なお、ダイオード部８０に蓄積層１６を形成する場合、おもて面側のライフタイムキラー４７が省略されてもよい。

図２２は、オン電圧Ｖｏｎ（Ｖ）とターンオフ損失Ｅｏｆｆ（ｍＪ）との関係を示す。実施例１に係る半導体装置１００は、比較例１に係る半導体装置５００よりもターンオフ損失Ｅｏｆｆ（ｍＪ）が低減されている。これは、ダイオード部８０が中央に設けられることにより、トランジスタ部７０おもて面のライフタイムキラー導入領域が小さくなり、オン電圧Ｖｏｎ（Ｖ）とターンオフ損失Ｅｏｆｆ（ｍＪ）のトレードオフが改善したことによる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積層、１７・・・ウェル領域、１８・・・ドリフト領域、２２・・・コレクタ領域、２４・・・コレクタ電極、２６・・・層間絶縁膜、２８・・・カソード領域、３０・・・ダミートレンチ部、４０・・・ゲートトレンチ部、４１・・・対向部、４３・・・突出部、４５・・・ポリシリコン層、４６・・・ゲートランナ、４７・・・ライフタイムキラー、４８・・・ライフタイムキラー、４９・・・ゲート絶縁膜、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、５７・・・コンタクトホール、６０・・・エミッタトレンチ部、７０・・・トランジスタ部、８０・・・ダイオード部、９０・・・温度センサ、９１・・・第１導電型領域、９２・・・第２導電型領域、９３・・・第１接続部、９４・・・第２接続部、９５・・・絶縁膜、１００・・・半導体装置、１０２・・・活性領域、１０３・・・ゲート端子、１０５・・・外側領域、１０６・・・ゲートパッド、１０７・・・センス部、１０８・・・温度検出部、１０９・・・エッジ終端領域、５００・・・半導体装置、５１０・・・半導体基板、５１２・・・エミッタ領域、５１４・・・ベース領域、５１５・・・コンタクト領域、５１７・・・ウェル領域、５１８・・・ドリフト領域、５２２・・・コレクタ領域、５２４・・・コレクタ電極、５２６・・・層間絶縁膜、５３０・・・ダミートレンチ部、５４０・・・ゲートトレンチ部、５４６・・・ゲートランナ、５４７・・・ライフタイムキラー、５４８・・・ライフタイムキラー、５５１・・・ゲート端子、５５２・・・エミッタ電極、５５３・・・エミッタ端子、５５４・・・コンタクトホール、５５５・・・コンタクトホール、５５６・・・コンタクトホール、５５７・・・コンタクトホール、５６０・・・エミッタトレンチ部、５７０・・・トランジスタ部、５８０・・・ダイオード部、５８２・・・カソード領域

Claims (26)

1. 半導体基板と、
   前記半導体基板に形成されたトランジスタ部と、
   前記半導体基板に形成され、前記半導体基板のおもて面側にライフタイムキラーを有するダイオード部と、
   前記トランジスタ部と前記ダイオード部との間に設けられ、前記トランジスタ部のゲートと電気的に接続されたゲートランナと
   を備える半導体装置。
2. 前記半導体基板は、前記半導体基板のおもて面側であって、前記ゲートランナの下方の少なくとも一部の領域にライフタイムキラーを有する
   請求項１に記載の半導体装置。
3. 前記半導体基板は、前記半導体基板のおもて面側であって、前記ゲートランナの下方の全域にライフタイムキラーを有する
   請求項１又は２に記載の半導体装置。
4. 前記半導体基板は、前記半導体基板のおもて面側であって、前記ゲートランナよりも前記トランジスタ部側の少なくとも一部にライフタイムキラーを有する
   請求項１から３のいずれか一項に記載の半導体装置。
5. 前記トランジスタ部のコレクタ領域は、前記ゲートランナの下方の少なくとも一部に形成されている
   請求項１から４のいずれか一項に記載の半導体装置。
6. 前記トランジスタ部のコレクタ領域は、前記ゲートランナの下方の全域に形成されている
   請求項１から５のいずれか一項に記載の半導体装置。
7. 前記トランジスタ部のコレクタ領域は、前記ゲートランナよりも前記ダイオード部側の少なくとも一部に形成されている
   請求項１から６のいずれか一項に記載の半導体装置。
8. 前記ダイオード部のカソード領域は、前記ゲートランナの下方に形成されていない
   請求項１から７のいずれか一項に記載の半導体装置。
9. 前記半導体基板と異なる導電型を有し、前記ゲートランナの下方に形成されたウェル領域を更に備える
   請求項１から８のいずれか一項に記載の半導体装置。
10. 前記トランジスタ部は、前記半導体基板のおもて面に形成されたゲートトレンチ部を備え、
    前記ゲートトレンチ部の少なくとも一部は、前記ゲートランナの下方に形成されている
    請求項１から８のいずれか一項に記載の半導体装置。
11. 前記ダイオード部は、前記半導体装置の活性領域の端部に配置されている
    請求項１から１０のいずれか一項に記載の半導体装置。
12. 前記ダイオード部は、前記半導体装置の活性領域の角部に配置されている
    請求項１から１１のいずれか一項に記載の半導体装置。
13. 前記ダイオード部は、平面視で、前記トランジスタ部の周囲を囲んでいる
    請求項１から１２のいずれか一項に記載の半導体装置。
14. 前記トランジスタ部は、平面視で、前記ダイオード部の周囲を囲んでいる
    請求項１から１０のいずれか一項に記載の半導体装置。
15. 前記トランジスタ部に隣接して設けられ、前記トランジスタ部の温度に応じた信号を検出する温度センサ部と、
    センサ用配線を通じて前記温度センサ部と電気的に接続され、前記温度センサ部の検出した信号が入力される温度センサ端子と
    を更に備える
    請求項１から１４のいずれか一項に記載の半導体装置。
16. 前記ダイオード部は、前記ゲートランナおよび前記センサ用配線の少なくとも一方が前記ダイオード部を横断するための離間領域を有する
    請求項１５に記載の半導体装置。
17. 前記温度センサは、ウェル領域の上方に配置される
    請求項１５又は１６に記載の半導体装置。
18. 前記温度センサは、前記トランジスタ部に囲まれている
    請求項１５から１７のいずれか一項に記載の半導体装置。
19. 前記ダイオード部は、
    前記半導体装置の活性領域の一端に形成される第１ダイオード領域と、
    前記一端と対向する前記活性領域の他端に形成される第２ダイオード領域と
    を有する請求項１５から１８のいずれか一項に記載の半導体装置。
20. 前記温度センサは、前記第１ダイオード領域および前記第２ダイオード領域の間に設けられる
    請求項１９に記載の半導体装置。
21. 前記半導体基板のおもて面に形成された第１導電型のエミッタ領域と、
    前記半導体基板のおもて面に形成された、前記第１導電型と異なる第２導電型のベース領域と、
    前記半導体基板のおもて面側に形成され、前記半導体基板の不純物濃度よりも高濃度である前記第１導電型の蓄積層と、
    前記半導体基板のおもて面上に形成された層間絶縁膜と
    を更に備え、
    前記層間絶縁膜には、前記エミッタ領域および前記ベース領域の少なくとも一部の領域に対応して、前記層間絶縁膜を貫通するコンタクトホールが形成され、
    前記蓄積層は、前記トランジスタ部が有するトレンチ部の延伸方向において、前記コンタクトホールが形成された領域の内側に形成されている
    請求項１から２０のいずれか一項に記載の半導体装置。
22. 前記蓄積層は、前記ダイオード部が有するトレンチ部の延伸方向において、前記コンタクトホールが形成された領域の内側に形成されている
    請求項２１に記載の半導体装置。
23. 前記蓄積層は、前記トランジスタ部、前記ダイオード部および前記ゲートランナが形成された領域に形成されている
    請求項２１又は２２に記載の半導体装置。
24. 前記蓄積層の少なくとも一部は、ウェル領域内に形成されている
    請求項２１から２３のいずれか一項に記載の半導体装置。
25. 前記ダイオード部側の前記コンタクトホールは、平面視で、ウェル領域と離間して形成されている
    請求項２１から２４のいずれか一項に記載の半導体装置。
26. 前記トランジスタ部のトレンチ部の端部の少なくとも一部は、ウェル領域内に形成されている
    請求項１から２５のいずれか一項に記載の半導体装置。

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