CN112349766A - 半导体装置 - Google Patents

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Abstract

本发明提供半导体装置。抑制半导体装置的因温度变化引起的特性变化。所述半导体装置具备：半导体基板，其设置有第1导电型的漂移区；晶体管部，其具有与半导体基板的下表面接触的第2导电型的集电区；二极管部，其具有与半导体基板的下表面接触的第1导电型的阴极区，且沿着在半导体基板的上表面的排列方向与晶体管部交替地配置，晶体管部中的、从靠近半导体基板在排列方向上的中央的晶体管部起依次选择的2个以上的晶体管部在排列方向上的宽度比其他任一晶体管部在排列方向上的宽度大。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知在一个半导体基板上形成有IGBT(绝缘栅双极型晶体管)等晶体管部和FWD(续流二极管)等二极管部的反向导通型的半导体装置(例如参照专利文献1～3)。
专利文献1：日本特开2018-46187号公报
专利文献2：日本特开2013-138069号公报
专利文献3：日本特开2018-78153号公报
发明内容
技术问题
在半导体装置中，基板的中央部的温度容易升高。
技术方案
为了解决上述课题，在本发明的一个方式中，提供具备设置有第1导电型的漂移区的半导体基板的半导体装置。半导体装置可以具备具有与半导体基板的下表面接触的第2导电型的集电区的晶体管部。半导体装置可以具备具有与半导体基板的下表面接触的第1导电型的阴极区，且沿着在半导体基板的上表面的排列方向与晶体管部交替地配置的二极管部。晶体管部中的、从靠近半导体基板在排列方向上的中央的晶体管部起依次选择的2个以上的晶体管部在排列方向上的宽度可以比其他任一晶体管部在排列方向上的宽度大。
晶体管部中的、从靠近半导体基板在排列方向上的中央的晶体管部起依次选择的2个以上的第1晶体管部可以在排列方向上分别具有第1宽度。晶体管部中的、与第1晶体管部相比远离中央而配置的2个以上的第2晶体管部在排列方向上分别具有比第1宽度小的第2宽度。
将第2宽度除以第1宽度除而得的值可以大于0.5。将第1宽度除以第2宽度而得的值可以小于1。
第1宽度可以大于700μm。第1宽度可以小于1100μm。
各二极管部在排列方向上的宽度可以大于300μm。
各二极管部在排列方向上的宽度可以大于半导体基板的厚度的2.5倍。
各二极管部在排列方向上可以具有相同宽度。
晶体管部中的、最靠近半导体基板在排列方向上的中央的第1晶体管部在排列方向上的宽度可以大于与第1晶体管部相比远离中央的第2晶体管部在排列方向上的宽度。第2晶体管部在排列方向上的宽度可以大于与第2晶体管部相比远离中央的第3晶体管部在排列方向上的宽度。
半导体装置还可以具备以包围晶体管部和二极管部沿着排列方向交替地配置的区域的方式设置于半导体基板的上表面的外周二极管部。
半导体装置还可以具备与晶体管部电连接的栅极焊盘。最靠近栅极焊盘的二极管部与栅极焊盘在排列方向上的距离可以比该二极管部在排列方向上的宽度大。
半导体基板中的氧浓度可以为1.0×1017/cm3以上。
半导体装置可以具备设置在漂移区与半导体基板的下表面之间，且包含氢，且在半导体基板的深度方向上具有多个掺杂浓度比漂移区的掺杂浓度高的浓度峰的第1导电型的缓冲区。
半导体基板在深度方向上的结晶缺陷密度分布可以具有配置于缓冲区中的浓度峰之间的缺陷密度峰。
应予说明，上述发明概要未列举本发明的所有必要特征。另外，这些特征组的子组合也能够成为发明。
附图说明
图1是表示本发明的一个实施方式的半导体装置100的一个例子的俯视图。
图2是表示半导体装置100的另一结构例的俯视图。
图3是表示与晶体管部70电连接的栅极焊盘112的附近处的二极管部80和晶体管部70的配置例的图。
图4是图1和图2中的区域A的放大图。
图5是表示图4中的b-b截面的一个例子的图。
图6是表示图5的C-C线处的掺杂浓度分布、结晶缺陷密度分布和氦浓度分布的一个例子的图。
图7是表示半导体装置100的另一结构例的俯视图。
图8是表示有源部120中的二极管部80和晶体管部70的另一配置例的图。
图9是表示有源部120中的二极管部80和晶体管部70的另一配置例的图。
图10是表示有源部120的另一结构例的图。
符号说明
10…半导体基板，11…阱区，12…发射区，14…基区，15…接触区，16…蓄积区，18…漂移区，20…缓冲区，21…上表面，22…集电区，23…下表面，24…集电极，25…浓度峰，29…直线部分，30…虚设沟槽部，31…前端部，32…虚设绝缘膜，34…虚设导电部，38…层间绝缘膜，39…直线部分，40…栅极沟槽部，41…前端部，42…栅极绝缘膜，44…栅极导电部，52…发射极，56…接触孔，60、61…台面部，70…晶体管部，75…连结晶体管部，80…二极管部，81…延长区域，82…阴极区，85…外周二极管部，90…边缘终端结构部，92…上表面侧寿命控制区，93…缺陷密度峰，94…下表面侧寿命控制区，95…缺陷密度峰，96、97…浓度峰，100…半导体装置，102…端边，104…中央位置，112…栅极焊盘，120…有源部，130…外周栅极布线，131…有源侧栅极布线
具体实施方式
以下，通过发明的实施方式来说明本发明，但是以下的实施方式不限定权利要求书的发明。另外，在实施方式中说明的特征的全部组合并不一定是发明的技术方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的2个主面中的一个面称为上表面，将另一个面称为下表面。“上”、“下”的方向不限于重力方向、或者安装半导体装置时的方向。
在本说明书中，存在使用X轴、Y轴及Z轴的正交坐标轴来说明技术事项的情况。正交坐标轴只不过是确定构成要素的相对位置，并不限定特定的方向。例如，Z轴并不限定相对于地面的高度方向。应予说明，+Z轴方向和-Z轴方向是彼此相反的方向。在未记载正负而记载为Z轴方向的情况下，是指与+Z轴和-Z轴平行的方向。另外，在本说明书中，有时将从+Z轴方向观察称为俯视。
在本说明书中称为“相同”或“相等”的情况下，也可以包括具有由制造偏差等引起的误差的情况。该误差例如在10％以内。
在本说明书中，将掺杂有杂质的掺杂区域的导电型设为P型或N型进行说明。然而，各掺杂区域的导电型可以为各自相反极性。另外，在本说明书中记载为P+型或N+型的情况下，是指掺杂浓度比P型或N型的掺杂浓度高，记载为P-型或N-型的情况下，是指掺杂浓度比P型或N型的掺杂浓度低。另外，在本说明书中记载为P++型或N++型的情况下，是指掺杂浓度比P+型或N+型的掺杂浓度高。
在本说明书中，掺杂浓度是指作为施主或受主活化的杂质的浓度。在本说明书中，有时将施主与受主的浓度差设为掺杂浓度。该浓度差可以通过电压-电容测定法(CV法)测定。另外，可以将通过扩展电阻测定法(SR)测得的载流子浓度作为掺杂浓度。另外，在掺杂浓度分布具有峰的情况下，可以将该峰值作为该区域中的掺杂浓度。在存在施主或受主的区域中的掺杂浓度几乎均匀的情况下等，掺杂浓度的平均值可以为该区域中的掺杂浓度。另外，在本说明书中，掺杂剂的浓度是指施主和受主各自的浓度。
图1是表示本发明的一个实施方式的半导体装置100的一个例子的俯视图。在图1中，示出将各部件投影于半导体基板10的上表面的位置。在图1中，仅示出半导体装置100的一部分部件，省略一部分部件。
半导体装置100具备半导体基板10。半导体基板10是由硅或化合物半导体等半导体材料形成的基板。半导体基板10在俯视时具有端边102。在本说明书中简称为俯视的情况下，是指从半导体基板10的上表面侧观察。本例的半导体基板10在俯视时具有彼此相对的2组端边102。在图1中，X轴和Y轴与某一端边102平行。另外，Z轴与半导体基板10的上表面垂直。
在半导体基板10设置有有源部120。有源部120是半导体装置100工作的情况下位于半导体基板10的上表面与下表面之间且在深度方向上有主电流流通的区域。在有源部120的上方设置有发射极，但是在图1中进行省略。
在有源部120设置有包含IGBT等晶体管元件的晶体管部70和包含续流二极管(FWD)等二极管元件的二极管部80。晶体管部70和二极管部80沿着在半导体基板10的上表面的预定的排列方向(在本例中为X轴方向)交替地配置。
在图1中，对配置有晶体管部70的区域标注符号“I”，对配置有二极管部80的区域标注符号“F”。在本说明书中，有时将俯视时与排列方向垂直的方向称为延伸方向(在图1中为Y轴方向)。晶体管部70和二极管部80可以分别在延伸方向上具有长边。换言之，晶体管部70在Y轴方向上的长度比在X轴方向上的宽度大。同样地，二极管部80在Y轴方向上的长度比在X轴方向上的宽度大。晶体管部70和二极管部80的延伸方向和后述的各沟槽部的长边方向可以相同。
二极管部80在与半导体基板10的下表面接触的区域具有N+型的阴极区。在本说明书中，将设置有阴极区的区域称为二极管部80。换言之，二极管部80是在俯视时与阴极区重叠的区域。在半导体基板10的下表面，在阴极区以外的区域可以设置P+型的集电区。在本说明书中，将二极管部80沿Y轴方向延长到后述的栅极布线而成的延长区域81有时也包含在二极管部80中。在延长区域81的下表面设置有集电区。
晶体管部70在与半导体基板10的下表面接触的区域具有P+型的集电区。另外，晶体管部70在半导体基板10的上表面侧周期性地配置有具有栅极导电部和栅极绝缘膜的栅极结构。
半导体装置100在半导体基板10的上方可以具有1个以上的焊盘。本例的半导体装置100具有栅极焊盘112。半导体装置100可以具有阳极焊盘、阴极焊盘和电流检测焊盘等焊盘。各焊盘配置于端边102的附近。端边102的附近是指俯视时端边102与发射极之间的区域。在半导体装置100的贴装时，各焊盘可以介由导线等布线与外部的电路连接。
对栅极焊盘112施加栅极电位。栅极焊盘112与有源部120的栅极沟槽部的导电部电连接。半导体装置100具备将栅极焊盘112与栅极沟槽部连接的栅极布线。在图1中，对栅极布线标注斜线的阴影。
本例的栅极布线具有外周栅极布线130和有源侧栅极布线131。在俯视时，外周栅极布线130配置在有源部120与半导体基板10的端边102之间。本例的外周栅极布线130在俯视时包围有源部120。可以将在俯视时被外周栅极布线130包围的区域作为有源部120。另外，外周栅极布线130与栅极焊盘112连接。外周栅极布线130配置在半导体基板10的上方。外周栅极布线130可以是含有铝等的金属布线。
有源侧栅极布线131设置于有源部120。通过在有源部120设置有源侧栅极布线131，从而针对半导体基板10的各区域，能够降低来自栅极焊盘112的布线长的偏差。
有源侧栅极布线131与有源部120的栅极沟槽部连接。有源侧栅极布线131配置于半导体基板10的上方。有源侧栅极布线131可以是由掺杂了杂质的多晶硅等半导体形成的布线。
有源侧栅极布线131可以与外周栅极布线130连接。本例的有源侧栅极布线131在Y轴方向的大致中央从一个外周栅极布线130到另一个外周栅极布线130，以横切有源部120的方式沿X轴方向延伸设置。在通过有源侧栅极布线131分割有源部120的情况下，在各个分割区域，晶体管部70和二极管部80可以沿X轴方向交替地配置。
另外，半导体装置100可以具备作为由多晶硅等形成的PN结二极管的未图示的温度感测部、模拟设置于有源部120的晶体管部的动作的未图示的电流检测部。
本例的半导体装置100在外周栅极布线130与端边102之间具备边缘终端结构部90。边缘终端结构部90缓和半导体基板10的上表面侧的电场集中。边缘终端结构部90具有例如包围有源部120而呈环状设置的保护环、场板、降低表面电场部和组合了这些部件而成的结构。
如果使半导体装置100工作，则因在半导体装置100中流通的电流而导致发热。在半导体基板10的俯视时的中央位置104的附近，由于发热源围绕其周围，所以与端边102的附近的区域相比，温度容易上升。
二极管部80的发热由于能够向晶体管部70扩散，所以能够抑制。因此，有时使二极管部80的电流密度比晶体管部70的电流密度高。出于提高IE效应(电子注入促进效应)，或者调节栅极电容等目的，例如在晶体管部70配置有虚设的栅极结构。因此，晶体管部70的电流密度容易比二极管部80的电流密度小。因此，二极管部80的每单位面积的发热容易比晶体管部70的每单位面积的发热大。
在半导体装置100中，使中央位置104附近的二极管部80的密度比远离中央位置104的位置处的二极管部80的密度低。由此，能够抑制中央位置104附近的温度上升。
另外，如果在二极管部80中持续流通额定电流的二分之一以上的电流且自发热温度上升，则有时二极管部80的正向电压降低。例如为了缩短二极管部80中的载流子寿命，有时在二极管部80形成结晶缺陷。通过缩短二极管部80中的载流子寿命，从而能够缩短二极管部80的反向恢复时间，降低反向恢复损耗。
如上所述，如果因持续流通电流而使二极管部80的温度上升，则有时二极管部80中的结晶缺陷恢复。如果结晶缺陷恢复而结晶缺陷的密度改变，则二极管部80中的半导体基板10的电阻值改变，从而二极管部80的正向电压降低，并且反向恢复损耗上升。
在半导体装置100中，使中央位置104附近的二极管部80的密度比远离中央位置104的位置处的二极管部80的密度低。由此，能够抑制二极管部80伴随着中央位置104附近处的温度上升而发生的特性变化。
在本例中，将在X轴方向上离散配置的多个晶体管部70中的在X轴方向上靠近半导体基板10的中央位置104的晶体管部70起依次选择的2个以上的晶体管部70记为第1晶体管部70-1。在图1的例子中，将X轴方向上靠近中央位置104的3个晶体管部70作为第1晶体管部70-1。将除了第1晶体管部70-1以外的晶体管部70作为第2晶体管部70-2。第2晶体管部70-2配置在与第1晶体管部70-1相比在X轴方向上靠近外侧的位置。外侧是指远离中央位置104的一侧。
优选在从中央位置104到一个端边102之间，在X轴方向上配置有2个以上的第2晶体管部70-2。换言之，优选在2个以上的第1晶体管部70-1的两侧配置2个以上的第2晶体管部70-2。在图1的例子中，在3个第1晶体管部70-1的两侧分别配置有3个第2晶体管部70-2。
第1晶体管部70-1可以在X轴方向上连续配置3个以上。所谓第1晶体管部70-1连续配置，指不包括第2晶体管部70-2，而是第1晶体管部70-1与二极管部80交替地配置。第2晶体管部70-2在X轴方向上可以连续配置3个以上。所谓第2晶体管部70-2连续配置，指不包括第1晶体管部70-1，而是第2晶体管部70-2与二极管部80交替地配置。
第1晶体管部70-1在X轴方向上的第1宽度W1比任一第2晶体管部70-2在X轴方向上的第2宽度W2大。在本例中，第1晶体管部70-1的第1宽度W1相同。另外，各个第2晶体管部70-2的第2宽度W2相同。换言之，在中央位置104的附近，与其他区域相比，配置有宽度大的晶体管部70。
在X轴方向上，在各个晶体管部70之间配置有二极管部80。各个二极管部80的宽度Wf可以相同，也可以不同。二极管部80的宽度Wf可以比第2宽度W2小，也可以与第2宽度W2相同，还可以比第2宽度W2大。
在本例中，在中央位置104附近配置有宽度大的第1晶体管部70-1，在远离中央位置104的位置处配置有宽度小的第2晶体管部70-2。因此，在中央位置104的附近，与远离中央位置104的位置相比，二极管部80的密度变小。因此，能够抑制中央位置104附近的温度上升。另外，在中央位置104和外周部，外周部的晶体管部70与二极管部80的温度差小。因此，能够降低芯片整体的温度，集中于中央附近的热也难以升高，能够抑制二极管部80的正向电压降低。
另外，通过在X轴方向上配置2个以上的第1晶体管部70-1，从而能够使X轴方向上的温度分布平稳。例如，如果逐一交替地配置宽度不同的晶体管部70，则由于面积大的发热源和面积小的发热源以短的周期配置，所以在X轴方向上的温度分布中会以短的周期产生峰和谷。与此相对，通过连续地配置2个以上宽度相同的晶体管部70，能够减少X轴方向上的温度分布中的峰和谷的数目。
应予说明，优选在半导体基板10的X轴方向上的中央位置104配置有第1晶体管部70-1。由此，能够防止在X轴方向上的中央位置104配置二极管部80，能够抑制二极管部80的特性变化。
将第2宽度W2除以第1宽度W1而得的值W2/W1可以大于0.5。由此，能够减小中央位置104附近的二极管部80的密度。W2/W1也可以大于0.6，还可以大于0.7。
W2/W1可以小于1。由此，能够限制在设置有第1晶体管部70-1的区域与设置有第2晶体管部70-2的区域的边界处，沟道密度、温度分布等特性变化得过大。W2/W1也可以小于0.9，还可以小于0.8。
第1宽度W1可以大于700μm。由此，能够减小中央位置104附近的二极管部80的密度。第1宽度W1也可以大于800μm，还可以大于900μm。
第1宽度W1可以小于1100μm。由此，能够限制第1晶体管部70-1变得过大，在其与设置有第2晶体管部70-2的区域的边界处，沟道密度、温度分布等特性变化得过大。第1宽度W1也可以小于1000μm，还可以小于900μm。
第1宽度W1可以大于栅极焊盘112在X轴方向上的宽度。第1宽度W1可以大于二极管部80的宽度Wf。另外，中央位置104与二极管部80在X轴方向上的最短距离可以为半导体基板10在X轴方向上的宽度的10％以上。该最短距离也可以为半导体基板10的宽度的15％以上，还可以为半导体基板10的宽度的20％以上。
第2宽度W2可以大于200μm。第2宽度W2也可以大于300μm，还可以大于400μm。第2宽度W2可以小于700μm。第2宽度W2也可以小于600μm，还可以小于500μm。
二极管部80的宽度Wf可以大于200μm。半导体基板10的上表面的二极管部80的总面积可以根据半导体装置100所需的性能而确定。如果增大二极管部80的宽度Wf，则二极管部80的每一个的面积变大，因此二极管部80的个数变少。如果二极管部80的个数多，则二极管部80与晶体管部70的边界的面积增大，二极管部80的反向恢复时的峰电流会因为从晶体管部70流向二极管部80的载流子而变大。因此，反向恢复损耗容易变大。二极管部80的个数越少，越能够减少与晶体管部70的边界部分，但是晶体管部70与二极管部80的温度差会变大，芯片的发热变大。二极管部80的个数与二极管损耗或芯片发热量具有权衡关系。
二极管部80的宽度Wf可以大于400μm，也可以大于500μm。二极管部80的宽度Wf可以为半导体基板10在Z轴方向上的厚度的2.5倍以上，也可以为半导体基板10在Z轴方向上的厚度的3.5倍以上，还可以为半导体基板10在Z轴方向上的厚度的4.5倍以上。
图2是表示半导体装置100的另一结构例的俯视图。在本例中，从靠近中央位置104起依次选择的2个以上的晶体管部70的宽度比其他晶体管部70在排列方向上的宽度大。在本例的半导体装置100中，晶体管部70包含1个以上的第1晶体管部70-1、1个以上的第2晶体管部70-2和1个以上的第3晶体管部70-3。
第1晶体管部70-1配置于最靠近中央位置104的位置。第1晶体管部70-1的第1宽度W1可以与图1中说明的第1晶体管部70-1的第1宽度W1相同。
第2晶体管部70-2在X轴方向上被配置成比第1晶体管部70-1远离中央位置104。第3晶体管部70-3在X轴方向上被配置成比第2晶体管部70-2远离中央位置104。
第1晶体管部70-1在X轴方向上的第1宽度W1比第2晶体管部70-2在X轴方向上的第2宽度W2大。另外，第2晶体管部的第2宽度W2比第3晶体管部70-3在X轴方向上的第3宽度W3大。换言之，在本例的半导体装置100中，晶体管部70的宽度随着远离中央位置104而阶段性地减小。本例的第2晶体管部70-2和第3晶体管部70-3中的一方可以具有与图1所示的第2晶体管部70-2相同的宽度。
在本例的半导体装置100中，越远离中央位置104，晶体管部70的宽度越减小。在图2的例子中，晶体管部70的宽度是W1、W2、W3这3种，但在其他例中，晶体管部70的宽度也可以为4种以上。另外，具有相同宽度的晶体管部70可以在X轴方向上连续配置2个以上。在本例中，也能够使中央位置104附近的二极管部80的密度比远离中央位置104的位置处的二极管部80的密度低。由此，能够抑制中央位置104附近的温度上升，另外还能够抑制二极管部80的特性变化。
图3是表示与晶体管部70电连接的栅极焊盘112附近的二极管部80和晶体管部70的配置例的图。本例的配置可以应用于图1和图2中的任一个。
本例的栅极焊盘112配置在与具有第1宽度W1的第1晶体管部70-1在Y轴方向上相对的位置。栅极焊盘112可以配置于第1晶体管部70-1的上方。
在本例中，将X轴方向上最接近栅极焊盘112的二极管部80和栅极焊盘112在X轴方向上的距离设为D。在半导体基板10的在栅极焊盘112的下方的上表面设置有P+型的阱区。阱区的掺杂浓度比后述的漂移区的掺杂浓度高，且阱区设置在比后述的基区更深的位置。
在二极管部80的下表面设置有N+型的阴极区。因此，如果栅极焊盘112与二极管部80之间的距离D变小，则高浓度的阱区与阴极区之间的距离变近，反向恢复耐量降低。本例的距离D大于二极管部80的宽度Wf。由此，能够抑制反向恢复耐量的降低。距离D可以为宽度Wf的0.25倍以上，也可以为宽度Wf的1倍以上。
图4是图1和图2中的区域A的放大图。区域A是包含晶体管部70、二极管部80和有源侧栅极布线131的区域。本例的半导体装置100具备设置于半导体基板10的上表面侧的内部的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14和接触区15。栅极沟槽部40和虚设沟槽部30分别是沟槽部的一个例子。另外，本例的半导体装置100具备设置于半导体基板10的上表面的上方的发射极52和有源侧栅极布线131。发射极52和有源侧栅极布线131彼此分离地设置。
在发射极52和有源侧栅极布线131与半导体基板10的上表面之间设置有层间绝缘膜，但是在图4中省略。在本例的层间绝缘膜，以贯穿该层间绝缘膜的方式设置有接触孔56。在图4中，对各接触孔56标注斜线的阴影。
发射极52设置于栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14和接触区15的上方。发射极52通过接触孔56与半导体基板10的上表面的发射区12、接触区15和基区14接触。另外，发射极52通过设置于层间绝缘膜的接触孔与虚设沟槽部30内的虚设导电部连接。发射极52可以在Y轴方向上的虚设沟槽部30的前端与虚设沟槽部30的虚设导电部连接。
有源侧栅极布线131通过设置于层间绝缘膜的接触孔与栅极沟槽部40连接。有源侧栅极布线131可以在Y轴方向上的栅极沟槽部40的前端部41与栅极沟槽部40的栅极导电部连接。有源侧栅极布线131不与虚设沟槽部30内的虚设导电部连接。
发射极52由含有金属的材料形成。在图4中示出设置有发射极52的范围。例如，发射极52的至少一部分区域由铝或铝-硅合金形成。发射极52在由铝等形成的区域的下层可以具有由钛、钛化合物等形成的势垒金属。此外，在接触孔内，可以具有以与势垒金属和铝等接触的方式埋入钨等而形成的插塞。
阱区11被设置成与有源侧栅极布线131重叠。阱区11还以预定宽度延伸设置到不与有源侧栅极布线131重叠的范围。本例的阱区11被设置成向有源侧栅极布线131侧远离接触孔56的Y轴方向的一端。阱区11是掺杂浓度比基区14的掺杂浓度高的第2导电型的区域。本例的基区14为P-型，阱区11为P+型。
晶体管部70和二极管部80分别具有沿排列方向排列有多个的沟槽部。在本例的晶体管部70，沿排列方向交替地设置有1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。在本例的二极管部80，沿排列方向设置有多个虚设沟槽部30。在本例的二极管部80中，未设置栅极沟槽部40。
本例的栅极沟槽部40可以具有沿与排列方向垂直的延伸方向延伸的2个直线部分39(沿延伸方向呈直线状的沟槽的部分)和连接2个直线部分39的前端部41。图4中的延伸方向为Y轴方向。
前端部41的至少一部分优选在俯视时设置成曲线状。通过前端部41将2个直线部分39在Y轴方向上的端部彼此连接，从而能够缓和直线部分39的端部处的电场集中。
在晶体管部70中，虚设沟槽部30设置于栅极沟槽部40的各直线部分39之间。在各直线部分39之间可以设置1有条虚设沟槽部30，也可以设置有多条虚设沟槽部30。虚设沟槽部30可以具有沿延伸方向延伸的直线形状，并且可以与栅极沟槽部40同样地具有直线部分29和前端部31。图4所示的半导体装置100包含不具有前端部31的直线形状的虚设沟槽部30和具有前端部31的虚设沟槽部30这双方。
阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的Y轴方向的端部在俯视时设置于阱区11。换言之，在各沟槽部的Y轴方向的端部处，各沟槽部的深度方向的底部被阱区11覆盖。由此，能够缓和各沟槽部的该底部处的电场集中。
在排列方向上的各沟槽部之间设置有台面部。台面部是指在半导体基板10的内部被沟槽部所夹的区域。作为一个例子，台面部的上端为半导体基板10的上表面。台面部的下端的深度位置与沟槽部的下端的深度位置相同。本例的台面部被设置成在半导体基板10的上表面沿沟槽且沿延伸方向(Y轴方向)延伸。在本例中，在晶体管部70设置有台面部60，在二极管部80设置有台面部61。在本说明书中仅称为台面部的情况是指台面部60和台面部61中的每一个
在各台面部设置有基区14。在台面部中在半导体基板10的上表面露出的基区14中的最靠近有源侧栅极布线131配置的区域记为基区14-e。在图4中示出配置于各台面部的延伸方向上的一个端部的基区14-e，但是在各台面部的另一个端部也配置有基区14-e。在各台面部，在俯视时被基区14-e夹着的区域可以设置第1导电型的发射区12和第2导电型的接触区15中的至少一方。本例的发射区12为N+型，接触区15为P+型。发射区12和接触区15在深度方向上可以设置在基区14与半导体基板10的上表面之间。
晶体管部70的台面部60具有在半导体基板10的上表面露出的发射区12。发射区12被设置成与栅极沟槽部40接触。与栅极沟槽部40接触的台面部60可以设置有在半导体基板10的上表面露出的接触区15。
台面部60中的接触区15和发射区12分别从X轴方向上的一个沟槽部设置到另一个沟槽部。作为一个例子，台面部60的接触区15和发射区12沿沟槽部的延伸方向(Y轴方向)交替地配置。
在另一例中，台面部60的接触区15和发射区12可以沿沟槽部的延伸方向(Y轴方向)设置成条纹状。例如在与沟槽部接触的区域设置发射区12，在被发射区12所夹的区域设置接触区15。
在二极管部80的台面部61未设置发射区12。在台面部61的上表面可以设置基区14和接触区15。在台面部61的上表面被基区14-e所夹的区域，可以以与各基区14-e接触的方式设置接触区15。在台面部61的上表面被接触区15所夹的区域可以设置基区14。基区14可以配置在被接触区15所夹的整个区域。
在各台面部的上方设置有接触孔56。接触孔56配置在被基区14-e所夹的区域。本例的接触孔56设置于接触区15、基区14和发射区12的各区域的上方。接触孔56未设置在与基区14-e和阱区11对应的区域。接触孔56可以配置在台面部60在排列方向(X轴方向)上的中央。
在二极管部80中，在与半导体基板10的下表面邻接的区域设置有N+型的阴极区82。在半导体基板10的下表面，在未设置阴极区82的区域可以设置P+型的集电区22。在图4中，用虚线表示阴极区82与集电区22的边界。
图5是表示图4中的b-b截面的一个例子的图。b-b截面是穿过发射区12和阴极区82的XZ面。本例的半导体装置100在该截面具有半导体基板10、层间绝缘膜38、发射极52和集电极24。层间绝缘膜38设置于半导体基板10的上表面。层间绝缘膜38是包含添加了硼或磷等杂质的硅酸盐玻璃等绝缘膜、热氧化膜和其他绝缘膜中的至少一层的膜。在层间绝缘膜38设置有图2中说明的接触孔56。
发射极52设置于层间绝缘膜38的上方。发射极52通过层间绝缘膜38的接触孔56与半导体基板10的上表面21接触。集电极24设置于半导体基板10的下表面23。发射极52和集电极24由铝等金属材料形成。在本说明书中，将连结发射极52和集电极24的方向(Z轴方向)称为深度方向。
半导体基板10具有N-型的漂移区18。漂移区18分别设置于晶体管部70和二极管部80。
在晶体管部70的台面部60，从半导体基板10的上表面21侧起依次设置有N+型的发射区12和P-型的基区14。在基区14的下方设置有漂移区18。在台面部60可以设置N+型的蓄积区16。蓄积区16配置在基区14与漂移区18之间。
发射区12在半导体基板10的上表面21露出，且被设置为与栅极沟槽部40接触。发射区12可以与台面部60的两侧的沟槽部接触。发射区12的掺杂浓度比漂移区18的掺杂浓度高。
基区14设置于发射区12的下方。本例的基区14以与发射区12接触的方式设置。基区14可以与台面部60的两侧的沟槽部接触。
蓄积区16设置于基区14的下方。蓄积区16的掺杂浓度比漂移区18的掺杂浓度高。通过在漂移区18与基区14之间设置高浓度的蓄积区16，从而能够提高载流子注入促进效应(IE效应)，降低导通电压。蓄积区16可以被设置为覆盖各台面部60中的基区14的整个下表面。
在二极管部80的台面部61，以与半导体基板10的上表面21接触的方式设置有P-型的基区14。在基区14的下方设置有漂移区18。在台面部61，在基区14的下方可以设置有蓄积区16。
在晶体管部70和二极管部80的每一个中，可以在漂移区18的下方设置N+型的缓冲区20。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下端扩展的耗尽层到达P+型的集电区22和N+型的阴极区82的场截止层发挥功能。缓冲区20在深度方向的掺杂浓度分布中可以具有多个峰，也可以具有单个的峰。
在晶体管部70中，在缓冲区20的下方设置有P+型的集电区22。在二极管部80中，在缓冲区20的下方设置有N+型的阴极区82。集电区22和阴极区82在半导体基板10的下表面23露出，并与集电极24连接。
在半导体基板10的上表面21侧设置有1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。各沟槽部从半导体基板10的上表面21贯穿基区14而到达漂移区18。在设置有发射区12、接触区15和蓄积区16中的至少任一个的区域中，各沟槽部还贯穿这些掺杂区域而到达漂移区18。所谓沟槽部贯穿掺杂区域，不限于以在形成掺杂区域之后形成沟槽部的顺序制造的产品。在形成沟槽部之后在沟槽部之间形成掺杂区域的产品也包括在沟槽部贯穿掺杂区域的产品中。
如上所述，在晶体管部70设置有栅极沟槽部40和虚设沟槽部30。在二极管部80设置有虚设沟槽部30，没有设置栅极沟槽部40。在本例中，二极管部80与晶体管部70在X轴方向上的边界是阴极区82与集电区22之间的边界。
栅极沟槽部40具有设置于半导体基板10的上表面21的栅极沟槽、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式设置。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部设置于比栅极绝缘膜42靠近内侧的位置。换言之，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44在深度方向可以设置得比基区14长。该截面中的栅极沟槽部40在半导体基板10的上表面21被层间绝缘膜38覆盖。栅极导电部44与栅极布线电连接。如果对栅极导电部44施加预定的栅极电压，则在基区14中的与栅极沟槽部40接触的界面的表层形成由电子的反转层构成的沟道。
虚设沟槽部30在该截面可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置于半导体基板10的上表面21的虚设沟槽、虚设绝缘膜32和虚设导电部34。虚设导电部34与发射极52电连接。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式设置。虚设导电部34设置于虚设沟槽的内部，且设置在比虚设绝缘膜32靠近内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34在深度方向上可以具有与栅极导电部44相同的长度。
本例的栅极沟槽部40和虚设沟槽部30在半导体基板10的上表面21被层间绝缘膜38覆盖。应予说明，虚设沟槽部30和栅极沟槽部40的底部可以是向下侧凸的曲面状(在截面中为曲线状)。
二极管部80具有上表面侧寿命控制区92。寿命控制区是半导体基板10的深度方向上的载流子寿命分布具有谷部的区域。
上表面侧寿命控制区92设置于半导体基板10的上表面21侧。上表面21侧是指半导体基板10的深度方向上的中央与上表面21之间的区域。例如上表面侧寿命控制区92可以通过从半导体基板10的上表面21侧以预定的射程注入氦、质子等杂质来形成。通过注入杂质来形成结晶缺陷，通过使结晶缺陷与载流子结合来使载流子寿命变小。在上表面侧寿命控制区92中可以设置深度方向上的结晶缺陷密度分布的缺陷密度峰93。在图5中，示意性地用×标记来表示缺陷密度峰93。在缺陷密度峰93的位置处，载流子寿命分布可以成为极小值。
上表面侧寿命控制区92可以设置于X轴方向上的整个二极管部80。另外，上表面侧寿命控制区92也可以设置于晶体管部70中的与二极管部80接触的区域。换言之，上表面侧寿命控制区92可以在X轴方向上从二极管部80连续地设置到晶体管部70的一部分。
二极管部80和晶体管部70可以具有下表面侧寿命控制区94。下表面侧寿命控制区94可以设置于X轴方向上的整个晶体管部70和二极管部80。下表面侧寿命控制区94设置于半导体基板10的下表面23侧。下表面23侧是指半导体基板10的深度方向上的中央与下表面23之间的区域。例如下表面侧寿命控制区94可以通过从半导体基板10的下表面23侧以预定的射程注入氦等杂质来形成。在下表面侧寿命控制区94可以设置深度方向上的结晶缺陷密度分布的缺陷密度峰95。在缺陷密度峰95的位置处，载流子寿命分布可以成为极小值。
图6是表示图5的C-C线处的掺杂浓度分布、结晶缺陷密度分布和氦浓度分布的一个例子的图。C-C线是在二极管部80中从上表面侧寿命控制区92的上方穿到下表面侧寿命控制区94的下方的线。
本例的掺杂浓度分布在缓冲区20具有1个以上的浓度峰25。浓度峰25在深度方向上可以设置有多个。缓冲区20中的掺杂浓度比漂移区18中的掺杂浓度高。
各浓度峰25可以通过注入质子等氢离子来形成。通过将氢离子注入到半导体基板10并进行退火，从而使氢本身施主化，或者使半导体基板10中的空穴等结晶缺陷被氢、氧封端而施主化。缓冲区20可以具有与各浓度峰25对应的氢浓度峰。浓度峰25与氢浓度峰的位置可以相同。
二极管部80中的结晶缺陷密度分布具有1个以上的缺陷密度峰。在图6的例子中，结晶缺陷密度分布具有缺陷密度峰93和缺陷密度峰95。结晶缺陷也形成在氦等杂质通过的区域。因此，各缺陷密度峰在注入了杂质的一侧具有平缓的倾斜度，在未注入杂质的一侧具有陡峭的倾斜度。另外，缺陷密度峰处的密度可以通过氦等杂质的剂量等来控制。
缺陷密度峰95设置于缓冲区20。缺陷密度峰95可以配置于缓冲区20中的浓度峰25之间。在本说明书中，预定的峰配置于其他2个峰之间是指在其他2个峰的顶点之间配置有预定的峰的顶点，且在其他2个峰的每一个的半值宽度中不含有预定的峰的顶点。
另外，氦浓度分布具有1个以上的浓度峰。在图6的例子中，具有与缺陷密度峰93对应的浓度峰96，并且具有与缺陷密度峰95对应的浓度峰97。相对应的密度峰与浓度峰可以设置于相同的深度位置。
通过这样的构成，能够在预定的深度位置设置预定的密度的缺陷密度峰，能够调整载流子寿命。但是，如上所述，如果在半导体装置100的工作时温度上升，则有时由氦照射形成的空穴(V)所构成的结晶缺陷与半导体基板10中的氢(H)、氧(O)结合而使VOH缺陷增加，由氦照射形成的空穴所构成的结晶缺陷的密度降低。特别是在本例中，由于缓冲区20中大量存在氢，所以设置于缓冲区20的由氦照射形成的空穴所构成的结晶缺陷的密度容易降低。
对此，在半导体装置100中，在温度容易上升的半导体基板10的中央位置104的附近，二极管部80少。因此，能够抑制二极管部80中的由氦照射形成的空穴所构成的结晶缺陷密度的降低。
如果半导体基板10中的氧浓度高，则由氦照射形成的空穴所构成的结晶缺陷容易与氢一起形成VOH缺陷。因此，在半导体基板10中的氧浓度高的情况下，半导体装置100的二极管部80的由氦照射形成的空穴所构成的结晶缺陷的密度降低变得显著。半导体基板10的氧浓度可以为1.0×1017/cm3以上。半导体基板10的氧浓度也可以为2.0×1017/cm3以上，还可以为5.0×1017/cm3以上。半导体基板10的氧浓度可以是平均值，也可以是最大值。另外，半导体基板10可以为MCZ基板。MCZ基板是指通过MCZ(Magnetic field appliedCZochralski：磁场直拉)法形成的基板。MCZ基板的氧浓度较高。应予说明，通过将缺陷密度峰95配置于浓度峰25之间，从而能够进一步抑制结晶缺陷被氢封端。
在本例中，虽然示出了将缺陷密度峰95配置于浓度峰25之间的构成，但是也可以将缺陷密度峰95配置在与多个浓度峰25中的距下表面23的距离最长的位置的浓度峰25相比距下表面23的距离更长的位置处。另外，浓度峰25也可以通过注入磷离子来形成。此外，在浓度峰25为1个的情况下，可以将缺陷密度峰95配置在与浓度峰25相比距下表面的距离更长的位置。另外，在浓度峰25为1个的情况下，也可以将缺陷密度峰95配置在浓度峰25与阴极区82的浓度峰之间。
图7是表示半导体装置100的另一结构例的俯视图。本例的半导体装置100相对于图1～图6中说明的方式，还具备外周二极管部85。外周二极管部85在半导体基板10的上表面包围晶体管部70和二极管部80沿着X轴方向交替配置的区域。被外周二极管部85包围的区域中的晶体管部70和二极管部80的配置与图1或图2所示的例子相同。
外周二极管部85的结构与二极管部80相同。换言之，外周二极管部85在半导体基板10的下表面23具有阴极区82，在上表面21具有虚设沟槽部30、基区14等。通过这样的构成，也能够减小半导体基板10的中央位置104附近的二极管部80的密度。
图8是表示有源部120中的二极管部80和晶体管部70的另一配置例的图。本例的有源部120具有二极管部80-1和二极管部80-2。二极管部80-1设置于包含中央位置104的区域。二极管部80-1的X轴方向的中央可以为中央位置104。二极管部80-1的宽度Wf与图1～图7中说明的二极管部80相同。
二极管部80-2与二极管部80-1相比，配置在X轴方向上靠近半导体基板10的端边102侧的位置。换言之，二极管部80-2配置在有源部120的X轴方向上的端部。二极管部80-2的宽度Wf与晶体管部70的第1宽度W1相同或者比宽度W1大。2个二极管部80-2可以在X轴方向上隔着二极管部80-1而配置。晶体管部70以隔着各二极管部80的方式配置。
根据本例，通过减小中央位置104附近的二极管部80的密度，从而能够抑制中央位置104附近的发热。另外，通过增大二极管部80-2的宽度Wf，从而能够减少晶体管部70与二极管部80的边界区域，能够改善二极管损耗。应予说明，可以不设置二极管部80-1。可以设置晶体管部70来代替二极管部80-1。
图9是表示有源部120中的二极管部80和晶体管部70的另一配置例的图。本例的有源部120具有区域A和区域B。区域B是包含中央位置104的区域。区域B与区域A相比，配置在X轴方向上靠近半导体基板10的端边102侧的位置。在区域B配置有二极管部80-1和晶体管部70-1。区域B中的二极管部80-1和晶体管部70-1的配置可以与图1～图7中说明的有源部120相同。
在区域A中，二极管部80和晶体管部70沿X轴方向交替地配置。在本例的区域A中，从中央位置104侧起朝向端边102侧配置有二极管部80-3～80-8。二极管部80-3～80-8在X轴方向上随着远离中央位置104而宽度Wf变大。另外，在本例的区域A中，从中央位置104侧起朝向端边102侧配置有晶体管部70-2～70-7。设置于区域A的多个晶体管部70-2～70-6在X轴方向上随着远离中央位置104而第1宽度W1变大。然而，在X轴方向上配置于最靠端部的位置的晶体管部70-7的第1宽度W1可以比相邻的晶体管部70-6的第1宽度W1小。
在区域A中，越靠近中央位置104，二极管部80的密度越大。在本例中，在区域A中由于晶体管部70与二极管部80的边界多，所以晶体管部70与二极管部80的温度差小，芯片发热温度下降。另外，在区域B中，温度容易上升，但由于在区域A中发热受到抑制，所以能够抑制芯片整体的温度上升。
另外，随着接近半导体基板10的端边102，区域A的二极管部80的宽度变大。因此，能够抑制区域A中的靠近中央位置104的区域C中的发热。在区域C中，晶体管部70与二极管部80的边界区域多，二极管损耗变差。但是，通过扩展区域A中的远离中央位置104的区域D的二极管部80的宽度，从而能够减少边界区域。因此，能够改善二极管损耗。因此，由于能够用区域D覆盖区域C中的损耗变差，所以能够改善二极管个数与二极管损耗或发热量之间的权衡。应予说明，可以不设置区域B中的二极管部80-1。应予说明，在图8和图9中，也可以设置图1等所示的有源侧栅极布线131。
图10是表示有源部120的另一结构例的图。在本例的有源部120，除了设置有图1～图9中说明的结构以外，还设置有连结晶体管部75。连结晶体管部75将在X轴方向上相邻的2个晶体管部70连结。连结晶体管部75可以沿X轴方向从一个晶体管部70延伸设置到另一个晶体管部70。
二极管部80在Y轴方向上被连结晶体管部75断开。换言之，至少一个二极管部80在俯视时具有被晶体管部70围绕而成的岛形状。
岛形状的二极管部80可以是越远离半导体基板10的中央位置104，越高密度地配置。二极管部80的密度是指半导体基板10的上表面的单位面积所含的二极管部80的面积。通过这样的配置，也能够减小中央位置104附近处的二极管部80的密度。
以上，利用实施方式对本发明进行了说明，但是本发明的技术范围不限于上述实施方式所记载的范围。对本领域技术人员来说，能够对上述实施方式进行各种变更或改进是显而易见的。根据权利要求书的记载可知，进行了那样的改变或改进的方式也可包含在本发明的技术范围内。

Claims (15)

1.一种半导体装置，其特征在于，具备：
半导体基板，其设置有第1导电型的漂移区；
晶体管部，其具有与所述半导体基板的下表面接触的第2导电型的集电区；以及
二极管部，其具有与所述半导体基板的下表面接触的第1导电型的阴极区，且沿着在所述半导体基板的上表面的排列方向与所述晶体管部交替地配置，
所述晶体管部中的、从靠近所述半导体基板在所述排列方向上的中央的晶体管部起依次选择的2个以上的所述晶体管部在所述排列方向上的宽度比其他任一所述晶体管部在所述排列方向上的宽度大。
2.根据权利要求1所述的半导体装置，其特征在于，所述晶体管部中的、从靠近所述半导体基板在所述排列方向上的中央的晶体管部起依次选择的2个以上的第1晶体管部在所述排列方向上分别具有第1宽度，
所述晶体管部中的、与所述第1晶体管部相比远离所述中央而配置的2个以上的第2晶体管部在所述排列方向上分别具有比所述第1宽度小的第2宽度。
3.根据权利要求2所述的半导体装置，其特征在于，将所述第2宽度除以所述第1宽度而得的值大于0.5且小于1。
4.根据权利要求2或3所述的半导体装置，其特征在于，所述第1宽度大于700μm且小于1100μm。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，各所述二极管部在所述排列方向上的宽度大于300μm。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，各所述二极管部在所述排列方向上的宽度大于所述半导体基板的厚度的2.5倍。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，各所述二极管部在所述排列方向上具有相同宽度。
8.根据权利要求1所述的半导体装置，其特征在于，所述晶体管部中的、最靠近所述半导体基板在所述排列方向上的中央的第1晶体管部在所述排列方向上的宽度大于与所述第1晶体管部相比远离所述中央的第2晶体管部在所述排列方向上的宽度，所述第2晶体管部在所述排列方向上的宽度大于与所述第2晶体管部相比远离所述中央的第3晶体管部在所述排列方向上的宽度。
9.根据权利要求1～8中任一项所述的半导体装置，其特征在于，所述半导体装置还具备外周二极管部，所述外周二极管部以包围所述晶体管部和所述二极管部沿着所述排列方向交替地配置的区域的方式设置在所述半导体基板的上表面。
10.根据权利要求1～8中任一项所述的半导体装置，其特征在于，所述半导体装置还具备与所述晶体管部电连接的栅极焊盘，
最靠近所述栅极焊盘的所述二极管部与所述栅极焊盘在所述排列方向上的距离比该二极管部在所述排列方向上的宽度大。
11.根据权利要求1～10中任一项所述的半导体装置，其特征在于，所述半导体基板中的氧浓度为1.0×1017/cm3以上。
12.根据权利要求11所述的半导体装置，其特征在于，所述半导体装置还具备第1导电型的缓冲区，所述缓冲区设置在所述漂移区与所述半导体基板的下表面之间，且包含氢，且在所述半导体基板的深度方向上具有多个掺杂浓度比所述漂移区的掺杂浓度高的浓度峰。
13.根据权利要求12所述的半导体装置，其特征在于，所述半导体基板在深度方向上的结晶缺陷密度分布具有缺陷密度峰，所述缺陷密度峰配置于所述缓冲区中的所述浓度峰之间。
14.根据权利要求11所述的半导体装置，其特征在于，所述半导体装置还具备第1导电型的缓冲区，所述缓冲区设置在所述漂移区与所述半导体基板的下表面之间，且包含磷，且在所述半导体基板的深度方向上具有掺杂浓度比所述漂移区的掺杂浓度高的浓度峰。
15.根据权利要求12所述的半导体装置，其特征在于，所述半导体基板在深度方向上的结晶缺陷密度分布具有缺陷密度峰，所述缺陷密度峰位于距所述半导体基板的下表面的距离比所述缓冲区中的所述浓度峰距所述半导体基板的下表面的距离长的位置。
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