CN114981980A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

提供一种半导体装置，其具有漂移区、基区、两个沟槽部以及台面部，两个沟槽部中的至少一方为栅极沟槽部，台面部具有：第一导电型的发射区，其被设置为在台面部的上表面露出；第二导电型的接触区，其被设置为在延伸方向上与发射区交替地在台面部的上表面露出；以及第二导电型的连接区，其被设置为在俯视时与发射区重叠，并与栅极沟槽部分离地配置，该第二导电型的连接区配置于比台面部的上表面靠下方的位置，并将在延伸方向上夹着发射区的两个接触区连接，该第二导电型的连接区的掺杂浓度比基区的掺杂浓度高。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及一种半导体装置及半导体装置的制造方法。
背景技术
以往，已知IGBT(绝缘栅双极型晶体管)等半导体装置(例如，参照专利文献1-4)。
专利文献1：日本特开2019-195093号公报
专利文献2：日本特开2018-182279号公报
专利文献3：日本特开2008-34794号公报
专利文献4：WO2018/52098号
发明内容
技术问题
期望能够抑制半导体装置的关断时的闩锁。
技术方案
为了解决上述问题，在本发明的一个方式中，提供一种具备半导体基板的半导体装置。半导体基板可以具有第一导电型的漂移区。半导体基板可以具有设置于漂移区与半导体基板的上表面之间的第二导电型的基区。半导体基板可以具有两个沟槽部，该两个沟槽部被设置为在半导体基板的上表面沿预先确定的延伸方向延伸，并从半导体基板的上表面设置到漂移区。半导体基板可以具有设置于两个沟槽部之间的台面部。两个沟槽部中的至少一方可以是栅极沟槽部。台面部可以具有第一导电型的发射区，该第一导电型的发射区被设置为在台面部的上表面露出，并被设置为与两个沟槽部的双方接触，且其掺杂浓度比漂移区的掺杂浓度高。台面部可以具有第二导电型的接触区，该第二导电型的接触区被设置为在延伸方向上与发射区交替地在台面部的上表面露出，并被设置为与两个沟槽部的双方接触。台面部可以具有第二导电型的连接区，该第二导电型的连接区将在延伸方向上夹着发射区的两个接触区连接，且其掺杂浓度比基区的掺杂浓度高。连接区可以被设置为在俯视时与发射区重叠。连接区可以与栅极沟槽部分离地配置，并配置于比台面部的上表面靠下方的位置。
连接区可以与发射区的下端接触。
连接区的至少一部分可以配置于发射区的内部。
连接区可以配置于比发射区的下端靠下方的位置。
连接区的掺杂浓度可以比接触区的掺杂浓度高。
连接区可以包含与接触区的第二导电型的掺杂剂不同的第二导电型的掺杂剂。
连接区的掺杂剂在半导体基板中的扩散系数可以比接触区的掺杂剂在半导体基板中的扩散系数高。
两个沟槽部可以两者均为栅极沟槽部。连接区可以配置于两个沟槽部之间的中央。
两个沟槽部中的一方可以为栅极沟槽部，另一方可以为虚设沟槽部。连接区可以在两个沟槽部之间靠近虚设沟槽部配置。
接触区和连接区分别可以在半导体基板的深度方向上具有掺杂浓度的浓度峰。接触区的浓度峰可以相比于连接区的浓度峰配置在靠半导体基板的上表面侧的位置。
在本发明的第二方式中，提供一种半导体装置的制造方法。制造方法可以包括第一步骤和第二步骤。在第一步骤中，可以在具有第一导电型的漂移区的半导体基板形成设置于漂移区与半导体基板的上表面之间的第二导电型的基区。在第一步骤中，可以形成两个沟槽部，该两个沟槽部被设置为在半导体基板的上表面沿预先确定的延伸方向延伸，并从半导体基板的上表面设置到漂移区。在第一步骤中，可以形成设置于两个沟槽部之间的台面部。在第一步骤中，可以形成第一导电型的发射区，该第一导电型的发射区在台面部的上表面露出，并与两个沟槽部的双方接触，且其掺杂浓度比漂移区的掺杂浓度高。在第一步骤中，可以形成第二导电型的接触区，该第二导电型的接触区在延伸方向上与发射区交替地在台面部的上表面露出，并与两个沟槽部的双方接触。在第二步骤中，可以形成第二导电型的连接区，该第二导电型的连接区将在延伸方向上夹着发射区的两个接触区连接，且其掺杂浓度比基区的掺杂浓度高。连接区可以被设置为在俯视时与发射区重叠。连接区可以与栅极沟槽部分离地配置，并配置于比台面部的上表面靠下方的位置。
在第二步骤中，可以通过对形成有接触区的区域进行掩模并向半导体基板注入第二导电型的掺杂剂，从而形成连接区。
在第二步骤中，可以通过向应该形成连接区的区域和形成有接触区的区域的至少一部分区域注入第二导电型的掺杂剂，从而形成连接区。
应予说明，上述发明内容并未列举本发明的全部必要特征。此外，这些特征组的子组合也能够成为发明。
附图说明
图1是示出本发明的一个实施方式的半导体装置100的一例的俯视图。
图2是图1中的区域A的放大图。
图3是示出图2中的b-b剖面的一例的图。
图4是示出台面部60的一例的立体剖视图。
图5是示出图4所示的高度位置c处的台面部60的XY剖面的一例的图。
图6是示出图5的d-d线处的剖面的一例的图。
图7是示出比较例中的d-d剖面的图。
图8A是示出d-d剖面的另一例的图。
图8B是示出XZ面中的发射区12和连接区19的配置例的图。
图9A是示出d-d剖面的另一例的图。
图9B是示出XZ面中的发射区12和连接区19的配置例的图。
图10A是示出d-d剖面的另一例的图。
图10B是示出XZ面中的发射区12和连接区19的配置例的图。
图11是示出接触区15和连接区19的在深度方向上的掺杂浓度分布例的图。
图12是示出图4所示的高度位置c处的台面部60的XY剖面的另一例的图。
图13是示出半导体装置100的制造方法中的一部分工序的图。
图14是示出在第二步骤S1302中注入P型的掺杂剂的注入区140的一例的图。
图15是示出注入区140的另一例的图。
符号说明
10：半导体基板；11：阱区；12：发射区；13：下端；14：基区；15：接触区；18：漂移区；19：连接区；20：缓冲区；21：上表面；22：集电区；23：下表面；24：集电电极；29：直线部分；30：虚设沟槽部；31：前端部；32：虚设绝缘膜；34：虚设导电部；38：层间绝缘膜；39：直线部分；40：栅极沟槽部；41：前端部；42：栅极绝缘膜；44：栅极导电部；52：发射电极；54：接触孔；60、61：台面部；70：晶体管部；80：二极管部；81：延长区；82：阴极区；90：边缘终端结构部；100：半导体装置；102：端边；112：栅极焊盘；115：浓度峰；119；浓度峰；130：外周栅极布线；131：有源侧栅极布线；140：注入区；160：有源部
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但以下的实施方式并不限定权利要求书所涉及的发明。此外，在实施方式中所说明的特征的全部组合并不一定是发明的解决方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主面中的一个面称为上表面，将另一个面称为下表面。“上”、“下”的方向并不限于重力方向或安装半导体装置时的方向。
在本说明书中，有时使用X轴、Y轴以及Z轴的正交坐标轴来说明技术事项。正交坐标轴仅确定构成要素的相对位置，并不限定特定的方向。例如，Z轴不限于表示相对于地面的高度方向。应予说明，+Z轴方向和-Z轴方向是彼此反向的方向。在未记载正负而记载为Z轴方向的情况下，是指与+Z轴和-Z轴平行的方向。
在本说明书中，将与半导体基板的上表面和下表面平行的正交轴设为X轴和Y轴。此外，将与半导体基板的上表面和下表面垂直的轴设为Z轴。在本说明书中，有时将Z轴的方向称为深度方向。此外，在本说明书中，有时包括X轴和Y轴在内将与半导体基板的上表面和下表面平行的方向称为水平方向。
在本说明书中，在称为“相同”或“相等”的情况下，也可以包括具有因制造偏差等引起的误差的情况。该误差为例如10％以内。
在本说明书中，将掺杂有杂质的掺杂区的导电型设为P型或N型进行说明。在本说明书中，杂质有时特别指N型的施主和P型的受主中的任一种，有时记载为掺杂剂。在本说明书中，掺杂是指向半导体基板导入施主或受主，设为显示N型的导电型的半导体或显示P型的导电型的半导体。
在本说明书中，在记载为P+型或N+型的情况下，是指掺杂浓度比P型或N型的掺杂浓度高，在记载为P-型或N-型的情况下，是指掺杂浓度比P型或N型的掺杂浓度低。此外，在本说明书中，在记载为P++型或N++型的情况下，是指掺杂浓度比P+型或N+型的掺杂浓度高。
在N型的区域中，施主浓度充分大于受主浓度，因此，可以将该区域中的载流子浓度作为施主浓度。同样地，在P型的区域中，可以将该区域中的载流子浓度作为受主浓度。
此外，在施主、受主或掺杂的浓度分布具有峰的情况下，可以将该峰值作为该区域中的施主、受主或掺杂的浓度。在施主、受主或掺杂的浓度大致均匀的情况下等，可以将该区域中的施主、受主或掺杂的浓度的平均值作为施主、受主或掺杂的浓度。
图1是示出本发明的一个实施方式的半导体装置100的一例的俯视图。在图1中，示出了将各部件投影到半导体基板10的上表面的位置。在图1中，仅示出半导体装置100的一部分部件，并省略了一部分部件。
半导体装置100具备半导体基板10。半导体基板10在俯视时具有端边102。在本说明书中简称为俯视的情况下是指从半导体基板10的上表面侧观察的情况。本例的半导体基板10在俯视时具有彼此相对的两组端边102。在图1中，X轴和Y轴与某一端边102平行。此外，Z轴与半导体基板10的上表面垂直。
在半导体基板10设置有有源部160。有源部160是在半导体装置100动作的情况下在半导体基板10的上表面与下表面之间沿深度方向流通有主电流的区域。在有源部160的上方设置有发射电极，但是在图1中省略。
在有源部160设置有包括IGBT等晶体管元件的晶体管部70和包括续流二极管(FWD)等二极管元件的二极管部80中的至少一方。在图1的例子中，晶体管部70和二极管部80沿着半导体基板10的上表面的预定的排列方向(在本例中为X轴方向)交替地配置。在另一例中，在有源部160也可以不设置二极管部80而设置晶体管部70。
在图1中，在配置有晶体管部70的区域标记符号“I”，在配置有二极管部80的区域标记符号“F”。在本说明书中，有时将在俯视时与排列方向垂直的方向称为延伸方向(在图1中为Y轴方向)。晶体管部70和二极管部80可以分别在延伸方向上具有长边。即，晶体管部70的Y轴方向上的长度比X轴方向上的宽度大。同样地，二极管部80的Y轴方向上的长度比X轴方向上的宽度大。晶体管部70和二极管部80的延伸方向与后述的各沟槽部的长边方向可以相同。
二极管部80在与半导体基板10的下表面接触的区域具有N+型的阴极区。在本说明书中，将设置有阴极区的区域称为二极管部80。即，二极管部80是在俯视时与阴极区重叠的区域。在半导体基板10的下表面，在除阴极区以外的区域可以设置有P+型的集电区。在本说明书中，有时将二极管部80沿Y轴方向延长到后述的栅极布线为止的延长区81也包含于二极管部80。在延长区81的下表面设置有集电区。
晶体管部70在与半导体基板10的下表面接触的区域具有P+型的集电区。此外，晶体管部70在半导体基板10的上表面侧周期性地配置有N型的发射区、P型的基区、具有栅极导电部和栅极绝缘膜的栅极结构。
半导体装置100可以在半导体基板10的上方具有一个以上的焊盘。本例的半导体装置100具有栅极焊盘112。半导体装置100也可以具有阳极焊盘、阴极焊盘以及电流检测焊盘等焊盘。各焊盘被配置于端边102的附近。端边102的附近是指俯视时的端边102与发射电极之间的区域。在安装半导体装置100时，各焊盘可以介由导线等布线而连接于外部的电路。
在栅极焊盘112施加有栅极电位。栅极焊盘112电连接于有源部160的栅极沟槽部的导电部。半导体装置100具备将栅极焊盘112与栅极沟槽部连接的栅极布线。在图1中，对栅极布线标记有斜阴影线。
本例的栅极布线具有外周栅极布线130、以及有源侧栅极布线131。外周栅极布线130在俯视时配置于有源部160与半导体基板10的端边102之间。本例的外周栅极布线130在俯视时包围有源部160。也可以将在俯视时被外周栅极布线130包围的区域设为有源部160。此外，外周栅极布线130与栅极焊盘112连接。外周栅极布线130配置于半导体基板10的上方。外周栅极布线130可以是包含铝等的金属布线。
有源侧栅极布线131设置于有源部160。通过在有源部160设置有源侧栅极布线131，从而能够针对半导体基板10的各区域降低从栅极焊盘112起算的布线长度的偏差。
有源侧栅极布线131与有源部160的栅极沟槽部连接。有源侧栅极布线131配置于半导体基板10的上方。有源侧栅极布线131可以是由掺杂有杂质的多晶硅等半导体形成的布线。
有源侧栅极布线131可以与外周栅极布线130连接。本例的有源侧栅极布线131被设置为在Y轴方向的大致中央以横穿有源部160的方式沿X轴方向从一侧的外周栅极布线130延伸到另一侧的外周栅极布线130。在有源部160被有源侧栅极布线131分割的情况下，在各个分割区域中，晶体管部70和二极管部80可以沿X轴方向交替地配置。
本例的半导体装置100在有源部160与端边102之间具备边缘终端结构部90。本例的边缘终端结构部90配置于外周栅极布线130与端边102之间。边缘终端结构部90缓和半导体基板10的上表面侧的电场集中。边缘终端结构部90可以具备包围有源部160而被设置为环状的保护环和场板中的至少一种。
图2是图1中的区域A的放大图。区域A为包括晶体管部70、二极管部80、以及有源侧栅极布线131的区域。本例的半导体装置100具备设置于半导体基板10的上表面侧的内部的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15。栅极沟槽部40和虚设沟槽部30分别是沟槽部的一例。此外，本例的半导体装置100具备设置于半导体基板10的上表面的上方的发射电极52和有源侧栅极布线131。发射电极52和有源侧栅极布线131彼此分离地设置。
在发射电极52和有源侧栅极布线131与半导体基板10的上表面之间设置有层间绝缘膜，但是在图1中省略。在本例的层间绝缘膜设置有用于将发射电极52和有源侧栅极布线131与半导体基板10连接的接触孔。
发射电极52设置于栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15的上方。发射电极52与半导体基板10的上表面的发射区12、接触区15以及基区14接触。此外，发射电极52与虚设沟槽部30内的虚设导电部连接。
有源侧栅极布线131与栅极沟槽部40连接。有源侧栅极布线131可以在栅极沟槽部40的Y轴方向上的前端部41与栅极沟槽部40的栅极导电部连接。有源侧栅极布线131不与虚设沟槽部30内的虚设导电部连接。
阱区11被设置为与有源侧栅极布线131重叠。阱区11被设置为在与有源侧栅极布线131不重叠的范围内也以预定的宽度延伸。本例的阱区11被设置为向有源侧栅极布线131侧远离接触孔54的Y轴方向上的端部。阱区11是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。本例的基区14为P-型，阱区11为P+型。
晶体管部70和二极管部80分别具有沿排列方向排列有多个的沟槽部。在本例的晶体管部70沿着排列方向交替地设置有一条以上的栅极沟槽部40、以及一条以上的虚设沟槽部30。在本例的二极管部80沿着排列方向设置有多个虚设沟槽部30。在本例的二极管部80未设置有栅极沟槽部40。
本例的栅极沟槽部40可以具有沿着与排列方向垂直的延伸方向延伸的两个直线部分39(沿着延伸方向为直线状的沟槽的部分)、以及连接两个直线部分39的前端部41。图2中的延伸方向为Y轴方向。
前端部41的至少一部分优选在俯视时设置为曲线状。通过前端部41将两个直线部分39的Y轴方向上的端部彼此连接，从而能够缓和在直线部分39的端部的电场集中。
在晶体管部70中，虚设沟槽部30设置于栅极沟槽部40的各个直线部分39之间。在各个直线部分39之间可以设置有一条虚设沟槽部30，也可以设置有多条虚设沟槽部30。虚设沟槽部30可以具有沿延伸方向延伸的直线形状，也可以与栅极沟槽部40同样地，具有直线部分29和前端部31。
阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的Y轴方向上的端部在俯视时设置于阱区11。即，在各沟槽部的Y轴方向上的端部，各沟槽部的深度方向上的底部被阱区11覆盖。由此，能够缓和在各沟槽部的该底部的电场集中。
在排列方向上在各沟槽部之间设置有台面部。台面部是指在半导体基板10的内部被沟槽部所夹的区域。作为一例，台面部的上端为半导体基板10的上表面。台面部的下端的深度位置与沟槽部的下端的深度位置相同。本例的台面部被设置为在半导体基板10的上表面沿着沟槽在延伸方向(Y轴方向)上延伸。在本例中，在晶体管部70设置有台面部60，在二极管部80设置有台面部61。在本说明书中，在简称为台面部的情况下，是指各个台面部60和台面部61。
在各个台面部设置有基区14。将在台面部中在半导体基板10的上表面露出的基区14中的、被配置为最接近有源侧栅极布线131的区域设为基区14-e。在图2中，示出了配置于各个台面部的延伸方向上的一侧的端部的基区14-e，但是在各个台面部的另一侧的端部也配置有基区14-e。在各个台面部，可以在俯视时被基区14-e所夹的区域设置第一导电型的发射区12和第二导电型的接触区15中的至少一方。本例的发射区12为N+型，接触区15为P+型。发射区12和接触区15可以在深度方向上设置于基区14与半导体基板10的上表面之间。
晶体管部70的台面部60具有在半导体基板10的上表面露出的发射区12和接触区15。发射区12和接触区15分别在半导体基板10的上表面与夹着台面部60的两个沟槽部这两者接触。即，发射区12和接触区15分别被设置为在半导体基板10的上表面遍及台面部60的X轴方向(排列方向)上的全宽。此外，发射区12和接触区15分别沿着延伸方向(Y轴方向)交替地配置。
至少一个台面部60具有至少一个连接区19。连接区19设置于夹着台面部60的两个沟槽部中的至少一个沟槽部为栅极沟槽部40的台面部60。连接区19是掺杂浓度比基区14的掺杂浓度高的P+型的区域。连接区19被设置为在俯视时与发射区12重叠。但是，连接区19被配置为在俯视时与栅极沟槽部40分离。
此外，连接区19配置于比台面部60中的半导体基板10的上表面靠下方的位置。在连接区19与半导体基板10的上表面之间设置有发射区12。
连接区19将在Y轴方向上夹着发射区12的两个接触区15连接。连接区19可以针对每两个接触区15的组进行设置。即，在台面部60中在Y轴方向上相邻的两个接触区15的所有的组可以通过连接区19连接。在图2中，利用虚线示出设置有连接区19的范围。如后所述，通过设置连接区19，从而能够抑制半导体装置100在关断时的闩锁。
在二极管部80的台面部61未设置发射区12。在台面部61的上表面可以设置有基区14和接触区15。在台面部61的上表面被基区14-e所夹的区域可以以与各个基区14-e接触的方式设置有接触区15。在台面部61的上表面被接触区15所夹的区域可以设置有基区14。基区14可以配置于被接触区15所夹的整个区域。此外，在台面部61未设置连接区19。
在覆盖各个台面部的层间绝缘膜设置有接触孔，但在图2中省略。接触孔配置于被基区14-e所夹的区域。本例的接触孔设置于接触区15、基区14以及发射区12的各区域的上方。接触孔可以配置于台面部的排列方向(X轴方向)上的中央。
在二极管部80中，在与半导体基板10的下表面邻接的区域设置有N+型的阴极区82。在半导体基板10的下表面，在未设置有阴极区82的区域可以设置P+型的集电区22。在图2中，利用虚线示出了阴极区82和集电区22之间的边界。
图3是示出图2中的b-b剖面的一例的图。b-b剖面是通过发射区12和阴极区82的XZ面。本例的半导体装置100在该剖面中具有：半导体基板10、层间绝缘膜38、发射电极52以及集电电极24。层间绝缘膜38设置于半导体基板10的上表面。层间绝缘膜38是包含添加有硼或磷等杂质的硅酸盐玻璃等的绝缘膜、热氧化膜以及其他绝缘膜中的至少一层的膜。在层间绝缘膜38设置有在图2中说明的接触孔54。
发射电极52设置于层间绝缘膜38的上方。发射电极52通过层间绝缘膜38的接触孔54而与半导体基板10的上表面21接触。集电电极24设置于半导体基板10的下表面23。发射电极52和集电电极24由铝等金属材料形成。在本说明书中，将连结发射电极52和集电电极24的方向(Z轴方向)称为深度方向。
半导体基板10具有N-型的漂移区18。漂移区18分别设置于晶体管部70和二极管部80。
在晶体管部70的台面部60，从半导体基板10的上表面21侧起依次设置有N+型的发射区12和P-型的基区14。在基区14的下方设置有漂移区18。在台面部60可以设置有N+型的蓄积区。蓄积区配置于基区14与漂移区18之间。通过在漂移区18与基区14之间设置高浓度的蓄积区，从而能够提高载流子注入增强效应(IE效应)，降低导通电压。
发射区12在半导体基板10的上表面21露出，并且被设置为与栅极沟槽部40接触。发射区12与台面部60的两侧的沟槽部接触。发射区12的掺杂浓度比漂移区18的掺杂浓度高。
基区14设置于发射区12的下方。本例的基区14被设置为与发射区12接触。基区14与台面部60的两侧的沟槽部接触。
在台面部60设置有连接区19。如上所述，连接区19在俯视时与发射区12重叠。即，连接区19与发射区12在Z轴方向上重叠。本例的连接区19与发射区12的下端13接触。发射区12的下端13是在发射区12中设置于最下方的区域。
在二极管部80的台面部61，以与半导体基板10的上表面21接触的方式设置有P-型的基区14。在基区14的下方设置有漂移区18。
在晶体管部70和二极管部80中可以分别在漂移区18之下设置有N+型的缓冲区20。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以具有施主浓度比漂移区18的施主浓度高的多个施主浓度峰。缓冲区20可以作为防止从基区14的下端扩展的耗尽层到达P+型的集电区22和N+型的阴极区82的场截止层而发挥功能。
在晶体管部70中，在缓冲区20之下设置有P+型的集电区22。集电区22的受主浓度比基区14的受主浓度高。集电区22可以包含与基区14相同的受主，也可以包含与基区14不同的受主。集电区22的受主为例如硼。
在二极管部80中，在缓冲区20之下设置有N+型的阴极区82。阴极区82的施主浓度比漂移区18的施主浓度高。阴极区82的施主为例如氢或磷。应予说明，成为各区域的施主和受主的元素并不限于上述的例子。集电区22和阴极区82在半导体基板10的下表面23露出，并与集电电极24连接。集电电极24可以与半导体基板10的整个下表面23接触。集电电极24由铝等金属材料形成。
在半导体基板10的上表面21侧设置有一个以上的栅极沟槽部40和一个以上的虚设沟槽部30。各沟槽部从半导体基板10的上表面21起贯通基区14而到达漂移区18。在设置有发射区12和接触区15中的至少一方的区域中，各沟槽部还贯通这些掺杂区而到达漂移区18。沟槽部贯通区域并不限于以在形成区域之后形成沟槽部的顺序进行制造而得。在形成沟槽部之后，在沟槽部之间形成掺杂区的情况也包含于沟槽部贯通掺杂区中。
如上所述，在晶体管部70设置有栅极沟槽部40和虚设沟槽部30。在二极管部80设置有虚设沟槽部30，并未设置栅极沟槽部40。在本例中，二极管部80与晶体管部70之间的在X轴方向上的边界是阴极区82与集电区22之间的边界。
栅极沟槽部40具有设置于半导体基板10的上表面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极绝缘膜42被设置为覆盖栅极沟槽的内壁。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部设置于比栅极绝缘膜42靠内侧的位置。即，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44在深度方向上可以设置得比基区14长。该剖面处的栅极沟槽部40在半导体基板10的上表面21被层间绝缘膜38所覆盖。栅极导电部44电连接于栅极布线。如果对栅极导电部44施加预定的栅极电压，则在基区14中的与栅极沟槽部40接触的界面的表层形成由电子的反型层形成的沟道。
连接区19与栅极沟槽部40分离地配置。由此，能够抑制由于设置连接区19所引起的、晶体管部70的阈值电压的变动。X轴方向上的连接区19与基区14之间的边界可以是在从沟槽部朝向连接区19的方向上掺杂浓度开始上升的位置。
连接区19中的P型掺杂剂和基区14中的P型掺杂剂可以是相同元素的掺杂剂。即，连接区19和基区14可以通过注入相同元素的掺杂剂而形成。应予说明，在各区域中包含多种P型掺杂剂的情况下，将在各区域中浓度最高的P型掺杂剂设为该区域中的P型掺杂剂。
在其他例子中，连接区19的P型掺杂剂与基区14的P型掺杂剂也可以不同。由此，变得容易控制连接区19的形状。
连接区19中的P型掺杂剂可以是与基区14中的P型掺杂剂相比，在半导体基板10中的扩散系数小的掺杂剂。即，连接区19中的P型掺杂剂可以是与基区14中的P型掺杂剂相比，在半导体基板10中难以扩散的掺杂剂。由此，能够抑制注入到连接区19的P型掺杂剂扩散到栅极沟槽部40，并能够抑制阈值电压的变动。
虚设沟槽部30可以在该剖面中具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置于半导体基板10的上表面21的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设导电部34可以与发射电极52电连接。虚设绝缘膜32被设置为覆盖虚设沟槽的内壁。虚设导电部34设置于虚设沟槽的内部，并且设置于比虚设绝缘膜32靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如，虚设导电部34由多晶硅等导电材料形成。虚设导电部34可以在深度方向上具有与栅极导电部44相同的长度。
图4是示出台面部60的一例的立体剖视图。在图4中，示出了在台面部60中通过连接区19的YZ剖面和XZ剖面。如上所述，连接区19将在延伸方向(Y轴方向)上夹着发射区12的两个接触区15连接。此外，连接区19与栅极沟槽部40分离地配置。
图5是示出图4所示的高度位置c处的台面部60的XY剖面的一例的图。该剖面通过连接区19。连接区19在Y轴方向上被接触区15所夹。此外，本例的连接区19在X轴方向上被基区14所夹。
图5所示的台面部60被两个栅极沟槽部40所夹。在该情况下，连接区19优选在X轴方向上配置于两个栅极沟槽部40之间的中央。即，优选连接区19与一个栅极沟槽部40之间的距离和连接区19与另一个栅极沟槽部40之间的距离相同。由此，容易使连接区19与两个栅极沟槽部40分别分离。在其他例子中，一个沟槽部可以是虚设沟槽部30。栅极沟槽部40与连接区19的在X轴方向上的距离可以为1μm以上，也可以为2μm以上，还可以为3μm以上。
图6是示出图5的d-d线处的剖面的一例的图。该剖面是在台面部60中通过连接区19的YZ面。本例的连接区19与发射区12的下端13接触。
如果使半导体装置100的晶体管部70关断，则存在于漂移区18等的空穴被发射电极52抽取。通过设置高浓度的P型的接触区15，从而能够减小空穴的移动路径中的电阻而抑制闩锁。
进一步地，通过设置连接区19，从而能够利用高浓度的P型区将夹着发射区12的两个接触区15连接。因此，即使在由于某些原因，在关断时空穴在两个接触区15间移动的情况下，也能够减小空穴的移动路径中的电阻而抑制闩锁。
图7是示出比较例中的d-d剖面的图。在本例中，在层间绝缘膜38的图案化时层间绝缘膜38有残留，一个接触区15-1被层间绝缘膜38覆盖。在该情况下，存在于接触区15-1的下方的区域的空穴的至少一部分在关断时向接触区15-1移动。但是，由于接触区15-1被层间绝缘膜38覆盖，所以接触区15-1的空穴无法向发射电极52移动，而向相邻的接触区15-2移动。
在比较例中，未设置连接区19。因此，从接触区15-1向接触区15-2移动的空穴通过低浓度的基区14。在图7中，利用虚线的箭头示意性地示出空穴的移动路径。在该情况下，空穴的移动路径中的电阻变高，该路径的电压上升。由此，有时寄生npn晶体管导通，而引起闩锁破坏。
对此，在图1至图6中说明的例子中，相邻的两个接触区15利用高浓度的连接区19进行连接。因此，空穴能够通过连接区19而在相邻的两个接触区15间移动，并能够使空穴的移动路径低电阻化。因此，能够抑制闩锁。
图8A和图8B是示出连接区19的另一配置例的图。图8A是示出d-d剖面的另一例的图。图8B是示出XZ面中的发射区12和连接区19的配置例的图。在本例中，配置有连接区19的深度位置与图1至图6的例子不同。其他结构与在图1至图6中说明的任一例相同。
连接区19的至少一部分可以配置于发射区12的内部。即，连接区19的至少一部分区域在X轴方向上被发射区12所夹。本例的连接区19整个配置于发射区12的内部。例如，整个连接区19配置于比发射区12的下端13靠上方的位置。但是，连接区19不与半导体基板10的上表面21接触。
图9A和图9B是示出连接区19的另一配置例的图。图9A是示出d-d剖面的另一例的图。图9B是示出XZ面中的发射区12和连接区19的配置例的图。在本例中，配置有连接区19的深度位置与图1至图6的例子不同。其他结构与在图1至图6中说明的任一例相同。本例的连接区19的一部分区域配置于发射区12的内部，一部分区域配置于比发射区12的下端13靠下方的位置。
图10A和图10B是示出连接区19的另一配置例的图。图10A是示出d-d剖面的另一例的图。图10B是示出XZ面中的发射区12和连接区19的配置例的图。在本例中，配置有连接区19的深度位置与图1至图6的例子不同。其他结构与在图1至图6中说明的任一例相同。本例的连接区19配置于比发射区12的下端13靠下方的位置。即，连接区19与发射区12分离地配置。在连接区19与发射区12之间可以设置有基区14。
图11是示出接触区15和连接区19的在深度方向上的掺杂浓度分布例的图。本例的掺杂浓度分布与图6所示的e-e线和f-f线处的掺杂浓度分布对应。在图11中，利用实线示出接触区15的掺杂浓度分布，利用虚线示出连接区19的掺杂浓度分布。接触区15的掺杂浓度分布具有浓度峰115，连接区19的掺杂浓度分布具有浓度峰119。
将接触区15的掺杂浓度设为P1，将连接区19的掺杂浓度设为P2。可以将各区域的最大掺杂浓度设为各区域的掺杂浓度。连接区19的掺杂浓度P2可以比接触区15的掺杂浓度P1高。在该情况下，能够使接触区15间的空穴的移动路径进一步低电阻化，从而抑制闩锁。
此外，如果使接触区15的掺杂浓度P1过高，则有时接触区15的掺杂剂在Y轴方向上扩散，发射区12变短。根据本例，容易确保发射区12的长度并且抑制闩锁。
连接区19的掺杂浓度P2可以为1×1018/cm3以上且1×1021/cm3以下。接触区15的掺杂浓度P1可以为掺杂浓度P2的10％以下。在其他例子中，掺杂浓度P1可以与掺杂浓度P2相同，也可以比掺杂浓度P2大。
此外，将接触区15的浓度峰115的半峰全宽设为W1，将连接区19的浓度峰119的半峰全宽设为W2。半峰全宽W2可以比半峰全宽W1小。浓度峰的半峰全宽可以通过注入掺杂剂之后的热处理温度、热处理时间或掺杂剂的种类等进行调整。半峰全宽W2可以为半峰全宽W1的50％以下。根据本例，由于注入到连接区19的P型掺杂剂的扩散距离小，所以容易确保连接区19与栅极沟槽部40之间的距离。
此外，将各浓度峰的顶点的位置设为浓度峰的位置。浓度峰115可以相比于浓度峰119配置在靠半导体基板10的上表面21侧的位置。浓度峰115和浓度峰119可以配置于相同的深度位置，浓度峰119也可以相比于浓度峰115配置在靠上表面21侧的位置。
图12是示出图4所示的高度位置c处的台面部60的XY剖面的另一例的图。本例的台面部60与图4的例子的不同点在于连接区19在X轴方向上的位置。此外，本例的台面部60被栅极沟槽部40和虚设沟槽部30所夹。其他结构与图4的例子相同。
本例的连接区19在两个沟槽部之间靠近虚设沟槽部30配置。即，连接区19与栅极沟槽部40的X轴方向上的距离比连接区19与虚设沟槽部30的X轴方向上的距离大。连接区19可以与虚设沟槽部30接触。由此，能够增大连接区19与栅极沟槽部40之间的距离。因此，能够减小由于设置连接区19所引起的、对晶体管部70的阈值电压的影响。
图13是示出半导体装置100的制造方法中的一部分工序的图。首先，在第一步骤S1301中，在具有漂移区18的半导体基板10形成基区14、各沟槽部、各台面部、发射区12以及接触区15。各区域能够通过向半导体基板10注入掺杂剂并进行热处理而形成。各沟槽部能够通过对半导体基板10的上表面21选择性地进行蚀刻而形成沟槽，并在沟槽内设置绝缘膜和导电部，从而形成。在第一步骤S1301中，也可以形成层间绝缘膜38和接触孔54。
接着，在第二步骤S1302中，形成连接区19。连接区19能够通过从台面部60的上表面21选择性地注入P型的掺杂剂并进行热处理而形成。
图14是示出在第二步骤S1302中注入P型的掺杂剂的注入区140的一例的图。在图14中，利用斜阴影线示出注入区140。除注入区140以外的区域通过抗蚀剂等进行掩模。在本例中，对整个接触区15进行掩模，此外，对发射区12的一部分进行掩模。此外，各沟槽部也进行掩模。即，注入区140是与在图1至图13中说明的连接区19在俯视时为相同范围的区域。
根据本例，对接触区15进行掩模，将高浓度的P型掺杂剂注入到注入区140。因此，能够抑制由于形成连接区19所引起的、接触区15的掺杂浓度分布的变动。因此，能够抑制半导体装置100的特性变动。
图15是示出注入区140的另一例的图。在本例中，向应该形成连接区19的区域和形成有接触区15的区域的至少一部分区域注入P型的掺杂剂。更具体而言，向接触区15中的、在将连接区19沿Y轴方向延长的情况下重叠的区域也注入P型的掺杂剂。注入区140可以沿Y轴方向横穿接触区15，也可以在接触区15内在Y轴方向上终止。根据本例，能够可靠地将连接区19与接触区15连接。此外，在注入区140横穿接触区15的情况下，可以不在Y轴方向上离散地配置掩模，因此制造变得容易。
以上，使用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式所记载的范围。对本领域技术人员来说可以对上述实施方式进行各种变更或改进是显而易见的。根据权利要求书的记载可知进行了那样的变更或改进的方式也可以包括在本发明的技术范围内。
应当注意的是，在权利要求书、说明书和附图中所示的装置、系统、程序和方法中的动作、顺序、步骤和阶段等各处理的执行顺序只要未特别明示“在……之前”，“事先”等，另外，不是在之后的处理中使用之前的处理的结果，就可以按任意顺序来实现。即使为方便起见，对权利要求书、说明书和附图中的动作流程使用“首先”、“接下来”等进行说明，也不表示必须按照该顺序实施。

Claims (13)

1.一种半导体装置，其特征在于，具备半导体基板，
所述半导体基板具有：
第一导电型的漂移区；
第二导电型的基区，其设置于所述漂移区与所述半导体基板的上表面之间；
两个沟槽部，其被设置为在所述半导体基板的上表面沿预先确定的延伸方向延伸，并从所述半导体基板的上表面设置到所述漂移区；以及
台面部，其设置于所述两个沟槽部之间，
所述两个沟槽部中的至少一方为栅极沟槽部，
所述台面部具有：
第一导电型的发射区，其被设置为在所述台面部的上表面露出，并被设置为与所述两个沟槽部的双方接触，且其掺杂浓度比所述漂移区的掺杂浓度高；
第二导电型的接触区，其被设置为在所述延伸方向上与所述发射区交替地在所述台面部的上表面露出，并被设置为与所述两个沟槽部的双方接触；以及
第二导电型的连接区，其被设置为在俯视时与所述发射区重叠，并与所述栅极沟槽部分离地配置，所述第二导电型的连接区配置于比所述台面部的上表面靠下方的位置，并将在所述延伸方向上夹着所述发射区的两个所述接触区连接，所述第二导电型的连接区的掺杂浓度比所述基区的掺杂浓度高。
2.根据权利要求1所述的半导体装置，其特征在于，
所述连接区与所述发射区的下端接触。
3.根据权利要求1所述的半导体装置，其特征在于，
所述连接区的至少一部分配置于所述发射区的内部。
4.根据权利要求1所述的半导体装置，其特征在于，
所述连接区配置于比所述发射区的下端靠下方的位置。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述连接区的掺杂浓度比所述接触区的掺杂浓度高。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述连接区包含第二导电型的掺杂剂，所述第二导电型的掺杂剂与所述接触区的第二导电型的掺杂剂不同。
7.根据权利要求6所述的半导体装置，其特征在于，
所述连接区的所述掺杂剂与所述接触区的所述掺杂剂相比，所述连接区的所述掺杂剂在所述半导体基板中的扩散系数高。
8.根据权利要求1至7中任一项所述的半导体装置，其特征在于，
所述两个沟槽部两者均为所述栅极沟槽部，
所述连接区配置于所述两个沟槽部之间的中央。
9.根据权利要求1至7中任一项所述的半导体装置，其特征在于，
所述两个沟槽部中的一方为所述栅极沟槽部，另一方为虚设沟槽部，
所述连接区在所述两个沟槽部之间靠近所述虚设沟槽部配置。
10.根据权利要求1至9中任一项所述的半导体装置，其特征在于，
所述接触区和所述连接区分别在所述半导体基板的深度方向上具有掺杂浓度的浓度峰，
所述接触区的所述浓度峰相比于所述连接区的所述浓度峰配置在靠所述半导体基板的上表面侧的位置。
11.一种半导体装置的制造方法，其特征在于，包括：
第一步骤，在具有第一导电型的漂移区的半导体基板形成第二导电型的基区、两个沟槽部、台面部、第一导电型的发射区、以及第二导电型的接触区，所述第二导电型的基区设置于所述漂移区与所述半导体基板的上表面之间；所述两个沟槽部被设置为在所述半导体基板的上表面沿预先确定的延伸方向延伸，并从所述半导体基板的上表面设置到所述漂移区；所述台面部设置于所述两个沟槽部之间；所述第一导电型的发射区在所述台面部的上表面露出，并与所述两个沟槽部的双方接触，且其掺杂浓度比所述漂移区的掺杂浓度高；所述第二导电型的接触区在所述延伸方向上与所述发射区交替地在所述台面部的上表面露出，并与所述两个沟槽部的双方接触；以及
第二步骤，形成第二导电型的连接区，所述第二导电型的连接区在俯视时与所述发射区重叠，并配置于比所述台面部的上表面靠下方的位置，将在所述延伸方向上夹着所述发射区的两个所述接触区连接，且所述第二导电型的连接区的掺杂浓度比所述基区的掺杂浓度高，
所述两个沟槽部中的至少一方是栅极沟槽部，
在所述第二步骤中，形成与所述栅极沟槽部分离的所述连接区。
12.根据权利要求11所述的制造方法，其特征在于，
在所述第二步骤中，通过对形成有所述接触区的区域进行掩模并向所述半导体基板注入第二导电型的掺杂剂，从而形成所述连接区。
13.根据权利要求11所述的制造方法，其特征在于，
在所述第二步骤中，通过向应该形成所述连接区的区域和形成有所述接触区的区域的至少一部分区域注入第二导电型的掺杂剂，从而形成所述连接区。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4760023B2 (ja) * 2005-01-24 2011-08-31 株式会社デンソー 半導体装置
JP5984282B2 (ja) 2006-04-27 2016-09-06 富士電機株式会社 縦型トレンチ型絶縁ゲートｍｏｓ半導体装置
JP6319508B2 (ja) * 2015-02-16 2018-05-09 富士電機株式会社 半導体装置及び半導体装置の製造方法
CN107924951B (zh) 2016-03-10 2021-11-23 富士电机株式会社 半导体装置
DE112017000689T5 (de) 2016-09-14 2018-10-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren dafür
JP6673499B2 (ja) * 2016-11-17 2020-03-25 富士電機株式会社 半導体装置
JP7056031B2 (ja) 2017-04-03 2022-04-19 富士電機株式会社 半導体装置
JP6958011B2 (ja) * 2017-06-15 2021-11-02 富士電機株式会社 半導体装置および半導体装置の製造方法

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