JP7364027B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP7364027B2
JP7364027B2 JP2022500251A JP2022500251A JP7364027B2 JP 7364027 B2 JP7364027 B2 JP 7364027B2 JP 2022500251 A JP2022500251 A JP 2022500251A JP 2022500251 A JP2022500251 A JP 2022500251A JP 7364027 B2 JP7364027 B2 JP 7364027B2
Authority
JP
Japan
Prior art keywords
region
semiconductor device
section
semiconductor substrate
accumulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022500251A
Other languages
English (en)
Other versions
JPWO2021161668A5 (ja
JPWO2021161668A1 (ja
Inventor
鉄太郎 今川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2021161668A1 publication Critical patent/JPWO2021161668A1/ja
Publication of JPWO2021161668A5 publication Critical patent/JPWO2021161668A5/ja
Application granted granted Critical
Publication of JP7364027B2 publication Critical patent/JP7364027B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置およびその製造方法に関する。
従来、トランジスタ部およびダイオード部を有する半導体装置が知られている（例えば、特許文献１－４参照）。
特許文献１ 特開２０１５－１３８８０１号公報
特許文献２ 特開２０１７－１１０００号公報
特許文献３ 国際公開第２０１８／０３０４４０号
特許文献４ 国際公開第２０１９／１４２７０６号
 解決しようとする課題
従来の半導体装置では、トランジスタ部とダイオード部とのキャリアのバランスを改善することが好ましい。
一般的開示
本発明の第１の態様においては、トランジスタ部とダイオード部とを備える半導体装置であって、半導体基板に設けられた第１導電型のドリフト領域と、トランジスタ部およびダイオード部において、ドリフト領域よりも半導体基板のおもて面側に設けられた第１導電型の蓄積領域と、トランジスタ部およびダイオード部において、半導体基板のおもて面側に設けられた第１ライフタイム制御領域とを備える半導体装置を提供する。
第１ライフタイム制御領域は、半導体基板の全面に設けられてよい。
半導体装置は、半導体基板の裏面側の全面に設けられた第２ライフタイム制御領域を備えてよい。
半導体装置は、半導体基板のおもて面に設けられた複数のトレンチ部を備えてよい。第１ライフタイム制御領域の深さは、複数のトレンチ部の深さよりも深くてよい。
蓄積領域の深さは、複数のトレンチ部のトレンチ深さ以内であってよい。
第１ライフタイム制御領域の深さは、蓄積領域のドリフト領域との境界の深さの２倍よりも深くてよい。
第１ライフタイム制御領域の深さは、５μｍ以上、２０μｍ以内であってよい。
第１ライフタイム制御領域のライフタイムキラーのドーズ量は、０．５Ｅ１０ｃｍ－２以上、１Ｅ１３ｃｍ－２以下であってよい。
第１ライフタイム制御領域は、半導体基板の裏面側から注入されていてよい。
蓄積領域は、ドリフト領域よりもおもて面側に設けられた第１の蓄積領域と、第１の蓄積領域の下方に設けられた第２の蓄積領域とを有してよい。
蓄積領域のイオン注入のドーズ量は、１Ｅ１２ｃｍ－２以上、１Ｅ１３ｃｍ－２以下であってよい。
蓄積領域の深さは、１μｍ以上、５μｍ以下であってよい。
トランジスタ部は、ドリフト領域よりも高ドーピング濃度である第１導電型のエミッタ領域を有してよい。蓄積領域は、平面視において、エミッタ領域が設けられた領域よりも広範囲に設けられてよい。
トランジスタ部は、ダイオード部と隣接する境界部と、エミッタ電極と電気的に接続されたダミートレンチ部とを有してよい。境界部のトレンチ部は、ダミートレンチ部であってよい。
境界部は、蓄積領域と、おもて面側に設けられた第２導電型のベース領域と、ベース領域よりもおもて面側に設けられ、ベース領域よりもドーピング濃度の高いコンタクト領域と、コンタクト領域のおもて面側に設けられ、コンタクト領域よりもドーピング濃度の高い第２導電型のプラグ領域とを有してよい。
境界部は、エミッタ領域を有さなくてよい。
本発明の第２の態様においては、トランジスタ部とダイオード部とを有する半導体装置の製造方法であって、半導体基板に第１導電型のドリフト領域を設ける段階と、トランジスタ部およびダイオード部において、ドリフト領域よりも半導体基板のおもて面側に第１導電型の蓄積領域を設ける段階と、トランジスタ部およびダイオード部において、半導体基板のおもて面側に第１ライフタイム制御領域を設ける段階とを備える製造方法を提供する。
第１ライフタイム制御領域を設ける段階は、半導体基板の裏面側から不純物を照射する段階を有してよい。
第１ライフタイム制御領域を設ける段階は、０．５Ｅ１０ｃｍ－２以上、１Ｅ１３ｃｍ－２以下のドーズ量で不純物を注入する段階を有してよい。
蓄積領域を設ける段階は、３Ｅ１２ｃｍ－２以上、６Ｅ１２ｃｍ－２以下のドーズ量でイオン注入する段階を有してよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例に係る半導体装置１００の上面図の一例を示す。 図１Ａにおけるａ－ａ'断面の一例を示す図である。 図１Ａにおけるｂ－ｂ'断面の一例を示す図である。 実施例に係る半導体装置１００の上面図の一例を示す。 図２Ａにおけるｃ－ｃ'断面の一例を示す図である。 図２Ａにおけるｄ－ｄ'断面の一例を示す図である。 蓄積領域１６の段数による特性の違いを説明するための図である。 メサ部７１の近傍を拡大した断面図の一例である。 半導体装置１００のチップ端部における上面図の一例を示す。 比較例に係る半導体装置５００の断面図の一例である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。なお、本明細書において、Ｚ軸方向に半導体基板を視た場合について平面視と称する。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
本明細書では、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれ、それが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味し、＋＋は＋よりも高ドーピング濃度、－－は－よりも低ドーピング濃度であることを意味する。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化したドーパントの濃度を指す。したがって、その単位は、／ｃｍ３である。本明細書において、ドナーおよびアクセプタの濃度差（すなわちネットドーピング濃度）をドーピング濃度とする場合がある。この場合、ドーピング濃度はＳＲ法で測定できる。また、ドナーおよびアクセプタの化学濃度をドーピング濃度としてもよい。この場合、ドーピング濃度はＳＩＭＳ法で測定できる。特に限定していなければ、ドーピング濃度として、上記のいずれを用いてもよい。特に限定していなければ、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度としてよい。
また、本明細書においてドーズ量とは、イオン注入を行う際に、ウェーハに注入される単位面積あたりのイオンの個数をいう。したがって、その単位は、／ｃｍ２である。なお、半導体領域のドーズ量は、その半導体領域の深さ方向にわたってドーピング濃度を積分した積分濃度とすることができる。その積分濃度の単位は、／ｃｍ２である。したがって、ドーズ量と積分濃度とを同じものとして扱ってよい。積分濃度は、半値幅までの積分値としてもよく、他の半導体領域のスペクトルと重なる場合には、他の半導体領域の影響を除いて導出してよい。
よって、本明細書では、ドーピング濃度の高低をドーズ量の高低として読み替えることができる。即ち、一の領域のドーピング濃度が他の領域のドーピング濃度よりも高い場合、当該一の領域のドーズ量が他の領域のドーズ量よりも高いものと理解することができる。
図１Ａは、実施例に係る半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。例えば、半導体装置１００は、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）である。
トランジスタ部７０は、半導体基板１０の裏面側に設けられたコレクタ領域２２を半導体基板１０の上面に投影した領域である。コレクタ領域２２は、第２導電型を有する。本例のコレクタ領域２２は、一例としてＰ＋型である。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。トランジスタ部７０は、トランジスタ部７０とダイオード部８０の境界に位置する境界部９０を含む。
ダイオード部８０は、半導体基板１０の裏面側に設けられたカソード領域８２を半導体基板１０の上面に投影した領域である。カソード領域８２は、第１導電型を有する。本例のカソード領域８２は、一例としてＮ＋型である。ダイオード部８０は、半導体基板１０の上面においてトランジスタ部７０と隣接して設けられた還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。
図１Ａにおいては、半導体装置１００のエッジ側であるチップ端部周辺の領域を示しており、他の領域を省略している。例えば、本例の半導体装置１００のＹ軸方向の負側の領域には、エッジ終端構造部が設けられてよい。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。なお、本例では、便宜上、Ｙ軸方向の負側のエッジについて説明するものの、半導体装置１００の他のエッジについても同様である。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。
本例の半導体装置１００は、半導体基板１０のおもて面において、ゲートトレンチ部４０と、ダミートレンチ部３０と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを備える。また、本例の半導体装置１００は、半導体基板１０のおもて面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７の上方に設けられている。また、ゲート金属層５０は、ゲートトレンチ部４０およびウェル領域１７の上方に設けられている。
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成されてよい。ゲート金属層５０の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
エミッタ電極５２およびゲート金属層５０は、層間絶縁膜３８を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜３８は、図１Ａでは省略されている。層間絶縁膜３８には、コンタクトホール５４、コンタクトホール５５およびコンタクトホール５６が貫通して設けられている。
コンタクトホール５５は、ゲート金属層５０とトランジスタ部７０内のゲート導電部とを接続する。コンタクトホール５５の内部には、タングステン等で形成されたプラグが形成されてもよい。
コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが形成されてもよい。
接続部２５は、エミッタ電極５２またはゲート金属層５０等のおもて面側電極と、半導体基板１０とを電気的に接続する。一例において、接続部２５は、ゲート金属層５０とゲート導電部との間に設けられる。接続部２５は、エミッタ電極５２とダミー導電部との間にも設けられている。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。ここでは、接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０のおもて面の上方に設けられる。
ゲートトレンチ部４０は、所定の配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０のおもて面に平行であって配列方向と垂直な延伸方向（本例ではＹ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。
接続部分４３は、少なくとも一部が曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和できる。ゲートトレンチ部４０の接続部分４３において、ゲート金属層５０がゲート導電部と接続されてよい。
ダミートレンチ部３０は、エミッタ電極５２と電気的に接続されたトレンチ部である。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、所定の配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。
本例のトランジスタ部７０は、２つのゲートトレンチ部４０と３つのダミートレンチ部３０を繰り返し配列させた構造を有する。即ち、本例のトランジスタ部７０は、２：３の比率でゲートトレンチ部４０とダミートレンチ部３０を有している。例えば、トランジスタ部７０は、２本の延伸部分４１の間に１本の延伸部分３１を有する。また、トランジスタ部７０は、ゲートトレンチ部４０と隣接して、２本の延伸部分３１を有している。
但し、ゲートトレンチ部４０とダミートレンチ部３０の比率は本例に限定されない。ゲートトレンチ部４０とダミートレンチ部３０の比率は、１：１であってもよく、２：４であってもよい。また、トランジスタ部７０においてダミートレンチ部３０を設けず、全てゲートトレンチ部４０としたいわゆるフルゲート構造としてもよい。
ウェル領域１７は、後述するドリフト領域１８よりも半導体基板１０のおもて面側に設けられた第２導電型の領域である。ウェル領域１７は、半導体装置１００のエッジ側に設けられるウェル領域の一例である。ウェル領域１７は、一例としてＰ＋型である。ウェル領域１７は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１７の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１７に形成される。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１７に覆われてよい。
コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。また、コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に設けられる。コンタクトホール５４は、境界部９０において、コンタクト領域１５の上方に設けられる。コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に設けられる。いずれのコンタクトホール５４も、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が形成されている。１又は複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。なお、コンタクトホール５４の下方には、プラグ領域１９が設けられてよい。プラグ領域１９については後述する。
境界部９０は、トランジスタ部７０に設けられ、ダイオード部８０と隣接する領域である。境界部９０は、コンタクト領域１５を有する。本例の境界部９０は、エミッタ領域１２を有さない。一例において、境界部９０のトレンチ部は、ダミートレンチ部３０である。本例の境界部９０は、Ｘ軸方向における両端がダミートレンチ部３０となるように配置されている。
メサ部７１、メサ部９１およびメサ部８１は、半導体基板１０のおもて面と平行な面内において、トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０のおもて面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
メサ部７１は、トランジスタ部７０において、ダミートレンチ部３０またはゲートトレンチ部４０の少なくとも１つに隣接して設けられる。メサ部７１は、半導体基板１０のおもて面において、ウェル領域１７と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。メサ部７１では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。
メサ部９１は、境界部９０に設けられている。メサ部９１は、半導体基板１０のおもて面において、コンタクト領域１５およびウェル領域１７を有する。
メサ部８１は、ダイオード部８０において、隣り合うダミートレンチ部３０に挟まれた領域に設けられる。メサ部８１は、半導体基板１０のおもて面において、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを有する。
ベース領域１４は、トランジスタ部７０およびダイオード部８０において、半導体基板１０のおもて面側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ－型である。ベース領域１４は、半導体基板１０のおもて面において、メサ部７１およびメサ部９１のＹ軸方向における両端部に設けられてよい。なお、図１Ａは、当該ベース領域１４のＹ軸方向の一方の端部のみを示している。
エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度の高い第１導電型の領域である。本例のエミッタ領域１２は、一例としてＮ＋型である。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。エミッタ領域１２は、メサ部７１のおもて面において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に延伸して設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。
また、エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のエミッタ領域１２は、ダミートレンチ部３０と接している。エミッタ領域１２は、境界部９０のメサ部９１には設けられなくてよい。
コンタクト領域１５は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。本例のコンタクト領域１５は、メサ部７１およびメサ部９１のおもて面に設けられている。コンタクト領域１５は、メサ部７１またはメサ部９１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０と接してもよいし、接しなくてもよい。また、コンタクト領域１５は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例においては、コンタクト領域１５が、ダミートレンチ部３０およびゲートトレンチ部４０と接する。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。なお、コンタクト領域１５は、メサ部８１にも設けられてよい。
図１Ｂは、図１Ａにおけるａ－ａ'断面の一例を示す図である。ａ－ａ'断面は、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上方に形成される。
ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
バッファ領域２０は、ドリフト領域１８の下方に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２および第１導電型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
コレクタ領域２２は、トランジスタ部７０において、バッファ領域２０の下方に設けられる。カソード領域８２は、ダイオード部８０において、バッファ領域２０の下方に設けられる。コレクタ領域２２とカソード領域８２との境界は、トランジスタ部７０とダイオード部８０との境界である。
コレクタ電極２４は、半導体基板１０の裏面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。
ベース領域１４は、メサ部７１、メサ部９１およびメサ部８１において、ドリフト領域１８の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。
エミッタ領域１２は、メサ部７１において、ベース領域１４とおもて面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。なお、エミッタ領域１２は、メサ部９１に設けられなくてよい。
コンタクト領域１５は、メサ部９１において、ベース領域１４の上方に設けられる。コンタクト領域１５は、メサ部９１において、ゲートトレンチ部４０に接して設けられる。他の断面において、コンタクト領域１５は、メサ部７１のおもて面２１に設けられてよい。
プラグ領域１９は、コンタクト領域１５よりもドーピング濃度の高い第２導電型の領域である。本例のプラグ領域１９は、一例としてＰ＋＋型である。本例のプラグ領域１９は、おもて面２１に設けられている。メサ部９１において、プラグ領域１９は、コンタクト領域１５の上方に設けられる。メサ部８１において、プラグ領域１９は、ベース領域１４の上方に設けられる。プラグ領域１９は、メサ部９１およびメサ部８１において、コンタクトホール５４に沿ってＹ軸方向に延伸して設けられてよい。
蓄積領域１６は、ドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ＋型である。蓄積領域１６は、トランジスタ部７０およびダイオード部８０に設けられる。本例の蓄積領域１６は、境界部９０にも設けられている。これにより、半導体装置１００は、蓄積領域１６のマスクずれを回避できる。
また、蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してもよいし、接しなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６のイオン注入のドーズ量は、１Ｅ１２ｃｍ－２以上、１Ｅ１３ｃｍ－２以下であってよい。また、蓄積領域１６のイオン注入ドーズ量は、３Ｅ１２ｃｍ－２以上、６Ｅ１２ｃｍ－２以下であってもよい。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減できる。なお、Ｅは１０のべき乗を意味し、例えば１Ｅ１２ｃｍ－２は１×１０１２ｃｍ－２を意味する。
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、おもて面２１に設けられる。各トレンチ部は、おもて面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、おもて面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われる。
ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部７１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、おもて面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、おもて面２１において層間絶縁膜３８により覆われる。
層間絶縁膜３８は、おもて面２１に設けられている。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。コンタクトホール５５およびコンタクトホール５６も同様に、層間絶縁膜３８を貫通して設けられてよい。
ライフタイム制御領域１５０は、半導体基板１０の内部に不純物を注入すること等により意図的にライフタイムキラーが形成された領域である。ライフタイムキラーは、キャリアの再結合中心である。ライフタイムキラーは、結晶欠陥であってよい。例えば、ライフタイムキラーは、空孔、複空孔、これらと半導体基板１０を構成する元素との複合欠陥、または転位であってよい。また、ライフタイムキラーは、ヘリウム、ネオンなどの希ガス元素、白金などの金属元素などでもよい。ライフタイム制御領域１５０は、半導体基板１０にヘリウム等を注入することで形成できる。
ライフタイム制御領域１５０は、半導体基板１０のおもて面２１側に設けられる。ライフタイム制御領域１５０は、トランジスタ部７０およびダイオード部８０の両方に設けられる。ライフタイム制御領域１５０は、おもて面２１側から不純物を注入することにより形成されてもよく、裏面２３側から不純物を注入することにより形成されてもよい。ライフタイム制御領域１５０は、おもて面２１側に設けられた第１ライフタイム制御領域の一例である。
本例のライフタイム制御領域１５０は、半導体基板１０の全面に設けられる。よって、ライフタイム制御領域１５０は、マスクを使用せずに形成できる。ライフタイム制御領域１５０を形成するための不純物のドーズ量は、０．５Ｅ１０ｃｍ－２以上、１Ｅ１３ｃｍ－２以下であってよい。また、ライフタイム制御領域１５０を形成するための不純物のドーズ量は、５Ｅ１０ｃｍ－２以上、５Ｅ１１ｃｍ－２以下であってもよい。
また、本例のライフタイム制御領域１５０は、裏面２３側からの注入により形成されている。例えば、ライフタイム制御領域１５０は、裏面２３側からヘリウムを照射することにより形成される。これにより、半導体装置１００のおもて面２１側への影響を回避できる。ここで、ライフタイム制御領域１５０がおもて面２１側からの注入により形成されているか、裏面２３側からの注入により形成されているかは、ＳＲ法またはリーク電流の測定によって、おもて面２１側の状態を取得することで判断できる。
ライフタイム制御領域１６０は、半導体基板１０の裏面２３側に設けられる。ライフタイム制御領域１６０は、トランジスタ部７０およびダイオード部８０の両方に設けられる。ライフタイム制御領域１６０は、バッファ領域２０よりもおもて面２１側に設けられている。ライフタイム制御領域１６０は、バッファ領域２０に設けられてもよい。
また、ライフタイム制御領域１６０は、半導体基板１０の裏面２３側の全面に設けられている。即ち、ライフタイム制御領域１６０は、マスクを使用せずに形成できる。ライフタイム制御領域１６０は、ライフタイム制御領域１５０の形成方法のうち、いずれかの方法で形成されてよい。半導体基板１０の裏面２３側から不純物を注入することにより形成されてよい。ライフタイム制御領域１６０は、半導体基板１０の裏面２３側に設けられた第２ライフタイム制御領域の一例である。
図１Ｃは、図１Ａにおけるｂ－ｂ'断面の一例を示す図である。ｂ－ｂ'断面は、トランジスタ部７０において、コンタクト領域１５を通過するＸＺ面である。
メサ部７１は、ベース領域１４と、コンタクト領域１５と、蓄積領域１６と、プラグ領域１９とを有する。プラグ領域１９を設けることにより、ＲＢＳＯＡ（逆バイアス安全動作領域）耐量が向上する。メサ部９１は、ａ－ａ'断面の場合と同様に、ベース領域１４と、コンタクト領域１５と、蓄積領域１６と、プラグ領域１９とを有する。ｂ－ｂ'断面において、メサ部７１は、メサ部９１と同一の構造を有している。メサ部８１は、ａ－ａ'断面の場合と同様に、ベース領域１４と、蓄積領域１６と、プラグ領域１９とを有する。
ライフタイム制御領域１５０およびライフタイム制御領域１６０は、ａ－ａ'断面の場合と同様に、トランジスタ部７０およびダイオード部８０の両方に設けられている。
本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０の両方にライフタイム制御領域１５０を備えるので、ターンオフの時のホールの抜けが均一になり、トランジスタ部７０とダイオード部８０のキャリアバランスが改善する。そして、ＲＢＳＯＡ耐量および短絡耐量が改善して、ラッチアップ耐性も向上する。
図２Ａは、実施例に係る半導体装置１００の上面図の一例を示す。本例の半導体装置１００では、ダミートレンチ部３０とゲートトレンチ部４０の配列が、図１Ａの半導体装置１００と相違する。本例では、図１Ａの実施例と相違する点について特に説明する。本例では、ダミートレンチ部３０の比率が図１Ａの実施例の場合よりも大きい。
トランジスタ部７０は、ゲートトレンチ部４０とダミートレンチ部３０の比率が２：４となるようにゲートトレンチ部４０およびダミートレンチ部３０を繰り返し配列している。接続部分４３で接続された一組のゲートトレンチ部４０の内側には、接続部分３３で接続された一組のダミートレンチ部３０が設けられている。
図２Ｂは、図２Ａにおけるｃ－ｃ'断面の一例を示す図である。ｃ－ｃ'断面は、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、蓄積領域１６ａおよび蓄積領域１６ｂからなる２段の蓄積領域１６を備える点で、図１Ｂの半導体装置１００と相違する。本例では、図１Ｂの実施例と相違する点について特に説明する。
蓄積領域１６ａおよび蓄積領域１６ｂは、トランジスタ部７０およびダイオード部８０の両方に設けられる。蓄積領域１６ａおよび蓄積領域１６ｂのドーピング濃度は、同一であっても、異なっていてもよい。蓄積領域１６ａのドーピング濃度は、蓄積領域１６ｂのドーピング濃度よりも大きくてもよいし、小さくてもよい。なお、蓄積領域１６のドーピング濃度とは、それぞれの蓄積領域１６のドーピング濃度のピーク値を指してよい。
蓄積領域１６ａは、ドリフト領域１８よりもおもて面２１側に設けられた第１の蓄積領域である。蓄積領域１６ａは、ベース領域１４の下方に設けられる。一例において、蓄積領域１６ａのイオン注入のドーズ量は、１Ｅ１２ｃｍ－２以上、１Ｅ１３ｃｍ－２以下である。例えば、蓄積領域１６ａは、３Ｅ１２ｃｍ－２のドーズ量および２．６ＭｅＶの加速エネルギーで形成される。
蓄積領域１６ｂは、蓄積領域１６ａの下方に設けられた第２の蓄積領域である。一例において、蓄積領域１６ｂのイオン注入のドーズ量は、１Ｅ１２ｃｍ－２以上、１Ｅ１３ｃｍ－２以下である。例えば、蓄積領域１６ｂは、３Ｅ１２ｃｍ－２のドーズ量および３．９ＭｅＶの加速エネルギーで形成される。蓄積領域１６ａと蓄積領域１６ｂとの間は、ドリフト領域１８であってよい。なお、本例の半導体装置１００は、２段の蓄積領域１６を備えるが、３段以上の蓄積領域１６を備えてもよい。
図２Ｃは、図２Ａにおけるｄ－ｄ'断面の一例を示す図である。ｄ－ｄ'断面は、トランジスタ部７０において、コンタクト領域１５を通過するＸＺ面である。本例の半導体装置１００は、蓄積領域１６ａおよび蓄積領域１６ｂを備える点で、図１Ｃの半導体装置１００と相違する。本例では、図１Ｃの実施例と相違する点について特に説明する。
蓄積領域１６ａおよび蓄積領域１６ｂは、ｃ－ｃ'断面と同様に、トランジスタ部７０およびダイオード部８０の両方に設けられる。蓄積領域１６ａおよび蓄積領域１６ｂは、ｃ－ｃ'断面と同様の条件で設けられてよい。
半導体装置１００は、２段の蓄積領域１６を備えることにより、ＩＥ効果を向上して、トランジスタ部７０のオン抵抗を低減しやすくなる。また、半導体装置１００は、ライフタイム制御領域１５０を全面に設けることにより、耐量低下を抑制できる。したがって、本例の半導体装置１００は、オン抵抗を低減しつつ、耐量低下を抑制できる。
図２Ｄは、蓄積領域１６の段数による特性の違いを説明するための図である。縦軸はターンオフ損失Ｅｏｆｆ（ｍＪ）を示し、横軸はコレクタエミッタ間飽和電圧Ｖｃｅ（ｓａｔ）（Ｖ）を示す。
曲線１０１は、蓄積領域１６が１段の場合の特性を示す。即ち、曲線１０１は、図１Ａ～図１Ｃの半導体装置１００に対応する。曲線１０２は、蓄積領域１６が２段の場合の特性を示す。曲線１０２は、図２Ａ～図２Ｃの半導体装置１００に対応する。
ドーズ量は、２段の蓄積領域１６ａと蓄積領域１６ｂのドーズ量の合計が、１段の場合の蓄積領域１６のドーズ量と等しくなるように設定している。また、蓄積領域１６ａのドーズ量は、蓄積領域１６ｂのドーズ量と同一である。例えば、１段の蓄積領域１６のドーズ量が１Ｅ１２ｃｍ －２ の場合、対応する２段のドーズ量は、それぞれ０．５Ｅ１２ｃｍ －２ となる。図中には各プロットに対応するドーズ量がそれぞれ記載されている。本例のプロットは、蓄積領域１６のドーズ量が１Ｅ１２ｃｍ －２ 、３Ｅ１２ｃｍ －２ 、６Ｅ１２ｃｍ －２ 、１Ｅ１３ｃｍ －２ および１．２Ｅ１３ｃｍ －２ の場合をそれぞれ示す。
コレクタエミッタ間飽和電圧Ｖｃｅ（ｓａｔ）は、蓄積領域１６のドーピング濃度が大きいほど小さくなる傾向にある。但し、蓄積領域１６のドーピング濃度が大きい領域では、ＩＥ効果によって、ターンオフ損失Ｅｏｆｆが増加する傾向にある。
コレクタエミッタ間飽和電圧Ｖｃｅ（ｓａｔ）が比較的大きい領域では、曲線１０１と曲線１０２が重なっており、特性の差異が小さくなっている。一方、コレクタエミッタ間飽和電圧Ｖｃｅ（ｓａｔ）が比較的小さい領域では、曲線１０２の方が曲線１０１よりもターンオフ損失Ｅｏｆｆが小さくなっている。
したがって、半導体装置１００は、蓄積領域１６を２段構成とした方が、コレクタエミッタ間飽和電圧Ｖｃｅ（ｓａｔ）を抑制しつつ、ターンオフ損失Ｅｏｆｆを低減しやすくなる。また、半導体装置１００は、蓄積領域１６を２段構成とした方が、ターンオフ損失Ｅｏｆｆを増加させることなく、蓄積領域１６のドーピング濃度を高くできる。
図３は、メサ部７１の近傍を拡大した断面図の一例である。本例では、ダミートレンチ部３０およびゲートトレンチ部４０で挟まれたメサ部７１を示している。
深さＤ１は、ダミートレンチ部３０またはゲートトレンチ部４０のトレンチの深さである。深さＤ１は、ダミー絶縁膜３２またはゲート絶縁膜４２の下端の深さであってよい。深さＤ１は、半導体装置１００の特性等に応じて適宜設定される。
深さＤ２は、おもて面２１からのライフタイム制御領域１５０の深さである。本例の深さＤ２は、深さＤ１よりも深い。即ち、ライフタイム制御領域１５０は、ダミートレンチ部３０およびゲートトレンチ部４０の下方に設けられている。例えば、深さＤ２は、５μｍ以上、２０μｍ以内である。
深さＤ３は、おもて面２１からの蓄積領域１６の深さである。一例において、深さＤ３は、蓄積領域１６の下端の深さである。蓄積領域１６が複数段の場合、深さＤ３は、最も下方に設けられた蓄積領域１６の下端の深さであってよい。蓄積領域１６の下端の深さとは、蓄積領域１６のドリフト領域１８との境界の深さである。即ち、蓄積領域１６の下端は、蓄積領域１６のドーピング濃度がドリフト領域１８のドーピング濃度となる位置である。また、深さＤ３は、蓄積領域１６のドーピング濃度のピーク位置の深さであってもよい。例えば、深さＤ３は、１μｍ以上、５μｍ以下である。一例において、深さＤ３は、３μｍである。
なお、深さＤ２は、深さＤ１よりも深い。深さＤ２は、深さＤ３の２倍よりも深くてよい。この場合、ライフタイム制御領域１５０と蓄積領域１６との間に、深さＤ３以上の間隔が設けられる。このように、ライフタイム制御領域１５０と蓄積領域１６との間に間隔を設けることにより、蓄積領域１６によるオン抵抗の低減の効果を犠牲にすることなく、ライフタイム制御領域１５０によって耐量を向上できる。
ライフタイム制御領域１５０のおもて面２１からの深さは、２０μｍ以内である。一例において、ライフタイム制御領域１５０のおもて面２１からの深さは、１０μｍである。
深さＤ３は、トレンチ部のトレンチ深さ以内である。トレンチ深さ以内とは、トレンチ深さと同一の深さの場合と、トレンチ深さよりも浅い場合とを含む。蓄積領域１６は、トレンチ部よりも深い位置には設けられなくてよい。即ち、深さＤ３≦深さＤ１が成り立つ。
図４は、半導体装置１００のチップ端部における上面図の一例を示す。本例では、エミッタ電極５２のＸ軸方向およびＹ軸方向の負側の端部における上面図が示されている。
エミッタ電極５２は、ダミートレンチ部３０およびゲートトレンチ部４０を覆うように設けられている。本例のゲートトレンチ部４０は、ゲートランナ４５を介してゲート金属層５０と電気的に接続されている。
ゲートランナ４５は、層間絶縁膜３８に設けられたコンタクトホールを介して、ゲート金属層５０とゲートトレンチ部４０とを電気的に接続する。本例のゲートランナ４５は、おもて面２１において、ゲート導電部４４と電気的に接続される。ゲートランナ４５は、ダミートレンチ部３０内のダミー導電部とは接続されない。例えば、ゲートランナ４５は、不純物がドープされたポリシリコン等で形成される。
領域Ｒ１２は、エミッタ領域１２がコンタクト領域１５と繰り返し設けられた領域を示す。即ち、領域Ｒ１２の全面にエミッタ領域１２が設けられている必要はない。領域Ｒ１２の外周は、平面視で、最も外側に設けられたエミッタ領域１２によって画定されている。例えば、領域Ｒ１２は、トランジスタ部７０の主電流が流れるアクティブ領域として機能する。
領域Ｒ１６は、蓄積領域１６が設けられた領域である。領域Ｒ１６では、全面に蓄積領域１６が設けられてよい。但し、領域Ｒ１６であっても、ダミートレンチ部３０およびゲートトレンチ部４０が設けられた領域には蓄積領域１６が設けられなくてよい。本例の領域Ｒ１６は、平面視において、領域Ｒ１２よりも広範囲に設けられている。
領域Ｒ１５は、コンタクト領域１５が設けられた領域である。領域Ｒ１５は、領域Ｒ１２のように、エミッタ領域１２およびコンタクト領域１５が繰り返し設けられた領域を含んでよい。領域Ｒ１５には、プラグ領域１９が繰り返し設けられてよい。
本例の半導体装置１００では、領域Ｒ１６が領域Ｒ１２を覆うように設けられている。これにより、トランジスタ部７０のアクティブ領域が、蓄積領域１６のマスクずれの影響を受けにくくなる。また、半導体装置１００では、領域Ｒ１５が領域Ｒ１６を覆うように設けられている。さらに、ライフタイム制御領域１５０は、ライフタイム制御領域１５０が領域Ｒ１５を覆うように設けられることによって、ライフタイム制御領域１５０のマスクずれの影響を回避できる。なお、ライフタイム制御領域１５０が半導体基板１０の全面に設けられる場合、ライフタイム制御領域１５０のマスクずれの影響は生じない。
図５は、比較例に係る半導体装置５００の断面図の一例である。本例では、半導体装置５００が備えるトランジスタ部５７０とダイオード部５８０の境界部分の断面図を示している。
半導体装置５００は、トランジスタ部５７０に蓄積領域５１６を備える。半導体装置５００は、ダイオード部５８０に蓄積領域５１６を備えておらず、蓄積領域５１６のマスクずれの影響を受ける場合もある。
また、半導体装置５００は、半導体基板１０のおもて面２１側に設けられたライフタイム制御領域５５０を備える。半導体装置５００は、半導体基板１０の裏面２３側に設けられたライフタイム制御領域５６０を備える。
ライフタイム制御領域５５０は、ダイオード部５８０に設けられているが、トランジスタ部５７０には設けられていない。即ち、ライフタイム制御領域５５０は、不純物の全面照射ではなく、部分照射によって形成されている。ライフタイム制御領域５５０の部分照射のためには、レジストマスクまたはメタルマスク等のマスクが必要である。よって、半導体装置５００は、ライフタイム制御領域５５０のマスクずれの影響を受ける場合がある。
これに対して、実施例に係る半導体装置１００は、トランジスタ部７０およびダイオード部８０にライフタイム制御領域１５０を備えるので、マスクずれを回避できる。また、ライフタイム制御領域１５０を形成するためのマスクを形成する必要がないので、プロセス工程を簡略化できる。半導体装置１００では、ターンオフの時のホールの抜けが均一になり、トランジスタ部７０とダイオード部８０のキャリアバランスが改善する。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、１９・・・プラグ領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、４５・・・ゲートランナ、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、７０・・・トランジスタ部、７１・・・メサ部、８０・・・ダイオード部、８１・・・メサ部、８２・・・カソード領域、９０・・・境界部、９１・・・メサ部、１００・・・半導体装置、１０１・・・曲線、１０２・・・曲線、１５０・・・ライフタイム制御領域、１６０・・・ライフタイム制御領域、５００・・・半導体装置、５１６・・・蓄積領域、５５０・・・ライフタイム制御領域、５６０・・・ライフタイム制御領域、５７０・・・トランジスタ部、５８０・・・ダイオード部

Claims (17)

  1. トランジスタ部とダイオード部とを備える半導体装置であって、
    半導体基板に設けられた第１導電型のドリフト領域と、
    前記トランジスタ部および前記ダイオード部において、前記ドリフト領域よりも前記半導体基板のおもて面側に設けられた第１導電型の蓄積領域と、
    前記トランジスタ部および前記ダイオード部において、前記半導体基板のおもて面側に設けられた第１ライフタイム制御領域と
    を備え、
    前記蓄積領域は、
    前記ドリフト領域よりも前記おもて面側に設けられた第１の蓄積領域と、
    前記第１の蓄積領域の下方に設けられた第２の蓄積領域と
    を有し、
    前記第１の蓄積領域と前記第２の蓄積領域のドーズ量は同一であり、前記第１の蓄積領域と前記第２の蓄積領域のドーズ量の合計が、１Ｅ１２ｃｍ －２ 以上、１Ｅ１３ｃｍ －２ 以下である半導体装置。
  2. 前記第１ライフタイム制御領域は、前記半導体基板の全面に設けられる
    請求項１に記載の半導体装置。
  3. 前記半導体基板の裏面側の全面に設けられた第２ライフタイム制御領域を備える
    請求項１または２に記載の半導体装置。
  4. 前記半導体基板のおもて面に設けられた複数のトレンチ部を備え、
    前記第１ライフタイム制御領域の深さは、前記複数のトレンチ部の深さよりも深い
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記蓄積領域の深さは、複数のトレンチ部のトレンチ深さ以内である
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記第１ライフタイム制御領域の深さは、前記蓄積領域の前記ドリフト領域との境界の深さの２倍よりも深い
    請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記第１ライフタイム制御領域の深さは、５μｍ以上、２０μｍ以内である
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記第１ライフタイム制御領域のライフタイムキラーのドーズ量は、０．５Ｅ１０ｃｍ－２以上、１Ｅ１３ｃｍ－２以下である
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記第１ライフタイム制御領域は、前記半導体基板の裏面側から注入されている
    請求項８に記載の半導体装置。
  10. 前記蓄積領域の深さは、１μｍ以上、５μｍ以下である
    請求項１から９のいずれか一項に記載の半導体装置。
  11. 前記トランジスタ部は、前記ドリフト領域よりも高ドーピング濃度である第１導電型のエミッタ領域を有し、
    前記蓄積領域は、平面視において、前記エミッタ領域が設けられた領域よりも広範囲に設けられる
    請求項１から１０のいずれか一項に記載の半導体装置。
  12. 前記トランジスタ部は、
    前記ダイオード部と隣接する境界部と、
    エミッタ電極と電気的に接続されたダミートレンチ部と
    を有し、
    前記境界部のトレンチ部は、前記ダミートレンチ部である
    請求項１から１１のいずれか一項に記載の半導体装置。
  13. 前記境界部は、
    前記蓄積領域と、
    前記おもて面側に設けられた第２導電型のベース領域と、
    前記ベース領域よりも前記おもて面側に設けられ、前記ベース領域よりもドーピング濃度の高いコンタクト領域と、
    前記コンタクト領域のおもて面側に設けられ、前記コンタクト領域よりもドーピング濃度の高い第２導電型のプラグ領域と
    を有する
    請求項１２に記載の半導体装置。
  14. 前記境界部は、エミッタ領域を有さない
    請求項１２または１３に記載の半導体装置。
  15. トランジスタ部とダイオード部とを有する半導体装置の製造方法であって、
    半導体基板に第１導電型のドリフト領域を設ける段階と、
    前記トランジスタ部および前記ダイオード部において、前記ドリフト領域よりも前記半導体基板のおもて面側に第１導電型の蓄積領域を設ける段階と、
    前記トランジスタ部および前記ダイオード部において、前記半導体基板のおもて面側に第１ライフタイム制御領域を設ける段階と
    を備え、
    前記蓄積領域は、
    前記ドリフト領域よりも前記おもて面側に設けられた第１の蓄積領域と、
    前記第１の蓄積領域の下方に設けられた第２の蓄積領域と
    を有し、
    前記第１の蓄積領域と前記第２の蓄積領域のドーズ量は同一であり、前記第１の蓄積領域と前記第２の蓄積領域のドーズ量の合計が、１Ｅ１２ｃｍ －２ 以上、１Ｅ１３ｃｍ －２ 以下である製造方法。
  16. 前記第１ライフタイム制御領域を設ける段階は、前記半導体基板の裏面側から不純物を照射する段階を有する
    請求項１５に記載の製造方法。
  17. 前記第１ライフタイム制御領域を設ける段階は、０．５Ｅ１０ｃｍ－２以上、１Ｅ１３ｃｍ－２以下のドーズ量で不純物を注入する段階を有する
    請求項１５または１６に記載の製造方法。
JP2022500251A 2020-02-12 2020-12-23 半導体装置およびその製造方法 Active JP7364027B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020021436 2020-02-12
JP2020021436 2020-02-12
PCT/JP2020/048125 WO2021161668A1 (ja) 2020-02-12 2020-12-23 半導体装置およびその製造方法

Publications (3)

Publication Number Publication Date
JPWO2021161668A1 JPWO2021161668A1 (ja) 2021-08-19
JPWO2021161668A5 JPWO2021161668A5 (ja) 2022-04-14
JP7364027B2 true JP7364027B2 (ja) 2023-10-18

Family

ID=77291499

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022500251A Active JP7364027B2 (ja) 2020-02-12 2020-12-23 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US20220149150A1 (ja)
JP (1) JP7364027B2 (ja)
CN (1) CN114144890A (ja)
DE (1) DE112020003167T5 (ja)
WO (1) WO2021161668A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016204097A1 (ja) 2015-06-17 2016-12-22 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2018052098A1 (ja) 2016-09-14 2018-03-22 富士電機株式会社 半導体装置およびその製造方法
WO2019244485A1 (ja) 2018-06-22 2019-12-26 富士電機株式会社 半導体装置の製造方法および半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101221206B1 (ko) * 2009-06-11 2013-01-21 도요타 지도샤（주） 반도체 장치
JP5472462B2 (ja) * 2010-11-10 2014-04-16 トヨタ自動車株式会社 半導体装置の製造方法
WO2013046377A1 (ja) * 2011-09-28 2013-04-04 トヨタ自動車株式会社 半導体装置およびその製造方法
JP5895950B2 (ja) * 2014-01-20 2016-03-30 トヨタ自動車株式会社 半導体装置の製造方法
JP6277814B2 (ja) * 2014-03-25 2018-02-14 株式会社デンソー 半導体装置
JP6384425B2 (ja) * 2015-08-21 2018-09-05 株式会社デンソー 半導体装置
JP6443267B2 (ja) * 2015-08-28 2018-12-26 株式会社デンソー 半導体装置
JP6531589B2 (ja) * 2015-09-17 2019-06-19 株式会社デンソー 半導体装置
JP6676988B2 (ja) * 2016-01-29 2020-04-08 株式会社デンソー 半導体装置
DE112017000079T5 (de) * 2016-03-10 2018-05-17 Fuji Electric Co., Ltd. Halbleitervorrichtung
CN108604594B (zh) 2016-08-12 2021-10-08 富士电机株式会社 半导体装置及半导体装置的制造方法
US10559663B2 (en) * 2016-10-14 2020-02-11 Fuji Electric Co., Ltd. Semiconductor device with improved current flow distribution
JP6973510B2 (ja) 2018-01-17 2021-12-01 富士電機株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016204097A1 (ja) 2015-06-17 2016-12-22 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2018052098A1 (ja) 2016-09-14 2018-03-22 富士電機株式会社 半導体装置およびその製造方法
WO2019244485A1 (ja) 2018-06-22 2019-12-26 富士電機株式会社 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
US20220149150A1 (en) 2022-05-12
CN114144890A (zh) 2022-03-04
WO2021161668A1 (ja) 2021-08-19
JPWO2021161668A1 (ja) 2021-08-19
DE112020003167T5 (de) 2022-06-30

Similar Documents

Publication Publication Date Title
JP6741070B2 (ja) 半導体装置およびその製造方法
JP7020570B2 (ja) 半導体装置およびその製造方法
US20100270585A1 (en) Method for manufacturing a reverse-conducting insulated gate bipolar transistor
JP7384274B2 (ja) 半導体装置および半導体装置の製造方法
JP2020077674A (ja) 半導体装置および製造方法
JP2022016842A (ja) 半導体装置
US20220278094A1 (en) Semiconductor device
US20220149191A1 (en) Semiconductor device
JP2023019322A (ja) 半導体装置
JP6984749B2 (ja) 半導体装置の製造方法および半導体装置
US20220123108A1 (en) Semiconductor device
JP7364027B2 (ja) 半導体装置およびその製造方法
CN114388612A (zh) 半导体装置及半导体装置的制造方法
JP2021150405A (ja) 炭化珪素半導体装置
US20230402533A1 (en) Semiconductor device
US20240234493A1 (en) Semiconductor device
US20230299077A1 (en) Semiconductor device
US20240234554A1 (en) Semiconductor device
WO2022264697A1 (ja) 半導体装置
JP2024084070A (ja) 半導体装置
JP2024127462A (ja) 半導体装置
JP2024009540A (ja) 半導体装置
JP2024013911A (ja) 半導体装置
JP2024100692A (ja) 半導体装置
JP2024058718A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220124

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230328

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230524

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230905

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230918

R150 Certificate of patent or registration of utility model

Ref document number: 7364027

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150