JP6973510B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6973510B2
JP6973510B2 JP2019566431A JP2019566431A JP6973510B2 JP 6973510 B2 JP6973510 B2 JP 6973510B2 JP 2019566431 A JP2019566431 A JP 2019566431A JP 2019566431 A JP2019566431 A JP 2019566431A JP 6973510 B2 JP6973510 B2 JP 6973510B2
Authority
JP
Japan
Prior art keywords
region
doping concentration
maximum
semiconductor substrate
full width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019566431A
Other languages
English (en)
Other versions
JPWO2019142706A1 (ja
Inventor
達也 内藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2019142706A1 publication Critical patent/JPWO2019142706A1/ja
Application granted granted Critical
Publication of JP6973510B2 publication Critical patent/JP6973510B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Description

本発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置が知られている（例えば、特許文献１−３参照）。また、イオン注入の飛程を計算する方法が知られている（例えば非特許文献１参照）。
特許文献１ 特開２００７−３１１６２７号公報
特許文献２ 特表２０１４−６１０７５号公報
特許文献３ 特開２０１５−１３８８８４号公報
非特許文献１ Ｊａｍｅｓ Ｆ．Ｚｉｅｇｌｅｒ、"ＳＲＩＭ−Ｔｈｅ Ｓｔｏｐｐｉｎｇ ａｎｄ Ｒａｎｇｅ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ"、インターネット（ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｓｒｉｍ．ｏｒｇ／）
 解決しようとする課題
半導体装置においては、ターンオン損失等の特性を向上させることが好ましい。
一般的開示
本発明の第１の態様においては、第１導電型のドリフト領域を有する半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の内部においてドリフト領域の上方に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域を備えてよい。半導体装置は、半導体基板の内部においてエミッタ領域とドリフト領域の間に設けられた第２導電型のベース領域を備えてよい。半導体装置は、半導体基板の内部においてベース領域とドリフト領域の間に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域を備えてよい。半導体基板の上面からエミッタ領域、ベース領域および蓄積領域を貫通して設けられ、内部に導電部が設けられた複数のトレンチ部を備えてよい。半導体基板の深さ方向における蓄積領域のドーピング濃度分布は、ドーピング濃度が最大値となる最大部を有してよい。ドーピング濃度分布は、最大部からベース領域に向かう少なくとも一部の領域において傾斜を有して減少する上側傾斜部を有してよい。ドーピング濃度分布は、最大部からドリフト領域に向かう少なくとも一部の領域において傾斜を有して減少する下側傾斜部を有してよい。半導体基板の材料および蓄積領域に含まれる不純物の種類に応じた飛程−半値全幅特性に対して、最大部の深さ位置を不純物の注入時における飛程とすることで定まる半値全幅を標準半値全幅とした場合に、蓄積領域のドーピング濃度分布の半値全幅が、標準半値全幅の２．２倍以上であってよい。蓄積領域におけるドーパントの化学濃度分布の１パーセント全幅に対する半値全幅の比が、０．２６より大きくてよい。
蓄積領域のドーピング濃度分布の上側傾斜部において、最大部のドーピング濃度に対して１／４のドーピング濃度になる深さ位置と、１／４０のドーピング濃度になる深さ位置との距離が、０．１μｍ以上、１．０μｍ以下であってよい。
本発明の第２の態様においては、第１導電型のドリフト領域を有する半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の内部においてドリフト領域の上方に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域を備えてよい。半導体装置は、半導体基板の内部においてエミッタ領域とドリフト領域の間に設けられた第２導電型のベース領域を備えてよい。半導体装置は、半導体基板の内部においてベース領域とドリフト領域の間に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域を備えてよい。半導体基板の上面からエミッタ領域、ベース領域および蓄積領域を貫通して設けられ、内部に導電部が設けられた複数のトレンチ部を備えてよい。半導体基板の深さ方向における蓄積領域のドーピング濃度分布は、ドーピング濃度が最大値となる最大部を有してよい。ドーピング濃度分布は、最大部からベース領域に向かう少なくとも一部の領域において傾斜を有して減少する上側傾斜部を有してよい。ドーピング濃度分布は、最大部からドリフト領域に向かう少なくとも一部の領域において傾斜を有して減少する下側傾斜部を有してよい。半導体基板の材料および蓄積領域に含まれる不純物の種類に応じた飛程−半値全幅特性に対して、最大部の深さ位置を不純物の注入時における飛程とすることで定まる半値全幅を標準半値全幅とした場合に、蓄積領域のドーピング濃度分布の半値全幅が、標準半値全幅の２．２倍以上であってよい。蓄積領域のドーピング濃度分布の上側傾斜部において、最大部のドーピング濃度に対して１／４のドーピング濃度になる深さ位置と、１／４０のドーピング濃度になる深さ位置との距離が、０．１μｍ以上、１．０μｍ以下であってよい。
半導体基板の深さ方向において、半導体基板の上面から蓄積領域の最大部までの距離と、蓄積領域のドーピング濃度分布の半値半幅との和が、半導体基板の上面からトレンチ部の下端までの距離以下であってよい。
蓄積領域のドーピング濃度分布の半値全幅が、標準半値全幅の３０倍以下であってよい。
半導体基板がシリコン基板であり、蓄積領域に含まれる不純物がリンの場合、飛程−半値全幅特性は下式で与えられてよい。ただし、ｘは飛程（μｍ）の常用対数であり、ｙは半値全幅（μｍ）の常用対数である。
Figure 0006973510
蓄積領域のドーピング濃度分布は、最大部からベース領域に向かう全ての領域において傾斜を有して減少してよい。蓄積領域のドーピング濃度分布は、最大部からドリフト領域に向かう全ての領域において傾斜を有して減少してよい。
蓄積領域のドーピング濃度分布は、ドーピング濃度分布の微分値が最大値または最小値を示す領域以外の領域において、微分値が極値を示すキンク部を有してよい。
蓄積領域の深さ方向における中央位置とベース領域の間の領域に、最大部およびキンク部の一方が配置され、蓄積領域の深さ方向における中央位置とドリフト領域の間の領域に、最大部およびキンク部の他方が配置されていてよい。
キンク部におけるドーピング濃度は、最大部におけるドーピング濃度の１／１０以上であってよい。
蓄積領域およびベース領域が接していてよい。
蓄積領域のドーピング濃度分布における最大部は、ドーピング濃度が最大値の０．９倍以上となる範囲が、半導体基板の深さ方向において０．３μｍ以上にわたって連続してよい。蓄積領域のドーピング濃度分布は、ドーピング濃度分布の微分値が最大値または最小値を示す領域以外の領域において、微分値の符号が変化する谷部を有してよい。蓄積領域のドーピング濃度分布の半値全幅が、標準半値全幅の３倍以上であってよい。
本発明の第３の態様においては、第１導電型のドリフト領域を有する半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の内部においてドリフト領域の上方に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域を備えてよい。半導体装置は、半導体基板の内部においてエミッタ領域とドリフト領域の間に設けられた第２導電型のベース領域を備えてよい。半導体装置は、半導体基板の内部においてベース領域とドリフト領域の間に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域を備えてよい。半導体装置は、半導体基板の上面からエミッタ領域、ベース領域および蓄積領域を貫通して設けられ、内部に導電部が設けられた複数のトレンチ部を備えてよい。半導体基板の深さ方向における蓄積領域のドーピング濃度分布は、ドーピング濃度が最大値となる最大部を有してよい。ドーピング濃度分布は、最大部からベース領域に向かう少なくとも一部の領域において傾斜を有して減少する上側傾斜部を有してよい。ドーピング濃度分布は、最大部からドリフト領域に向かう少なくとも一部の領域において傾斜を有して減少する下側傾斜部を有してよい。ドーピング濃度分布は、ドーピング濃度分布の微分値が最大値または最小値を示す領域以外の領域において、微分値が極値を示すキンク部を有してよい。
蓄積領域の深さ方向における中央位置とベース領域の間の領域に、最大部およびキンク部の一方が配置され、中央位置とドリフト領域の間の領域に、最大部およびキンク部の他方が配置されてよい。
キンク部におけるドーピング濃度は、最大部におけるドーピング濃度の１／１０以上であってよい。
本発明の第４の態様においては、本発明の第１の態様においては、第１導電型のドリフト領域を有する半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の内部においてドリフト領域の上方に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域を備えてよい。半導体装置は、半導体基板の内部においてエミッタ領域とドリフト領域の間に設けられた第２導電型のベース領域を備えてよい。半導体装置は、半導体基板の内部においてベース領域とドリフト領域の間に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域を備えてよい。半導体基板の上面からエミッタ領域、ベース領域および蓄積領域を貫通して設けられ、内部に導電部が設けられた複数のトレンチ部を備えてよい。半導体基板の深さ方向における蓄積領域のドーピング濃度分布は、ドーピング濃度が最大値となる最大部を有してよい。ドーピング濃度分布は、最大部以外にドーピング濃度がピークを備えるピーク部を有してよい。ドーピング濃度分布は、最大部からベース領域に向かう少なくとも一部の領域において傾斜を有して減少する上側傾斜部を有してよい。ドーピング濃度分布は、最大部からドリフト領域に向かう少なくとも一部の領域において傾斜を有して減少する下側傾斜部を有してよい。ドーピング濃度分布は、ドーピング濃度分布の微分値が最大値または最小値を示す領域以外の領域において、微分値の符号が変化する谷部を有してよい。谷部は上側傾斜部に設けられてよく、谷部は下側傾斜部に設けられてもよい。蓄積領域の深さ方向における中央位置とベース領域の間の領域に、最大部および前記谷部の一方が配置され、中央位置とドリフト領域の間の領域に最大部および谷部の他方が配置されてよい。
半導体基板の材料および蓄積領域に含まれる不純物の種類に応じた飛程−半値全幅特性に対して、最大部の深さ位置を不純物の注入時における飛程とすることで定まる半値全幅を標準半値全幅とした場合に、蓄積領域のドーピング濃度分布の半値全幅が、標準半値全幅の４倍以上であってよい。
谷部におけるドーピング濃度は、最大部におけるドーピング濃度の１／１０以上であってよい。蓄積領域におけるドーパントの化学濃度分布の１パーセント全幅に対する半値全幅の比が、０．２６より大きくてよい。蓄積領域のドーピング濃度分布の上側傾斜部において、最大部のドーピング濃度に対して１／４のドーピング濃度になる深さ位置と、１／４０のドーピング濃度になる深さ位置との距離が、０．１μｍ以上、１．０μｍ以下であってよい。
上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。
本発明の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図１におけるａ−ａ'断面の一例を示す図である。 図２のｂ−ｂ'断面におけるドーピング濃度分布の一例を示す図である。 半導体装置１００のターンオン時におけるコレクタ電流Ｉｃの波形例を示す図である。 蓄積領域１６のドーピング濃度分布が標準半値全幅を有する比較例における、メサ部６１近傍の電子電流および変位電流が流れる経路の一例を示す図である。 蓄積領域１６のドーピング濃度分布の半値全幅が、標準半値全幅の２．２倍以上である半導体装置１００における、ターンオン時の電子電流および変位電流を示す図である。 蓄積領域１６の形成工程の一例を説明する図である。 飛程−半値全幅特性の一例を示す図である。 蓄積領域１６のドーピング濃度分布の一例を部分的に示す図である。 蓄積領域１６のドーピング濃度分布の他の例を示す図である。 蓄積領域１６のドーピング濃度分布の他の例を示す図である。 蓄積領域１６に対する不純物の注入条件を変化させた場合の、蓄積領域１６のドーピング濃度分布の一例を示す図である。 逆回復時におけるｄＶ／ｄｔと、オン損失Ｅｏｎとの関係を示す図である。 半導体装置１００の他の例を示す図である。 蓄積領域１６のドーピング濃度分布の他の例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の上面と垂直な深さ方向をＺ軸とする。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。また、本明細書においてＰ＋型（またはＮ＋型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が高いことを意味し、Ｐ−型（またはＮ−型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が低いことを意味する。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差（すなわちネットドーピング濃度）をドーピング濃度とする場合がある。この場合、ドーピング濃度はＳＲ法で測定できる。また、ドナーおよびアクセプタの化学濃度をドーピング濃度としてもよい。この場合、ドーピング濃度はＳＩＭＳ法で測定できる。特に限定していなければ、ドーピング濃度として、上記のいずれを用いてもよい。また、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度とする場合がある。
図１は、本発明の実施形態に係る半導体装置１００の上面を部分的に示す図である。本例の半導体装置１００は、ＩＧＢＴ等のトランジスタを含むトランジスタ部７０、および、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含むダイオード部８０を有する半導体チップである。ダイオード部８０は、半導体基板の上面においてトランジスタ部７０と所定の配列方向（図１ではＸ軸方向）に並んで設けられる。ダイオード部８０とトランジスタ部７０は、配列方向において交互に配置されてよい。図１においてはチップ端部周辺のチップ上面を示しており、他の領域を省略している。
また、図１においては半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んでエッジ終端構造部を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に、半導体基板の上面および下面の間で電流が流れる領域を指す。エッジ終端構造部は、半導体基板の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
本例の半導体装置１００は、半導体基板の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。また、本例の半導体装置１００は、半導体基板の上面の上方に設けられたエミッタ電極５２およびゲート電極５０を備える。エミッタ電極５２およびゲート電極５０は互いに分離して設けられる。ゲートトレンチ部４０およびダミートレンチ部３０は、トレンチ部の一例である。
エミッタ電極５２およびゲート電極５０と、半導体基板の上面との間には層間絶縁膜が設けられるが、図１では省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。
エミッタ電極５２は、コンタクトホール５４を通って、半導体基板の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５は、半導体基板の上面に設けられる。接続部２５と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。
ゲート電極５０は、コンタクトホール４９を通って、ゲート配線４８と接触する。ゲート配線４８は、不純物がドープされたポリシリコン等で形成される。ゲート配線４８と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。ゲート配線４８は、半導体基板の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲート配線４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲート配線４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部４１まで設けられる。先端部４１は、ゲートトレンチ部４０において、最もゲート電極５０に近い端部である。ゲートトレンチ部４０の先端部４１においてゲート導電部は半導体基板の上面に露出しており、ゲート配線４８と接触する。
エミッタ電極５２およびゲート電極５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
１以上のゲートトレンチ部４０および１以上のダミートレンチ部３０は、トランジスタ部７０の領域において所定の配列方向に沿って所定の間隔で配列される。図１における配列方向はＸ軸方向である。本明細書では、配列方向を短手方向と称する場合もある。トランジスタ部７０においては、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられてよい。
本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの延伸部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの延伸部分３９を接続する先端部４１を有してよい。図１における延伸方向はＹ軸方向である。本明細書では、延伸方向を長手方向と称する場合もある。先端部４１の少なくとも一部は曲線状に設けられることが好ましい。ゲートトレンチ部４０の２つの延伸部分３９において、延伸方向に沿った直線形状の端である端部どうしを先端部４１が接続することで、延伸部分３９の端部における電界集中を緩和できる。
本例のダミートレンチ部３０は、ゲートトレンチ部４０のそれぞれの延伸部分３９の間に設けられる。これらのダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよい。
トランジスタ部７０において、ダイオード部８０と接する境界には、表面にエミッタ領域が設けられない中間領域９０を備える。また、トランジスタ部７０において、中間領域９０に接する部分には、複数のダミートレンチ部３０が連続して配列されてよい。中間領域９０に接する部分に設けられるダミートレンチ部３０も、延伸部分２９と先端部３１とを有してよい。先端部３１および延伸部分２９は、先端部４１および延伸部分３９と同様の形状を有する。先端部３１を有するダミートレンチ部３０と、直線形状のダミートレンチ部３０の延伸方向における長さは同一であってよい。
図１の例では、ダイオード部８０との境界におけるトランジスタ部７０（すなわち、中間領域９０と、中間領域９０に接している部分）では、先端部３１および延伸部分２９を有するダミートレンチ部３０が設けられている。図１の例では、先端部３１を介して接続された２本の延伸部分２９が、延伸部分２９の延伸方向とは垂直な配列方向に連続して配列されている。これに対して、トランジスタ部７０の内側では、ゲートトレンチ部４０の延伸部分３９および直線形状のダミートレンチ部３０が１本ずつ交互に配列されている。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。ウェル領域１１は、コンタクトホール５４の長手方向の端部から離れて、所定の範囲で設けられる。コンタクトホール５４の当該端部は、コンタクトホール５４のうち、ゲート電極５０に最も近い部分である。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート電極５０側の一部の領域はウェル領域１１に設けられる。直線形状のダミートレンチ部３０の延伸方向の端、および、ダミートレンチ部３０の先端部３１の底は、ウェル領域１１に覆われていてよい。
各トレンチ部に挟まれたメサ部６１および６０には、ベース領域１４が設けられる。メサ部とは、トレンチ部に挟まれた半導体基板の部分において、トレンチ部の最も深い底部よりも上面側の領域である。ベース領域１４は、ウェル領域１１よりもドーピング濃度の低い第２導電型である。ウェル領域１１は第２導電型である。本例のベース領域１４はＰ−型であり、ウェル領域１１はＰ＋型である。
メサ部６１のベース領域１４の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５が設けられる。本例のコンタクト領域１５はＰ＋型である。ウェル領域１１は、活性領域におけるコンタクト領域１５から、ゲート電極５０に近づく方向に離れて設けられてよい。当該コンタクト領域１５は、トレンチ部の延伸方向で最も端に配置されたコンタクト領域１５である。また、トランジスタ部７０においては、コンタクト領域１５の上面の一部に、半導体基板よりもドーピング濃度が高い第１導電型のエミッタ領域１２が選択的に設けられる。本例のエミッタ領域１２はＮ＋型である。
コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣り合う一方のトレンチ部から、他方のトレンチ部まで設けられる。トランジスタ部７０の１以上のコンタクト領域１５および１以上のエミッタ領域１２は、トレンチ部の延伸方向に沿って交互にメサ部６１の上面に露出するように設けられる。
他の例においては、トランジスタ部７０におけるメサ部６１には、コンタクト領域１５およびエミッタ領域１２が延伸方向に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。
ダイオード部８０のメサ部６１には、エミッタ領域１２が設けられていなくてよい。また、中間領域９０のメサ部６１（本明細書では中間メサ部６０と称する）の上面には、コンタクト領域１５が設けられてよい。中間メサ部６０のコンタクト領域１５は、トランジスタ部７０における少なくとも一つのコンタクト領域１５とＸ軸方向に互いに向き合って配置されていてよい。中間メサ部６０のコンタクト領域１５と、トランジスタ部７０のコンタクト領域１５との間には、ダミートレンチ部３０が配置されていてよい。中間メサ部６０上面には、トランジスタ部７０のエミッタ領域１２とＸ軸方向に互いに向き合って配置されたコンタクト領域１５を更に有してもよい。この場合、トレンチ延伸方向における中間メサ部６０の両端で露出するベース領域１４に挟まれて、コンタクト領域１５が連続して設けられてよい。
トランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、ベース領域１４およびウェル領域１１の上方には設けられない。
ダイオード部８０において、コンタクトホール５４は、コンタクト領域１５およびベース領域１４の上方に設けられる。本例のコンタクトホール５４は、ダイオード部８０のメサ部６１における複数のベース領域１４のうち、最もゲート電極５０に近いベース領域１４−ｅに対しては設けられない。本例においてトランジスタ部７０のコンタクトホール５４と、ダイオード部８０のコンタクトホール５４とは、各トレンチ部の延伸方向において同一の長さを有する。
ダイオード部８０において、半導体基板の下面と接する領域には、Ｎ＋型のカソード領域８２が設けられる。図１においては、カソード領域８２が設けられる領域を点線で示している。半導体基板の下面と接する領域においてカソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域が設けられてよい。本明細書では、カソード領域８２とＺ軸方向において重なる領域を、Ｙ軸方向に活性領域の端まで延長した領域もダイオード部８０とする。図１では、ダイオード部８０の一つのメサ部６１を示しているが、ダイオード部８０は、Ｘ軸方向において複数のメサ部６１を有してよい。
トランジスタ部７０の少なくとも一部の領域には、Ｎ＋型の蓄積領域１６が設けられる。図１においては、蓄積領域１６が設けられる領域を点線で示している。蓄積領域１６は、それぞれのメサ部６１において、エミッタ領域１２またはコンタクト領域１５よりも下方に設けられてよい。
図２は、図１におけるａ−ａ'断面の一例を示す図である。ａ−ａ'断面は、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上面に設けられる。
コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で設けられる。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向と称する。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。当該断面の半導体基板１０の上面２１側には、Ｐ−型のベース領域１４が設けられる。
当該断面において、トランジスタ部７０における半導体基板１０の上面２１側には、Ｎ＋型のエミッタ領域１２、Ｐ−型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面２１側から順番に設けられる。ただしトランジスタ部７０における中間領域９０は、他の構造を有していてもよい。本例では、中間領域９０の中間メサ部６０には、Ｐ＋型のコンタクト領域１５およびＰ−型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。
当該断面において、ダイオード部８０における半導体基板１０の上面２１側には、Ｐ−型のベース領域１４が設けられている。本例のダイオード部８０には、蓄積領域１６が設けられていない。他の例では、ダイオード部８０にも蓄積領域１６が設けられてもよい。
トランジスタ部７０において、蓄積領域１６の下にはＮ−型のドリフト領域１８が設けられる。ドリフト領域１８とベース領域１４との間に、ドリフト領域１８よりも高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。
本例の蓄積領域１６は、トランジスタ部７０の各メサ部６１に設けられる。本例の中間領域９０の中間メサ部６０においては、蓄積領域１６が設けられておらず、ベース領域１４に接してドリフト領域１８が設けられている。蓄積領域１６は、各メサ部６１におけるベース領域１４の下面全体を覆うように設けられてよい。ダイオード部８０において、ベース領域１４の下面には、ドリフト領域１８が設けられる。トランジスタ部７０およびダイオード部８０の双方において、ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられる。
バッファ領域２０は、ドリフト領域１８の下側に設けられる。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
一例として、半導体装置１００におけるバッファ領域２０は、深さ方向におけるドーピング濃度分布において、複数のピーク１３を有する。図２においてはピーク１３の位置を点線で示している。ただし、バッファ領域２０におけるドーピング濃度分布は、単一のピークを有してよく、全体に渡ってほぼ均一な濃度を有していてもよい。図２に示す半導体装置１００は、バッファ領域２０において４つのピークを有している。最も上側に配置されたピーク１３−１は、次に上側に配置されたピーク１３−２よりも高濃度であってよい。
トランジスタ部７０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。ダイオード部８０において、バッファ領域２０の下には、Ｎ＋型のカソード領域８２が設けられる。なお、活性領域において、カソード領域８２とＺ軸方向において重なる投影領域をダイオード部８０とする。つまり、半導体基板１０の上面２１に対して、半導体基板１０の下面２３と垂直な方向にカソード領域８２を投影したときの投影領域をダイオード部８０とする。上述したように、投影領域をＹ軸方向に活性領域の端まで延長した領域もダイオード部８０としてよい。また、活性領域において、半導体基板１０の上面２１に対して、半導体基板１０の下面２３と垂直な方向にコレクタ領域２２を投影したときの投影領域であって、且つ、エミッタ領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域をトランジスタ部７０とする。
半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達するように設けられている。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
蓄積領域１６のトレンチ部の延伸方向（本例ではＹ軸方向）における端は、図１に示した平面視において、Ｙ軸方向の両端に配置されたコンタクト領域１５と重なっていてよい。蓄積領域１６のＹ軸方向における端は、半導体基板１０の深さ方向において、コンタクト領域１５の下方に位置してよい。さらに、蓄積領域１６のＹ軸方向における端は、エミッタ領域１２と、コンタクトホール５４のＹ軸方向における端との間に位置してよい。当該エミッタ領域１２は、Ｙ軸方向に周期的に設けられた複数のエミッタ領域１２のうち、ゲート電極５０に最も近いエミッタ領域１２である。
ゲートトレンチ部４０は、半導体基板１０の上面２１側に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、ゲート絶縁膜４２を挟んでベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１側に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。当該断面におけるダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
図３は、図２のｂ−ｂ'断面におけるドーピング濃度分布の一例を示す図である。ｂ−ｂ'断面は、エミッタ領域１２、ベース領域１４および蓄積領域１６を通過するＹＺ面である。つまり図３は、トランジスタ部７０におけるエミッタ領域１２からドリフト領域１８の上端までのドーピング濃度分布を示している。図３のように、本明細書においてドーピングの濃度を示す図の縦軸は対数軸である。図３のドーピング濃度は、ネットドーピング濃度である。本明細書においては、半導体基板１０の深さ方向におけるドーピング濃度分布を、単にドーピング濃度分布と称する。
本例のドリフト領域１８は、ほぼ一定のドーピング濃度を有する。ドリフト領域１８は、ＣＺ法、ＭＣＺ法、ＦＺ法により形成されたインゴットから切り出した半導体基板に形成されていた領域であってよく、エピタキシャル成長等により形成された領域であってもよい。本例のエミッタ領域１２、ベース領域１４および蓄積領域１６のＺ軸方向におけるドーピング濃度分布は、最大値となる領域を有し、且つ、最大値となる領域に接してドーピング濃度が減少する領域を有する。エミッタ領域１２、ベース領域１４および蓄積領域１６は、半導体基板１０に不純物を注入することで形成されてよい。本例において、ベース領域１４および蓄積領域１６は接して設けられている。ベース領域１４および蓄積領域１６が接しているとは、ベース領域１４および蓄積領域１６の間に、ドリフト領域１８と同一のドーピング濃度の領域が設けられていないことを指す。
蓄積領域１６において、ドーピング濃度が最大値となる領域を最大部１０２とする。蓄積領域１６のドーピング濃度分布は、最大部１０２からベース領域１４に向かう少なくとも一部の領域において、ドーピング濃度が傾斜を有して減少する上側傾斜部１０４を有する。本例では、最大部１０２からベース領域１４までの全ての領域が上側傾斜部１０４である。つまり、蓄積領域１６のドーピング濃度分布は、最大部１０２からベース領域１４に向かう全ての領域において傾斜を有して減少している。最大部１０２のドーピング濃度は、ベース領域１４のピーク濃度より低くてもよいし高くてもよい。
また、蓄積領域１６のドーピング濃度分布は、最大部１０２からドリフト領域１８に向かう少なくとも一部の領域において傾斜を有して減少する下側傾斜部１０６を有する。本例では、最大部１０２からドリフト領域１８までの全ての領域が下側傾斜部１０６である。つまり、蓄積領域１６のドーピング濃度分布は、最大部１０２からドリフト領域１８に向かう全ての領域において傾斜を有して減少している。
ドーピング濃度が傾斜を有して減少するとは、深さ位置をＺとし、ドーピング濃度をＤとした場合に、ドーピング濃度Ｄを深さ位置Ｚで微分したｄＤ／ｄＺの絶対値が、０より大きい有限の値を有することを指す。不純物の注入条件、または、注入後の熱処理の条件等を調整することで、当該傾斜の大きさを制御してよい。
蓄積領域１６のドーピング濃度分布の半値全幅ＦＷＨＭは、所定の標準半値全幅の２．２倍以上である。蓄積領域１６のドーピング濃度分布の半値全幅ＦＷＨＭを大きくすることで、オン電圧とターンオフ損失のトレードオフを改善しながら、ターンオン損失を減らすことができる。
標準半値全幅は、半導体基板１０の材料および蓄積領域１６に含まれる不純物の種類に応じた飛程−半値全幅特性に対して、最大部１０２の深さ位置Ｚｐを不純物の注入時における飛程とすることで定まる半値全幅である。半導体基板１０に対して所定の飛程（つまり、半導体基板１０における深さ位置）で不純物を注入すると、深さ方向において一定のばらつきを有して不純物が分布する。不純物が注入される深さ位置のばらつき量（ストラグリング）は、不純物の飛程（つまり、不純物を注入するときの加速エネルギー）に応じて定まる。ただし当該ばらつき量は、半導体基板１０の材料と、注入する不純物の種類に依存する。
つまり標準半値全幅は、飛程を深さ位置Ｚｐに固定して不純物を注入し、且つ、熱処理を行っていない通常状態での半値全幅に対応する。標準半値全幅は、半導体基板の上面に垂直に不純物を注入したときの、半値全幅であってよい。これに対して半導体装置１００においては、標準半値全幅よりも蓄積領域１６のドーピング濃度分布の半値全幅ＦＷＨＭを十分大きくしている。これにより、後述するオン電圧とターンオフ損失のトレードオフの改善と、ターンオン損失の低減を実現する。なお、蓄積領域１６のドーピング濃度分布が、所定の深さ範囲において連続して最大値を示す場合、最大値を示す深さ範囲の中央を最大部１０２の深さ位置Ｚｐとしてよい。
図４は、半導体装置１００のターンオン時におけるコレクタ電流Ｉｃの波形例を示す図である。波形９３は、蓄積領域１６のドーピング濃度分布が標準半値全幅を有する比較例のコレクタ電流Ｉｃを示している。蓄積領域１６を設けることでゲート−コレクタ間における過渡容量が増加する。このため、ターンオン時のコレクタ電流Ｉｃのｄｉ／ｄｔが増加する。この場合、蓄積領域１６を設けることで、オン電圧とターンオフ損失のトレードオフを改善することができるが、ターンオン時のｄｉ／ｄｔが増大する。ターンオン時のｄｉ／ｄｔを所望の範囲に調整すべくゲート抵抗を大きくしてｄｉ／ｄｔの増加を抑制すると、ターンオン損失が増大してしまう。
波形９２は、蓄積領域１６のドーピング濃度分布の半値全幅が、標準半値全幅の２．２倍以上である場合のコレクタ電流Ｉｃを示している。幅の大きい蓄積領域１６を設けることで、ゲート−コレクタ間における過渡容量の増加を抑制できる。このため、ターンオン時のコレクタ電流Ｉｃのｄｉ／ｄｔの増加を抑制できる。従って、オン電圧とターンオフ損失のトレードオフを改善しつつ、ターンオン損失を低減できる。
図５は、蓄積領域１６のドーピング濃度分布が標準半値全幅を有する比較例における、メサ部６１近傍の電子電流および変位電流が流れる経路の一例を示す図である。図５においては、ターンオン時の電流経路を示している。ターンオン時には、ゲート導電部４４の電圧が、０［Ｖ］から徐々に立上る。これにより、ベース領域１４のゲートトレンチ部４０近傍には負電荷が誘起することでチャネルが形成される。
ターンオン時の初期における電流の主体は、正孔電流ではなく電子電流である。初期とは、ゲート電圧Ｖｇｅが、閾値電圧に達する直前から、ほぼ閾値電圧の値でＶｇｅが一定となるミラー期間に入る前までの期間である。Ｖｇｅが閾値電圧に近くなると、チャネルが開きかけ、電子のドリフト領域への注入が始まる。
図５の比較例において、チャネルから下方に向かう電子は、蓄積領域１６において一旦配列方向（Ｘ軸方向、または、ゲートトレンチ部４０の近傍からメサ部６１中央に向かう方向）に流れる可能性がある。ただし、蓄積領域１６よりも下方のドリフト領域１８においては、ゲートトレンチ部４０近傍は、電子の蓄積層が既に形成されているため（Ｎ型領域の電子の蓄積層が形成される閾値電圧は、Ｐ型領域の反転層の閾値電圧よりはるかに小さい）、ドリフト領域１８よりも低インピーダンスである。そのため、電子電流はゲートトレンチ部４０近傍を主として流れる。
電子が裏面のコレクタ領域２２に達すると、コレクタ領域２２からバッファ領域２０およびドリフト領域１８にかけて、正孔の注入が開始する。これにより、トレンチ部の下端近傍に正孔が蓄積される。一例として、ゲートトレンチ部４０の下端近傍から、蓄積領域１６よりも下方のダミートレンチ部３０の側部にかけて、正孔が１×１０１６［ｃｍ−３］のオーダーで存在する。
正孔は、ゲートトレンチ部４０の下端と、ダミートレンチ部３０の下端に集まる。特にダミー導電部３４はエミッタ電極５２と同電位であるため、ダミートレンチ部３０の側壁には正孔の反転層が形成されやすい。コレクタ領域２２から注入された正孔は、この正孔の反転層の近傍に集まる。正孔は、ダミートレンチ部３０からゲートトレンチ部４０の下端にかけて連続的に分布する。この正孔分布に起因して、ターンオン時に、ゲートトレンチ部４０の下端近傍へ、大きな変位電流が流れる。
正孔の蓄積に起因する変位電流は、ゲート絶縁膜４２を挟んで対向するゲート導電部４４の充電を生じさせる。このゲート導電部４４の充電が、ゲート電圧Ｖｇｅの瞬間的な増加を引き起こす。当該変位電流が大きいほど、ゲート導電部４４が充電されるため、ゲート導電部４４の電位がよりすばやく上昇する。その結果、ゲート導電部４４の電位がゲート閾値を瞬間的に超える。
これにより、電子と正孔の大量の注入が始まり、コレクタ・エミッタ間電流が増加する。コレクタ・エミッタ間電流の増加による電流変化率に応じて、コレクタ・エミッタ間電圧の電圧減少率（ｄＶ／ｄｔ）が増加する。変位電流が大きいほど、ｄＶ／ｄｔが大きくなる。特に、蓄積された正孔がエミッタ電極５２に流れない程、変位電流は大きく、ゲート導電部４４の電位の瞬間的な増加は大きくなる。それゆえ、図５の比較例においては、ｄＶ／ｄｔが比較的大きくなり、電磁ノイズもまた比較的に大きくなる。
図６は、蓄積領域１６のドーピング濃度分布の半値全幅が、標準半値全幅の２．２倍以上である半導体装置１００における、ターンオン時の電子電流および変位電流を示す図である。本例においても、チャネルを通過した電子は、蓄積領域１６において配列方向（Ｘ軸方向）に行きかける。ただし本例においては、深さ方向において広い範囲に蓄積領域１６が設けられている。
本例において、電子電流にとってのインピーダンスは、蓄積領域１６の中央近傍からゲートトレンチ部４０近傍に戻る経路よりも、蓄積領域１６の中央近傍を真下の方向に直接流れる経路の方が低い。このため、電子電流がメサ部６１中央近傍を流れやすくなる。
上述したように、本例の電子電流のうち少なくとも一部は、ゲートトレンチ部４０近傍に戻ることなく、ゲートトレンチ部４０とダミートレンチ部３０に挟まれたメサ部６１の中央付近を下方に進む。つまり、本例の電子電流の少なくとも一部は、ゲートトレンチ部４０近傍ではなくメサ部６１の中央付近を流れる。
電子電流がメサ部６１の中央付近を流れると、メサ部６１の底部近傍における正孔分布は、メサ部６１中央付近で分断される。このため電子電流の経路よりもダミートレンチ部３０側の正孔は、ゲートトレンチ部４０側には流れない。このメサ部６１中央部における正孔分布の分断が、ゲートトレンチ部４０の下端における正孔の蓄積を抑制する。その結果、図５の例と比べて、図６の例においては、変位電流を小さくできる。変位電流を小さくできるので、ゲート導電部４４の充電も小さくなり、ゲート電圧Ｖｇｅの瞬間的な増加も抑制される。これにより、コレクタ・エミッタ間電圧の電圧減少率（ｄＶ／ｄｔ）も抑制できる。
正孔がゲートトレンチ部４０の下端ならびにダミートレンチ部３０の下端および側部に主として分布し、メサ部６１の中央部にはほとんど分布しないことを、本件の発明者はシミュレーションにより確認した。一例としてゲートトレンチ部４０の下端近傍およびダミートレンチ部３０の下端近傍において正孔が１×１０１３［ｃｍ−３］のオーダーで存在し、図５の比較例における１×１０１６［ｃｍ−３］よりも十分に低い。
以下の理由に限定されるものではないが、図６の例における正孔分布は、ゲートトレンチ部４０およびダミートレンチ部３０間の正孔分布が電子電流により分断されたことに起因すると考えられる。また、当該正孔分布に起因して、ターンオン時には、ダミートレンチ部３０の下端近傍からゲートトレンチ部４０の下端近傍へ、図５の比較例よりも小さな変位電流が流れる。
それゆえ、本例においては、図５の比較例に比べて変位電流が小さいので、図５の比較例に比べてｄＶ／ｄｔが小さくなり、電磁ノイズもまた小さくすることができる。また、本例においては、ゲート導電部４４の電位がすばやく上昇することを抑えることを目的とした付加的なゲート抵抗Ｒｇをゲート導電部４４に接続しなくてもよい。または、小さいゲート抵抗Ｒｇをゲート導電部４４に接続すれば、ゲート導電部４４の電位の急峻な上昇を抑制できる。従って、図５の比較例に比べてターンオン時の電力損失を低減することができる。
なお、蓄積領域１６のドーピング濃度分布の半値全幅ＦＷＨＭは、標準半値全幅の３倍以上であってよく、４倍以上であってよく、５倍以上であってもよい。蓄積領域１６の幅を大きくすることで、上述した効果はより顕著になる。ただし、蓄積領域１６は、ゲートトレンチ部４０の下端よりも浅い領域に設けられることが好ましい。半導体基板１０の深さ方向において、半導体基板１０の上面２１から蓄積領域１６の最大部１０２までの距離（図３における深さ位置０からＺｐまでの距離）と、蓄積領域１６のドーピング濃度分布の半値半幅（図３における深さ位置ＺｈとＺｐとの距離）との和が、半導体基板１０の上面２１からゲートトレンチ部４０の下端までの距離（図３における深さ位置０からＺｔまでの距離）以下であってよい。また、蓄積領域１６のドーピング濃度分布の半値全幅ＦＷＨＭは、標準半値全幅の３０倍以下であってよく、２０倍以下であってよく、１０倍以下であってよく、８倍以下であってよく、６倍以下であってもよい。
図７は、蓄積領域１６の形成工程の一例を説明する図である。図７においては、蓄積領域１６の一部の領域におけるドーピング濃度分布を実線で示している。半値全幅の大きい蓄積領域１６は、異なる複数種類の飛程で、半導体基板１０に不純物を注入することで形成できる。図７の例では、３つの飛程Ｒｐ１、Ｒｐ２、Ｒｐ３で不純物を注入している。それぞれの飛程に対応する不純物の分布１０８を点線で示している。不純物を注入した後に、所定の温度や時間で適切にアニール等の熱処理を行うことで、実線で示すようなドーピング濃度分布を有する蓄積領域１６を形成できる。ただし、蓄積領域１６の形成方法は、図７に示す方法に限定されない。蓄積領域１６の形成工程では、半導体基板１０の上面２１に対して斜めに不純物を注入してよく、垂直に不純物を注入してもよい。
また、蓄積領域１６を形成する不純物（ドーパント）の化学濃度分布１９が最大値を示す位置１２６は、蓄積領域１６の内部に配置されてよい。図７の例では、不純物（ドーパント）であるリンの化学濃度分布１９における位置１２６は、蓄積領域１６のドーピング濃度分布の深さ方向における両端（ベース領域１４との境界と、ドリフト領域１８との境界）の内部に位置している。位置１２６は、蓄積領域１６において、ドーピング濃度がドーピング濃度分布における最大値の１／１０以上である範囲に配置されていてよい。
また、複数の飛程Ｒｐで不純物を注入して蓄積領域１６を形成することで、それぞれの飛程Ｒｐにおけるドーズ量を抑制しつつ、蓄積領域１６全体における不純物の積分濃度を維持できる。このため、ベース領域１４に近接する飛程でのドーズ量が抑制できる。従って、ベース領域１４にＮ型不純物が多く拡散することを抑制し、ベース領域１４が深さ方向に短くなることを抑制できる。
図８は、飛程−半値全幅特性の一例を示す図である。図８においては、半導体基板１０はシリコン基板であり、蓄積領域１６を形成するために注入される不純物はリンである。それぞれの飛程における標準半値全幅は、半導体基板に当該飛程で不純物を注入して、熱処理を行わない状態で不純物の分布を測定することで得られる。一例としてシリコン基板にリンを注入した場合の飛程−半値全幅特性は、下式で近似できる。
Figure 0006973510
 ただし、ｘは飛程Ｒｐ（μｍ）の常用対数（ｌｏｇ１０（Ｒｐ））であり、ｙは半値全幅ＦＷＨＭ（μｍ）の常用対数（ｌｏｇ１０（ＦＷＨＭ））である。他の基板材料および不純物についても、上述したように飛程−半値全幅特性を実測することができる。また，ある飛程における標準半値全幅は、当該飛程よりも大きい飛程で形成した蓄積領域１６において測定された標準半値全幅と、当該飛程よりも小さい飛程で形成した蓄積領域１６において測定された標準半値全幅との間を直線で近似することで算出してもよい。
図８において数１に対応する曲線１１０を示す。曲線１１２は、曲線１１０の半値全幅を２．２倍した曲線である。蓄積領域１６のドーピング濃度分布は、曲線１１２における飛程として最大部１０２の深さ位置Ｚｐを用いた場合に定まる半値全幅以上の半値全幅を有する。曲線１１４は、曲線１１０の半値全幅を１０倍した曲線である。曲線１１３は、曲線１１０の半値全幅を３０倍した曲線である。蓄積領域１６のドーピング濃度分布は、曲線１１４における飛程として最大部１０２の深さ位置Ｚｐを用いた場合に定まる半値全幅以下の半値全幅を有してよい。前述のように、蓄積領域１６のドーピング濃度分布の半値全幅ＦＷＨＭは、標準半値全幅の２．２倍以上であってよい。また、蓄積領域１６のドーピング濃度分布の半値全幅ＦＷＨＭは、標準半値全幅の３０倍以下であってよく、２０倍以下であってよく、１０倍以下であってよく、８倍以下であってよく、６倍以下であってもよい。
図９は、蓄積領域１６のドーピング濃度分布の一例を部分的に示す図である。蓄積領域１６のドーピング濃度分布において、最大部１０２のドーピング濃度Ｄｐに対して１／４のドーピング濃度（Ｄｐ／４）になる深さ位置と、１／４０のドーピング濃度（Ｄｐ／４０）になる深さ位置との距離ΔＺが、０．１μｍ以上、１．０μｍ以下であることが好ましい。上側傾斜部１０４が当該距離ΔＺの条件を満たしてよく、上側傾斜部１０４および下側傾斜部１０６の両方が当該距離ΔＺの条件を満たしてよい。
距離ΔＺが０．１μｍより小さいと、蓄積領域１６においてドーピング濃度分布の傾斜が急峻になりすぎてしまい、蓄積領域１６の当該傾斜部に電界が集中する場合がある。これに対して距離ΔＺを０．１μｍ以上とすることで、当該傾斜における電界集中を緩和できる。距離ΔＺは、０．２μｍ以上であってよく、０．３μｍ以上であってもよい。
距離ΔＺが１．０μｍより大きいと、ベース領域１４側にＮ型不純物が拡散して、ベース領域１４の深さ方向の長さ（すなわちチャネルの長さ）が小さくなってしまう。チャネルの長さが小さくなると、飽和電流のばらつきが大きくなってしまう。これに対して距離ΔＺを１．０μｍより小さくすることで、チャネルの長さを維持しやすくなる。距離ΔＺは、０．９μｍ以下であってよく、０．８μｍ以下であってもよい。
図１０は、蓄積領域１６のドーピング濃度分布の他の例を示す図である。本例のドーピング濃度分布は、実質的に平坦な最大部１０２を有する。つまりドーピング濃度分布は、所定の深さ範囲Wpに渡って、蓄積領域１６の最大のドーピング濃度Ｄｐと実質的に同一のドーピング濃度を有する。ドーピング濃度Ｄｐと実質的に同一のドーピング濃度とは、例えば、０．９×Ｄｐ以上のドーピング濃度である。ドーピング濃度Ｄｐと実質的に同一のドーピング濃度とは、０．９５×Ｄｐ以上のドーピング濃度であってもよい。範囲Ｗｐの長さは、０．３μｍ以上であってよく、０．５μｍ以上であってよく、１μｍ以上であってもよい。蓄積領域１６のドーピング濃度分布は、さらにベース領域１４に向かう少なくとも一部の領域において、ドーピング濃度が傾斜を有して減少する上側傾斜部１０４と、ドリフト領域１８に向かう少なくとも一部の領域において傾斜を有して減少する下側傾斜部１０６を有する。この場合、最大部１０２が設けられた所定の深さ範囲の中央を、最大部１０２の深さ位置Ｚｐとして用いてよい。最大部１０２を所定の深さ範囲に渡って設けることで、半値全幅ＦＷＨＭを容易に大きくできる。
図１１は、蓄積領域１６のドーピング濃度分布の他の例を示す図である。本例のドーピング濃度分布は、ドーピング濃度分布の微分値が最大値または最小値を示す領域以外の領域において、微分値が極値１２４を示すキンク部１２２を有する。ドーピング濃度分布の微分値とは、ドーピング濃度分布を深さ位置Ｚで微分した値を指す。本例では、上側傾斜部１０４内の所定の深さ位置Ｚｍａｘにおいて微分値が最大値となり、下側傾斜部１０６内の所定の深さ位置Ｚｍｉｎにおいて微分値が最小値となる。深さ位置ＺｍａｘおよびＺｍｉｎの間の所定の位置Ｚｋにおいて微分値が極値を有する。
キンク部１２２を設けることで、ドーピング濃度分布の傾斜部の傾きが部分的に緩和されるので、半値全幅ＦＷＨＭを容易に大きくできる。キンク部１２２は、上側傾斜部１０４および下側傾斜部１０６の一方に設けられてよく、両方に設けられてもよい。一例としてキンク部１２２は、図７に示した各飛程Ｒｐの間の距離を所定以上にすることで形成できる。
蓄積領域１６の深さ方向における中央位置Ｚｃよりも上側の領域に、最大部１０２およびキンク部１２２の一方が配置され、蓄積領域１６の深さ方向における中央よりも下側の領域に、最大部１０２およびキンク部１２２の他方が配置されていてよい。本例では、蓄積領域１６とベース領域１４との境界位置Ｚｂ１と、蓄積領域１６とドリフト領域１８との境界位置Ｚｂ２との中央を、蓄積領域１６の中央位置Ｚｃとする。本例では、中央位置Ｚｃから境界位置Ｚｂ１までの上側領域に最大部１０２が配置され、中央位置Ｚｃから境界位置Ｚｂ２までの下側領域にキンク部１２２が配置されている。このような構造によっても、半値全幅ＦＷＨＭを容易に大きくできる。
また、キンク部１２２におけるドーピング濃度Ｄｋは、最大部１０２におけるドーピング濃度Ｄｐの１／１０以上であってよい。キンク部１２２のドーピング濃度Ｄｋを、最大部１０２のドーピング濃度Ｄｐに比較的に近い濃度とすることで、ドーピング濃度が高い領域を広げることができる。ドーピング濃度Ｄｋは、ドーピング濃度Ｄｐの１／５以上であってよく、１／２以上であってもよい。
図１２は、蓄積領域１６に対する不純物の注入条件を変化させた場合の、蓄積領域１６の化学濃度分布の一例を示す図である。本例の半導体基板１０はシリコン基板であり、不純物はリンである。蓄積領域１６−１の化学濃度分布は、不純物の加速エネルギーを、２．６ＭｅＶと、３．０ＭｅＶとして２回注入した例である。蓄積領域１６−２の化学濃度分布は、不純物の加速エネルギーを、２．６ＭｅＶと、３．０ＭｅＶと、３．４ＭｅＶとして３回注入した例である。蓄積領域１６−３の化学濃度分布は、不純物の加速エネルギーを、２．６ＭｅＶと、３．４ＭｅＶと、３．９ＭｅＶとして３回イオン注入した例である。なお１回の注入において、６×１０１２／ｃｍ２のドープ量の不純物を注入した。それぞれの例において、全ての不純物を注入した後に１０００℃３０分の熱処理を行っている。なお、それぞれの蓄積領域１６−１、１６−２、１６−３の化学濃度分布におけるキンク部１２２−１、１２２−２、１２２−３を矢印で示す。
図１２に示すように、不純物の注入条件を変化させることで、蓄積領域１６の化学濃度分布の半値全幅を調整できる。蓄積領域１６−１の例において、最大部１０２の深さ位置は２．１μｍであり、半値全幅は標準半値全幅の３．２倍であった。蓄積領域１６−２の例において、最大部１０２の深さ位置は２．３μｍであり、半値全幅は標準半値全幅の３．９倍であった。蓄積領域１６−３の例において、最大部１０２の深さ位置は２．５μｍであり、半値全幅は、標準半値全幅の４．８倍であった。
なお、複数回のイオン注入において、加速エネルギーの高い注入を、加速エネルギーの低い注入よりも先に行ってよい。あるいは、加速エネルギーの低い注入を先に行ってもよい。また、異なる加速エネルギーのイオン注入の順番を調整することで、キンク部の位置や濃度を調整してもよい。
図１２の分布１６０は、他の例に係る蓄積領域１６のドーパントの化学濃度分布である。分布１６０は、ピーク濃度の１／１００における全幅が半導体装置１００の場合と比べて１．３倍かそれ以上に広がっている。一例として、分布１６０は、１回のイオン注入で、１１００℃３０分の熱処理を行って蓄積領域１６を形成した例であるが、製造方法はこれに限定されない。なお分布１６０における半値全幅を、蓄積領域１６−１と同等の幅にしている。
化学濃度分布のピーク濃度の１／１００における全幅を１パーセント全幅（ＦＷ１％Ｍ）とすると、分布１６０の１パーセント全幅に対する半値全幅の比（ＦＷＨＭ／ＦＷ１％Ｍ）は、０．２６である。また、最大部１０２の深さ位置Ｚｐ（不図示）に対して、１パーセント全幅ＦＷ１％Ｍの半導体基板１０の上面２１側の幅が、下面２３側の幅より広い。このため、ベース領域１４の幅が狭くなり、耐圧低下や閾値に影響が出やすい。
一方、本例の蓄積領域１６−１、１６−２および１６−３の場合、半値全幅ＦＷＨＭに対する１パーセント全幅は相対的に広がっていない。例えば蓄積領域１６−２では、１パーセント全幅に対する半値全幅の比は、０．３５である。また、蓄積領域１６−１〜１６−３のそれぞれの化学濃度分布で、最大部１０２の深さ位置Ｚｐに対して、１パーセント全幅の半導体基板１０の上面２１側の幅と下面２３側の幅は略等しいか、または下面２３側の幅の方が広くなっている。これにより、ベース領域１４の幅への影響は小さく、耐圧低下や閾値変動への影響も出難い。
本例の蓄積領域１６のＦＷＨＭ／ＦＷ１％Ｍは、０．２６より大きくてよく、０．２７以上かそれより大きくてよく、０．３以上かそれより大きくてよく、０．４以上かそれより大きくてよい。また、ＦＷＨＭ／ＦＷ１％Ｍは、１よりは小さい。さらにＦＷＨＭ／ＦＷ１％Ｍは０．９以下かそれより小さくてよく、０．８以下かそれより小さくてよい。
図１３は、逆回復時におけるｄＶ／ｄｔと、オン損失Ｅｏｎとの関係を示す図である。図１３では、蓄積領域１６−１または１６−３を有する例と、ドーピング濃度分布の半値全幅が標準半値全幅の２．１倍である比較例２００とを示している。蓄積領域１６のドーピング濃度分布の半値全幅を大きくすることで、ｄＶ／ｄｔと、オン損失Ｅｏｎとのトレードオフが改善している。
最大部１０２、上側傾斜部１０４および下側傾斜部１０６を備えた蓄積領域１６のドーピング濃度分布の半値全幅ＦＷＨＭを、標準半値全幅の２．２倍以上とする意義は、下記の通りである。標準半値全幅の曲線１１０（図８参照）に対応する半導体装置に対して熱アニールを行うと、ドーピング濃度分布におけるピーク濃度が減少して半値全幅が広がる。例えば一回のイオン注入だけで決まる標準半値全幅に対して、様々な熱アニールによる検証の結果、逆回復時におけるｄＶ／ｄｔと、オン損失Ｅｏｎとの関係で最も良好な条件は、ドーピング濃度分布の半値全幅が標準半値全幅の２．１倍である蓄積領域を備える、比較例２００であった。つまり、一回のイオン注入と熱アニールで得られる蓄積領域１６では、比較例２００より良好な電気的特性を得ることが難しくなる。
例えば一回のイオン注入工程でドーパントのドーズ量を高くしたり、熱アニールの工程で温度や時間を大きくして蓄積領域の半値全幅を広げるには、サーマルバジェットが大きくなるために初期の工程段階で処理する必要がある。そのため、各層構成やセルピッチ等の微細化が難しくなる。また、一回のイオン注入で半値全幅を広げるには、加速エネルギーを高くする必要もあるが、トレンチ部やベース領域に与えるダメージ（ディスオーダ）が大きくなり、閾値制御も比較的に難しくなる。
これに対して、最大部１０２、上側傾斜部１０４および下側傾斜部１０６を備え、標準半値全幅の２．２倍以上の半値全幅を有する蓄積領域１６を備えた半導体装置１００は、逆回復時におけるｄＶ／ｄｔと、オン損失Ｅｏｎとの関係の劇的な改善が得られる。すなわち、標準半値全幅の２．２倍以上の半値全幅を有する蓄積領域１６を備えた半導体装置１００は、比較例２００等の他の半導体装置に比べて顕著な効果を奏する半導体装置である。すなわち、標準半値全幅の２．２倍以上の半値全幅を有する蓄積領域１６を備えた半導体装置１００にとって、２．２倍という境界値は重要かつ臨界的な意義を備えた境界を意味する値である。なお、蓄積領域１６は、複数回のイオン注入で形成されることが好ましいが、１回のイオン注入で形成されていてもよい。
図１４は、半導体装置１００の他の例を示す図である。本例における半導体装置１００は、中間メサ部６０において蓄積領域１７を有する。他の構造は、図１から図１３において説明したいずれかの態様の半導体装置１００と同一である。
蓄積領域１７は、ベース領域１４とドリフト領域１８との間に設けられる。蓄積領域１７は、蓄積領域１６と同一のドーピング濃度分布を有してよく、蓄積領域１６のドーピング濃度分布の半値全幅よりも小さい半値全幅を有していてもよい。一例として蓄積領域１７のドーピング濃度分布の半値全幅は、標準半値全幅の２．２倍より小さい。このような構造により、Ｘ軸方向における蓄積領域の深さ方向の長さを徐々に変化させることができる。このため、電界集中を緩和できる。また、中間メサ部６０の蓄積領域１７を浅く設けることで、中間メサ部６０における正孔の引き抜きが阻害されることを防げる。
図１５は、蓄積領域１６のドーピング濃度分布の他の例を示す図である。図１から図１４において説明した蓄積領域１６は、ドーピング濃度分布に谷部１２８を有していないが、図１５に示す蓄積領域１６は、ドーピング濃度分布に谷部１２８を有している。谷部１２８は、図１から図１５において説明したいずれの態様のドーピング濃度分布に設けられていてもよい。図１５に示す例では、図１１に示したドーピング濃度分布において、キンク部１２２に代えて谷部１２８が設けられている。
谷部１２８は、ベース領域１４からドリフト領域１８に向かう方向に蓄積領域１６のドーピング濃度分布を観察したときに、ドーピング濃度分布の傾き（微分値）の符号が負から正に変化する領域を指す。本例では、深さ位置ＺｍａｘおよびＺｍｉｎの間の所定の位置において、微分値が負の極値１２４−１と、微分値の正の極値１２４−２とを有する。谷部１２８は、極値１２４−１と、極値１２４−２との間において、微分値が０と交差する領域を指してよい。
谷部１２８を設けることで、ドーピング濃度分布の傾斜部の傾きが部分的に緩和されるので、半値全幅ＦＷＨＭを容易に大きくできる。谷部１２８は、上側傾斜部１０４および下側傾斜部１０６の一方に設けられてよく、両方に設けられてもよい。また、谷部１２８とキンク部１２２の両方が設けられていてもよい。一例として谷部１２８は、図７に示した各飛程Ｒｐの間の距離を所定以上にすることで形成できる。
蓄積領域１６の深さ方向における中央位置Ｚｃよりも上側の領域に、最大部１０２および谷部１２８の一方が配置され、蓄積領域１６の深さ方向における中央よりも下側の領域に、最大部１０２および谷部１２８の他方が配置されていてよい。本例では、境界位置Ｚｂ１と、境界位置Ｚｂ２との中央を、蓄積領域１６の中央位置Ｚｃとする。境界位置Ｚｂ１は、蓄積領域１６とベース領域１４との境界位置である。境界位置Ｚｂ２は、蓄積領域１６とドリフト領域１８との境界位置である。本例では、中央位置Ｚｃから境界位置Ｚｂ１までの上側領域に最大部１０２が配置され、中央位置Ｚｃから境界位置Ｚｂ２までの下側領域に谷部１２８が配置されている。このような構造によっても、半値全幅ＦＷＨＭを容易に大きくできる。
また、谷部１２８におけるドーピング濃度Ｄｖは、最大部１０２におけるドーピング濃度Ｄｐの１／１０以上であってよい。谷部１２８のドーピング濃度Ｄｖを、最大部１０２のドーピング濃度Ｄｐに比較的に近い濃度とすることで、ドーピング濃度が高い領域を広げることができる。ドーピング濃度Ｄｖは、ドーピング濃度Ｄｐの１／５以上であってよく、１／２以上であってもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１３・・・ピーク、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・蓄積領域、１８・・・ドリフト領域、１９・・・化学濃度分布、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲート配線、４９・・・コンタクトホール、５０・・・ゲート電極、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・中間メサ部、６１・・・メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９０・・・中間領域、９２、９３・・・波形、１００・・・半導体装置、１０２・・・最大部、１０４・・・上側傾斜部、１０６・・・下側傾斜部、１０８・・・分布、１１０、１１２、１１３、１１４・・・曲線、１２２・・・キンク部、１２４・・・極値、１２６・・・位置、１２８・・・谷部、１６０・・・分布、２００・・・比較例

Claims (25)

  1. 第１導電型のドリフト領域を有する半導体基板と、
    前記半導体基板の内部において前記ドリフト領域の上方に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    前記半導体基板の内部において前記エミッタ領域と前記ドリフト領域の間に設けられた第２導電型のベース領域と、
    前記半導体基板の内部において前記ベース領域と前記ドリフト領域の間に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域と、
    前記半導体基板の上面から前記エミッタ領域、前記ベース領域および前記蓄積領域を貫通して設けられ、内部に導電部が設けられた複数のトレンチ部と
    を備え、
    前記半導体基板の深さ方向における前記蓄積領域のドーピング濃度分布は、
    前記ドーピング濃度が最大値となる最大部と、
    前記最大部から前記ベース領域に向かう少なくとも一部の領域において傾斜を有して減少する上側傾斜部と、
    前記最大部から前記ドリフト領域に向かう少なくとも一部の領域において傾斜を有して減少する下側傾斜部と
    を有し、
    前記半導体基板の材料および前記蓄積領域に含まれる不純物の種類に応じた飛程−半値全幅特性に対して、前記最大部の深さ位置を不純物の注入時における飛程とすることで定まる半値全幅を標準半値全幅とした場合に、前記蓄積領域のドーピング濃度分布の半値全幅が、前記標準半値全幅の２．２倍以上であり、
    前記蓄積領域におけるドーパントの化学濃度分布の１パーセント全幅に対する半値全幅の比が、０．２６より大きい
    半導体装置。
  2. 前記蓄積領域のドーピング濃度分布の前記上側傾斜部において、前記最大部のドーピング濃度に対して１／４のドーピング濃度になる深さ位置と、１／４０のドーピング濃度になる深さ位置との距離が、０．１μｍ以上、１．０μｍ以下である
    請求項１に記載の半導体装置。
  3. 第１導電型のドリフト領域を有する半導体基板と、
    前記半導体基板の内部において前記ドリフト領域の上方に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    前記半導体基板の内部において前記エミッタ領域と前記ドリフト領域の間に設けられた第２導電型のベース領域と、
    前記半導体基板の内部において前記ベース領域と前記ドリフト領域の間に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域と、
    前記半導体基板の上面から前記エミッタ領域、前記ベース領域および前記蓄積領域を貫通して設けられ、内部に導電部が設けられた複数のトレンチ部と
    を備え、
    前記半導体基板の深さ方向における前記蓄積領域のドーピング濃度分布は、
    前記ドーピング濃度が最大値となる最大部と、
    前記最大部から前記ベース領域に向かう少なくとも一部の領域において傾斜を有して減少する上側傾斜部と、
    前記最大部から前記ドリフト領域に向かう少なくとも一部の領域において傾斜を有して減少する下側傾斜部と
    を有し、
    前記半導体基板の材料および前記蓄積領域に含まれる不純物の種類に応じた飛程−半値全幅特性に対して、前記最大部の深さ位置を不純物の注入時における飛程とすることで定まる半値全幅を標準半値全幅とした場合に、前記蓄積領域のドーピング濃度分布の半値全幅が、前記標準半値全幅の２．２倍以上であり、
    前記蓄積領域のドーピング濃度分布の前記上側傾斜部において、前記最大部のドーピング濃度に対して１／４のドーピング濃度になる深さ位置と、１／４０のドーピング濃度になる深さ位置との距離が、０．１μｍ以上、１．０μｍ以下である
    半導体装置。
  4. 前記半導体基板の深さ方向において、前記半導体基板の上面から前記蓄積領域の前記最大部までの距離と、前記蓄積領域のドーピング濃度分布の半値半幅との和が、前記半導体基板の上面からトレンチ部の下端までの距離以下である
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記蓄積領域のドーピング濃度分布の半値全幅が、前記標準半値全幅の３０倍以下である
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記半導体基板がシリコン基板であり、前記蓄積領域に含まれる不純物がリンの場合、前記飛程−半値全幅特性は下式で与えられる
    Figure 0006973510
     ただし、ｘは飛程（μｍ）の常用対数であり、ｙは半値全幅（μｍ）の常用対数である
    請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記蓄積領域の前記ドーピング濃度分布は、前記最大部から前記ベース領域に向かう全ての領域において傾斜を有して減少する
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記蓄積領域の前記ドーピング濃度分布は、前記最大部から前記ドリフト領域に向かう全ての領域において傾斜を有して減少する
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記蓄積領域の前記ドーピング濃度分布は、前記ドーピング濃度分布の微分値が最大値または最小値を示す領域以外の領域において、前記微分値が極値を示すキンク部を有する
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記蓄積領域の深さ方向における中央位置と前記ベース領域の間の領域に、前記最大部および前記キンク部の一方が配置され、前記中央位置と前記ドリフト領域の間の領域に、前記最大部および前記キンク部の他方が配置されている
    請求項９に記載の半導体装置。
  11. 前記キンク部におけるドーピング濃度は、前記最大部におけるドーピング濃度の１／１０以上である
    請求項９または１０に記載の半導体装置。
  12. 前記蓄積領域および前記ベース領域が接している
    請求項１から１１のいずれか一項に記載の半導体装置。
  13. 前記蓄積領域のドーピング濃度分布における前記最大部は、前記ドーピング濃度が最大値の０．９倍以上となる範囲が、前記半導体基板の深さ方向において０．３μｍ以上にわたって連続する
    請求項１から１２のいずれか一項に記載の半導体装置。
  14. 前記蓄積領域の前記ドーピング濃度分布は、前記ドーピング濃度分布の微分値が最大値または最小値を示す領域以外の領域において、前記微分値の符号が変化する谷部を有する
    請求項１から８のいずれか一項に記載の半導体装置。
  15. 前記蓄積領域のドーピング濃度分布の半値全幅が、前記標準半値全幅の３倍以上である
    請求項１から１４のいずれか一項に記載の半導体装置。
  16. 第１導電型のドリフト領域を有する半導体基板と、
    前記半導体基板の内部において前記ドリフト領域の上方に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    前記半導体基板の内部において前記エミッタ領域と前記ドリフト領域の間に設けられた第２導電型のベース領域と、
    前記半導体基板の内部において前記ベース領域と前記ドリフト領域の間に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域と、
    前記半導体基板の上面から前記エミッタ領域、前記ベース領域および前記蓄積領域を貫通して設けられ、内部に導電部が設けられた複数のトレンチ部と
    を備え、
    前記半導体基板の深さ方向における前記蓄積領域のドーピング濃度分布は、
    前記ドーピング濃度が最大値となる最大部と、
    前記最大部から前記ベース領域に向かう少なくとも一部の領域において傾斜を有して減少する上側傾斜部と、
    前記最大部から前記ドリフト領域に向かう少なくとも一部の領域において傾斜を有して減少する下側傾斜部と、
    前記ドーピング濃度分布の微分値が最大値または最小値を示す領域以外の領域において、前記微分値が極値を示すキンク部を有する半導体装置。
  17. 前記蓄積領域の深さ方向における中央位置と前記ベース領域の間の領域に、前記最大部および前記キンク部の一方が配置され、前記中央位置と前記ドリフト領域の間の領域に、前記最大部および前記キンク部の他方が配置されている
    請求項１６に記載の半導体装置。
  18. 前記キンク部におけるドーピング濃度は、前記最大部におけるドーピング濃度の１／１０以上である
    請求項１６または１７に記載の半導体装置。
  19. 第１導電型のドリフト領域を有する半導体基板と、
    前記半導体基板の内部において前記ドリフト領域の上方に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    前記半導体基板の内部において前記エミッタ領域と前記ドリフト領域の間に設けられた第２導電型のベース領域と、
    前記半導体基板の内部において前記ベース領域と前記ドリフト領域の間に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域と、
    前記半導体基板の上面から前記エミッタ領域、前記ベース領域および前記蓄積領域を貫通して設けられ、内部に導電部が設けられた複数のトレンチ部と
    を備え、
    前記半導体基板の深さ方向における前記蓄積領域のドーピング濃度分布は、
    前記ドーピング濃度が最大値となる最大部と、
    前記最大部以外でドーピング濃度がピークを備えるピーク部と、
    前記最大部から前記ベース領域に向かう少なくとも一部の領域において傾斜を有して減少する上側傾斜部と、
    前記最大部から前記ドリフト領域に向かう少なくとも一部の領域において傾斜を有して減少する下側傾斜部と、
    前記ドーピング濃度分布の微分値が最大値または最小値を示す領域以外の領域において、前記微分値の符号が変化する谷部を有し、
    前記谷部は前記上側傾斜部に設けられる
    半導体装置。
  20. 第１導電型のドリフト領域を有する半導体基板と、
    前記半導体基板の内部において前記ドリフト領域の上方に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    前記半導体基板の内部において前記エミッタ領域と前記ドリフト領域の間に設けられた第２導電型のベース領域と、
    前記半導体基板の内部において前記ベース領域と前記ドリフト領域の間に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域と、
    前記半導体基板の上面から前記エミッタ領域、前記ベース領域および前記蓄積領域を貫通して設けられ、内部に導電部が設けられた複数のトレンチ部と
    を備え、
    前記半導体基板の深さ方向における前記蓄積領域のドーピング濃度分布は、
    前記ドーピング濃度が最大値となる最大部と、
    前記最大部以外でドーピング濃度がピークを備えるピーク部と、
    前記最大部から前記ベース領域に向かう少なくとも一部の領域において傾斜を有して減少する上側傾斜部と、
    前記最大部から前記ドリフト領域に向かう少なくとも一部の領域において傾斜を有して減少する下側傾斜部と、
    前記ドーピング濃度分布の微分値が最大値または最小値を示す領域以外の領域において、前記微分値の符号が変化する谷部を有し、
    前記谷部は前記下側傾斜部に設けられる
    半導体装置。
  21. 第１導電型のドリフト領域を有する半導体基板と、
    前記半導体基板の内部において前記ドリフト領域の上方に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    前記半導体基板の内部において前記エミッタ領域と前記ドリフト領域の間に設けられた第２導電型のベース領域と、
    前記半導体基板の内部において前記ベース領域と前記ドリフト領域の間に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域と、
    前記半導体基板の上面から前記エミッタ領域、前記ベース領域および前記蓄積領域を貫通して設けられ、内部に導電部が設けられた複数のトレンチ部と
    を備え、
    前記半導体基板の深さ方向における前記蓄積領域のドーピング濃度分布は、
    前記ドーピング濃度が最大値となる最大部と、
    前記最大部以外でドーピング濃度がピークを備えるピーク部と、
    前記最大部から前記ベース領域に向かう少なくとも一部の領域において傾斜を有して減少する上側傾斜部と、
    前記最大部から前記ドリフト領域に向かう少なくとも一部の領域において傾斜を有して減少する下側傾斜部と、
    前記ドーピング濃度分布の微分値が最大値または最小値を示す領域以外の領域において、前記微分値の符号が変化する谷部を有し、
    前記蓄積領域の深さ方向における中央位置と前記ベース領域の間の領域に、前記最大部および前記谷部の一方が配置され、前記中央位置と前記ドリフト領域の間の領域に前記最大部および前記谷部の他方が配置される
    半導体装置。
  22. 前記半導体基板の材料および前記蓄積領域に含まれる不純物の種類に応じた飛程−半値全幅特性に対して、前記最大部の深さ位置を不純物の注入時における飛程とすることで定まる半値全幅を標準半値全幅とした場合に、前記蓄積領域のドーピング濃度分布の半値全幅が、前記標準半値全幅の４倍以上である
    請求項１９から２１のいずれか一項に記載の半導体装置。
  23. 前記谷部におけるドーピング濃度は、前記最大部におけるドーピング濃度の１／１０以上である
    請求項１９から２２のいずれか一項に記載の半導体装置。
  24. 前記蓄積領域におけるドーパントの化学濃度分布の１パーセント全幅に対する半値全幅の比が、０．２６より大きい
    請求項１９から２３のいずれか一項に記載の半導体装置。
  25. 前記蓄積領域のドーピング濃度分布の前記上側傾斜部において、前記最大部のドーピング濃度に対して１／４のドーピング濃度になる深さ位置と、１／４０のドーピング濃度になる深さ位置との距離が、０．１μｍ以上、１．０μｍ以下である
    請求項１９から２４のいずれか一項に記載の半導体装置。
JP2019566431A 2018-01-17 2019-01-09 半導体装置 Active JP6973510B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018006004 2018-01-17
JP2018006004 2018-01-17
PCT/JP2019/000344 WO2019142706A1 (ja) 2018-01-17 2019-01-09 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2019142706A1 JPWO2019142706A1 (ja) 2020-06-18
JP6973510B2 true JP6973510B2 (ja) 2021-12-01

Family

ID=67302345

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019566431A Active JP6973510B2 (ja) 2018-01-17 2019-01-09 半導体装置

Country Status (4)

Country Link
US (2) US11349019B2 (ja)
JP (1) JP6973510B2 (ja)
CN (1) CN110914999B (ja)
WO (1) WO2019142706A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7264263B2 (ja) * 2019-09-13 2023-04-25 富士電機株式会社 半導体装置
JP7364027B2 (ja) 2020-02-12 2023-10-18 富士電機株式会社 半導体装置およびその製造方法
CN116888741A (zh) 2021-09-16 2023-10-13 富士电机株式会社 绝缘栅双极型晶体管

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3850054B2 (ja) * 1995-07-19 2006-11-29 三菱電機株式会社 半導体装置
JP4575713B2 (ja) 2004-05-31 2010-11-04 三菱電機株式会社 絶縁ゲート型半導体装置
JP5034315B2 (ja) 2006-05-19 2012-09-26 三菱電機株式会社 半導体装置及びその製造方法
JP5089191B2 (ja) * 2007-02-16 2012-12-05 三菱電機株式会社 半導体装置およびその製造方法
RU2571175C2 (ru) * 2011-09-28 2015-12-20 Тойота Дзидося Кабусики Кайся Биполярный транзистор с изолированным затвором (igbt) и способ его изготовления
JP2014061075A (ja) 2012-09-20 2014-04-10 Maruhon Industry Co Ltd パチンコ遊技機
DE112012007020T5 (de) 2012-10-15 2015-07-09 Toyota Jidosha Kabushiki Kaisha Halbleitereinrichtung und Herstellungseinrichtung dafür
CN105593997A (zh) * 2013-10-04 2016-05-18 三菱电机株式会社 碳化硅半导体装置及其制造方法
JP6421570B2 (ja) 2013-12-20 2018-11-14 株式会社デンソー 半導体装置
JP6164099B2 (ja) 2014-01-22 2017-07-19 株式会社デンソー 半導体装置の製造方法

Also Published As

Publication number Publication date
US20220278229A1 (en) 2022-09-01
US20200152778A1 (en) 2020-05-14
CN110914999A (zh) 2020-03-24
CN110914999B (zh) 2023-11-17
JPWO2019142706A1 (ja) 2020-06-18
WO2019142706A1 (ja) 2019-07-25
US11349019B2 (en) 2022-05-31

Similar Documents

Publication Publication Date Title
US11923444B2 (en) Semiconductor device and manufacturing method of semiconductor device
US10319808B2 (en) Semiconductor device
US10861931B2 (en) Power semiconductor devices having gate trenches and buried edge terminations and related methods
US20220278229A1 (en) Semiconductor device
JP6648838B2 (ja) 半導体装置
JP7521642B2 (ja) 半導体装置
US10381436B2 (en) Semiconductor device and method of manufacturing semiconductor device
US20240014269A1 (en) Semiconductor device
US11894426B2 (en) Semiconductor device and manufacturing method for semiconductor device
US10600867B2 (en) Semiconductor device having an emitter region and a contact region inside a mesa portion
CN113875016A (zh) 半导体装置
CN115989563A (zh) 半导体装置
WO2021049351A1 (ja) 半導体装置
WO2023095363A1 (ja) 半導体装置とその製造方法
US20240006520A1 (en) Semiconductor device
US20230260991A1 (en) Semiconductor device
CN117995902A (zh) 半导体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200108

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A527

Effective date: 20200108

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210604

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211005

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211018

R150 Certificate of patent or registration of utility model

Ref document number: 6973510

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150