CN105593997A - 碳化硅半导体装置及其制造方法 - Google Patents

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Abstract

提供一种能够缓和在沟槽下部形成的保护扩散层中的电场的碳化硅半导体装置。碳化硅半导体装置(100)具备：第一导电类型的漂移层(2a)；在半导体层(2)内的上部形成的第一导电类型的源极区域(4)；贯通源极区域(4)以及基极区域(3)而形成的活性沟槽(5a)；在活性沟槽(5a)的周围形成的终端沟槽(5b)；在活性沟槽(5a)的底面以及侧面形成的栅极绝缘膜(6)；隔着栅极绝缘膜(6)埋在活性沟槽(5a)内而形成的栅电极(7)；形成于活性沟槽(5a)的下部的、第二导电类型的杂质浓度为第一杂质浓度的第二导电类型的保护扩散层(13)；以及形成于终端沟槽(5b)的下部的、第二导电类型的杂质浓度为比第一杂质浓度低的第二杂质浓度的第二导电类型的终端扩散层(16)。

Description

碳化硅半导体装置及其制造方法
技术领域
本发明涉及碳化硅半导体装置及其制造方法，特别涉及沟槽栅型的碳化硅半导体装置及其装置。
背景技术
作为功率用开关元件，广泛使用MOSFET(MetalOxideSemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管)、IGBT(InsulatedGateBipolarTransistor，绝缘栅双极型晶体管)这样的绝缘栅型的半导体装置。在绝缘栅型的半导体装置中，通过对栅电极施加阈值电压以上的电压而形成沟道，能够设为导通状态。在这样的绝缘栅型的半导体装置中，为了提高沟道宽密度，在半导体层中形成沟槽并将沟槽侧面的阱区域用作沟道的沟槽栅型的半导体装置得到实用化。由此，能够缩小单元间距而能够提高器件性能。
另一方面，作为能够实现高耐压以及低损耗的下一代的半导体装置，使用碳化硅(SiC)的半导体装置(以下称为“碳化硅半导体装置”)受到瞩目，关于沟槽栅型的碳化硅半导体装置，也得到了开发。另外，在以往的沟槽栅型的碳化硅半导体装置中，以降低导通电阻为目的，提出了在p型的阱区域与n型的漂移层之间设置杂质浓度比漂移层高的n型的电流扩散层(参照专利文献1、2)。通过这样设置电流扩散层，在电子通过形成于沟槽侧面的阱区域的沟道之后，经由电流扩散层而电流以向横向较宽地扩散的方式流过，能够降低导通电阻。
专利文献1：日本特表2001-511315号公报
专利文献2：日本特开2012-238887号公报
发明内容
但是，在碳化硅半导体装置中，通过碳化硅的高的绝缘破坏强度，抑制漂移层中的绝缘破坏，所以能够提高耐压。另一方面，在沟槽栅型的半导体装置中，在对漏电极与源电极之间施加高电压的截止时，在沟槽底部、特别是沟槽底部的角部的栅极绝缘膜处，发生电场集中。另外，在沟槽栅型的碳化硅半导体装置中，漂移层中的绝缘破坏被抑制，所以存在从沟槽底部的栅极绝缘膜产生绝缘膜破坏而耐压被限制的担忧。
因此，在沟槽栅型的碳化硅半导体装置中，考虑通过较浅地形成沟槽来确保与漏电极的距离，缓和对沟槽底部的栅极绝缘膜施加的电场。但是，在以降低导通电阻为目的而设置电流扩散层的情况下，如果在电流扩散层内形成沟槽底部，则沟槽底部的电场增大，所以沟槽需要贯通电流扩散层而到达漂移层。因此，如果设置电流扩散层，则形成与电流扩散层的厚度量相应的深的沟槽，存在沟槽底部的电场增大而耐压降低这样的问题。
本发明是为了解决上述那样的问题而完成的，其目的在于提供一种能够降低导通电阻并且提高耐压的碳化硅半导体装置。
本发明的碳化硅半导体装置具备：第一导电类型的漂移层，由碳化硅半导体构成；第一导电类型的耗尽化抑制层，形成于漂移层的上部，第一导电类型的杂质浓度比漂移层高；第二导电类型的阱区域，形成于耗尽化抑制层的上部；沟槽，贯通阱区域和耗尽化抑制层而到达漂移层；以及栅极绝缘膜，沿着沟槽的底面以及侧面而形成，耗尽化抑制层的厚度是0.06μm以上并且是0.31μm以下。
根据本发明的碳化硅半导体装置，在漂移层上部形成杂质浓度比漂移层高的耗尽化抑制层，通过将耗尽化抑制层的厚度设为0.06μm以上从而抑制从阱区域起的耗尽层，由此降低导通电阻，并且通过将耗尽化抑制层的厚度设为0.31μm以下从而能够使沟槽的深度变浅来缓和沟槽底部的电场并提高耐压。
附图说明
图1是示出实施方式1的碳化硅半导体装置的单元的剖面图。
图2是示出实施方式1的碳化硅半导体装置的制造方法的剖面图。
图3是示出实施方式1的碳化硅半导体装置的制造方法的剖面图。
图4是示出实施方式1的碳化硅半导体装置的制造方法的剖面图。
图5是示出实施方式1的碳化硅半导体装置的制造方法的剖面图。
图6是示出pn结部处的n型区域内的耗尽层宽度和n型杂质浓度的关系的示图。
图7是示出pn结部处的n型区域内的耗尽层宽度和温度的关系的示图。
图8是示出实施方式1的碳化硅半导体装置的沟槽的剖面图。
图9是示出本发明的变形例的碳化硅半导体装置的单元的剖面图。
图10是示出本发明的变形例的碳化硅半导体装置的制造方法的剖面图。
图11是与实施方式1的半导体装置的单元图案有关的俯视图。
图12是与实施方式1的半导体装置的单元图案有关的俯视图。
图13是示出本发明的比较例的碳化硅半导体装置的单元的剖面图。
图14是示出本发明的比较例的碳化硅半导体装置的导通电流密度的分布图。
图15是示出实施方式1的碳化硅半导体装置的导通电流密度的分布图。
图16是示出实施方式1和比较例各自的电场强度的示图。
图17是示出实施方式2的碳化硅半导体装置的单元的剖面图。
图18是示出实施方式3的碳化硅半导体装置的单元的剖面图。
图19是示出实施方式4的碳化硅半导体装置的单元的剖面图。
(符号说明)
1：基板；2：漂移层；3：源极区域；4：体接触区域；5：体区域；6：耗尽化抑制层；7：沟槽；8：层间绝缘膜；9：栅极绝缘膜；10：栅电极；11：源电极；12：漏电极；13：终端区域；14：保护扩散层；20：半导体层；100、101、102、103、200：碳化硅半导体装置。
具体实施方式
实施方式1.
首先，说明本实施方式的碳化硅半导体装置的结构。图1是示出实施方式1的碳化硅半导体装置100的单元的剖面图。另外，在以下的段落中，“杂质浓度”表示各区域中的杂质的峰值，在各区域的杂质浓度中有浓度分布的情况下，各区域的“宽度”、“厚度”是指直至杂质浓度成为该区域中的杂质浓度的峰值的一半以上的区域为止的宽度、厚度。
在图1中，碳化硅半导体装置100由基板1、半导体层20、源电极11、漏电极12构成。半导体层20形成于基板1的表面，源电极11形成于半导体层20上，漏电极12形成于基板1的背面。另外，在半导体层20的表面形成沟槽7，在沟槽7内形成栅极绝缘膜9和栅电极10。另外，在半导体层20的表面形成源电极11，但在沟槽7上的区域中，以覆盖栅电极10的方式形成层间绝缘膜8。
基板1是n型的碳化硅半导体基板，在表面形成半导体层20，在背面形成漏电极12。半导体层20是使碳化硅半导体外延生长而形成的半导体层，具有源极区域3、阱接触区域4、阱区域5、耗尽化抑制层6，其他区域成为漂移层2。
漂移层2是位于基板1的上部的n型半导体层，是n型的杂质浓度比基板1低的半导体层。在漂移层2的上部，形成耗尽化抑制层6。耗尽化抑制层6是n型的半导体层，是n型的杂质浓度比漂移层2高的半导体层。在耗尽化抑制层6的上部形成体区域5。体区域5是p型的半导体区域。在体区域5的上部形成体接触区域4和源极区域3。体接触区域4是p型的半导体区域，是p型的杂质浓度比体区域5高的区域。源极区域3是n型的半导体区域。
沟槽7被形成为从半导体层20的表面、更详细而言从源极区域3的表面贯通体区域5以及耗尽化抑制层6而到达漂移层2，在沟槽7内的底面以及侧面形成栅极绝缘膜9，在沟槽7内的栅极绝缘膜9上以埋入的方式形成栅电极10。
在半导体层20的表面上，以与源极区域3和体接触区域4相接的方式形成源电极11。源电极11是Ni、Ti等金属和半导体层20的硅化物，与源极区域3以及体接触区域4形成欧姆接触。在基板1的背面形成漏电极12，漏电极12是Ni等金属电极。
接下来，说明各半导体层以及区域的杂质浓度。漂移层2的n型的杂质浓度是1.0×1014～1.0×1017cm-3，根据碳化硅半导体装置100的耐压等而设定。体区域5的p型的杂质浓度是1.0×1014～1.0×1018cm-3。源极区域3的n型的杂质浓度是1.0×1018～1.0×1021cm-3。体接触区域4的p型的杂质浓度是1.0×1018～1.0×1021cm-3，为了降低与源电极11的接触电阻，设为浓度比体区域5高的p型杂质浓度。
耗尽化抑制层6的n型的杂质浓度比漂移层2的n型的杂质浓度高，是处于1.0×1017以上、更优选处于2.0×1017～5.0×1017cm-3的范围的n型杂质浓度，抑制从体区域5延伸的耗尽层。另外，关于耗尽化抑制层6的厚度以及沟槽7的深度，在后述的碳化硅半导体装置100的制造方法的说明中进行说明。
接下来，简单地说明碳化硅半导体装置100的动作。在图1中，在对栅电极10施加阈值电压以上的电压的情况下，在体区域5中，沿着沟槽7的侧面形成导电类型反转了的、即n型的沟道。由此，在从源电极11到漏电极12之间，形成同一导电类型的电流路径，所以通过向漏电极12与源电极11之间施加电压而流过电流。这样对栅电极10施加阈值电压以上的电压的状态成为碳化硅半导体装置100的导通状态。
另一方面，在对栅电极10施加阈值电压以下的电压的情况下，由于在体区域5中不形成沟道，所以不形成如导通状态的情况那样的电流路径。因此，即使向漏电极12与源电极11之间施加电压，也不会从漏电极12向源电极11流入电流。这样对栅电极10施加阈值电压以下的电压的状态成为碳化硅半导体装置100的截止状态。另外，碳化硅半导体装置100通过控制对栅电极10施加的电压，切换导通状态和截止状态而进行动作。
接下来，说明碳化硅半导体装置100的制造方法。图2至图4是示出本实施方式的碳化硅半导体装置的制造方法的各工序的剖面图。
在图2中，准备形成有由碳化硅构成的n型的半导体层20的基板1。更具体而言，在作为n型的碳化硅基板的基板1上，通过外延生长法形成n型的半导体层20即可。另外，形成为半导体层20的n型杂质浓度与上述漂移层2的n型杂质浓度对应。
在图3中，在半导体层20内的上部，通过离子注入分别形成源极区域3、体接触区域4、体区域5以及耗尽化抑制层6。关于离子注入，在形成n型区域的情况下，作为施主例如注入N离子，在形成p型区域的情况下，作为受主例如注入Al离子。以各区域中的杂质浓度为上述值的方式形成。另外，形成各区域的顺序也可以前后颠倒，也可以针对全部或者一部分的区域，不通过离子注入而通过外延生长来形成。其中，与耗尽化抑制层6的厚度等有关的详细情况在后面叙述，但在本实施方式中，为了比以往的电流扩散层更薄地形成耗尽化抑制层6，更期望通过面内偏差更少的离子注入来形成。
在图4中，通过反应性离子蚀刻(RIE)形成从源极区域3的表面贯通体区域5以及耗尽化抑制层6而到达漂移层2的沟槽7。另外，关于沟槽7的深度，在后面叙述。
之后，在沟槽7内，在底面以及侧面形成栅极绝缘膜9，以埋入到沟槽7的方式，在栅极绝缘膜9上形成栅电极10。然后，在以覆盖栅电极10的方式形成层间绝缘膜8之后，以与源极区域3的表面和体接触区域4的表面相接的方式形成源电极11，在基板1的背面形成漏电极12。通过以上的工序，能够制作图1所示的碳化硅半导体装置100。
接下来，说明耗尽化抑制层6的厚度。耗尽化抑制层6的厚度被设定为可靠地抑制在体区域5和耗尽化抑制层6的pn结部处从体区域5朝向漂移层2延伸的耗尽层。具体而言，使用式(1)，根据体区域5的p型杂质浓度、耗尽化抑制层6的n型杂质浓度以及通过在导通状态下对漏电极12与源电极11之间施加的电压(导通电压)计算的n型区域的耗尽层宽度ln，设定耗尽化抑制层6的厚度。另外，n型区域的耗尽层宽度ln设为从体区域5和耗尽化抑制层6的边界向耗尽化抑制层6侧延伸的耗尽层的宽度。
[式1]
l n = N a N a + N d 2 ϵ s q ( 1 N a + 1 N d ) ( Φ b i - V a ) ... ( 1 )
在式(1)中，Na表示受主浓度(体区域5的p型杂质浓度)，Nd表示施主浓度(耗尽化抑制层6的n型杂质浓度)，εs表示真空介电常数，q表示基本电荷，Φbi表示扩散电位，Va表示施加偏置电压(导通电压)。另外，能够使用式(2)来求出扩散电位Φbi。
[式2]
Φ b i = k T q l n N a N d n i 2 ... ( 2 )
在式(2)中，k表示玻尔兹曼常数，T表示温度，ni表示本征载流子密度。
图5示出通过式(1)计算的耗尽层宽度ln和施主浓度Nd的关系。在图5中，纵轴表示n型区域的耗尽层宽度ln，横轴表示施主浓度Nd。另外，通过式(1)计算的耗尽层宽度ln设为室温(25℃)下的耗尽层的宽度。另外，在以下的具体的耗尽层宽度ln的计算时，受主浓度Na设为在本实施方式中设想的体区域5的杂质浓度中最高的杂质浓度(1.0×1018cm-3)。以下，只要没有特别的记载，在计算耗尽层宽度ln时，设为受主浓度Na＝1.0×1018cm-3，计算耗尽层宽度ln。
在图5中可知，耗尽层宽度ln具有随着施主浓度Nd变低而增加的倾向，特别是如果施主浓度Nd比1.0×1017cm-3低，则耗尽层宽度ln开始急剧扩大。即，1.0×1017cm-3以上的区域是对于抑制耗尽层宽度ln有效的杂质浓度。另外，可知即使设为2.0×1017cm-3以上、特别是5.0×1017cm-3以上的杂质浓度，耗尽层宽度ln的抑制量也几乎不变化。在1.0×1017cm-3以下的区域中，耗尽层宽度ln相对于施主浓度的减少率(图5中的示图的斜率的绝对值)相比于1.0×1017cm-3以上的区域，约为20倍以上。因此，1.0×1017cm-3以上的区域成为对于抑制耗尽层宽度ln有效的杂质浓度。另外，在2.0×1017cm-3以上的区域中，与1.0×1018cm-3附近的耗尽层宽度相比，能够将耗尽层宽度ln的增加率抑制为10倍以下，更有效。进而，通过进一步提高施主浓度Nd，能够进一步减小耗尽层宽度ln的变动，特别是如果设为5.0×1017cm-3以上的杂质浓度，则耗尽层宽度ln几乎不变化，耗尽层宽度ln的增加率也能够设为相对于1.0×1018cm-3附近的耗尽层的3倍以下。
另一方面，如果考虑随着杂质浓度增加而半导体层20内的电场增大，则不期望不必要地增加杂质浓度。因此，在本实施方式中，将耗尽化抑制层6的n型杂质浓度设为1.0×1017cm-3以上、更优选为2.0×1017cm-3～5.0×1017cm-3的范围的杂质浓度。另外，将耗尽化抑制层6的厚度设定成至少比根据体区域5的p型杂质浓度和耗尽化抑制层6的n型杂质浓度使用式(1)计算的耗尽层宽度ln大。
但是，伴随温度变化，耗尽层宽度ln变化，所以为了可靠地抑制耗尽层，也需要考虑温度变化。图6是示出通过式(1)计算的耗尽层宽度ln和温度的关系的示图。在图6中，纵轴表示n型区域的耗尽层宽度ln[μm]，横轴表示温度T[K]，各示图表示将n型杂质浓度设为1.0×1017cm-3、5.0×1017cm-3、1.0×1018cm-3的情况下的耗尽层宽度ln。
在图6中，可知随着温度上升而耗尽层宽度ln增加。此处，可知如果考虑从碳化硅半导体装置100的室温至作为最大动作温度(200℃～300℃)的约500[K]的温度变化，则在任意的n型杂质浓度的情况下，耗尽层宽度ln的增加量相对于室温时的耗尽层宽度ln都在30％左右以内。由此，在考虑了温度变化的情况下，耗尽化抑制层6的厚度期望设为根据体区域5的p型杂质浓度和耗尽化抑制层6的n型杂质浓度使用式(1)计算的室温时的耗尽层宽度ln的100％～130％以内。在本实施方式中的条件下，期望将耗尽化抑制层6的厚度设为60nm～240nm。由此，还能够和与温度变化相伴的耗尽层宽度的增大对应地抑制耗尽层，并且不使耗尽化抑制层6的厚度不必要地增大。
但是，在通过离子注入形成耗尽化抑制层6的情况下，进而需要考虑通过离子注入产生的杂质浓度的尾宽。图7是示出半导体层20中的由体区域5、耗尽化抑制层6以及漂移层2构成的三层构造中的杂质浓度和深度的关系的图。在图7中，纵轴表示杂质浓度N，横轴表示从体区域5起的深度D。另外，图7中的d_Tr表示沟槽7的深度，d_bo表示体区域5的厚度，d_ds表示耗尽化抑制层6的厚度，Tw表示尾宽，d_bo部分的杂质浓度表示p型杂质浓度，其他部分表示n型杂质浓度。
在通过离子注入形成耗尽化抑制层6的情况下，如图7所示，在耗尽化抑制层6的杂质浓度中产生浓度分布。由此，在耗尽化抑制层6的杂质浓度中，产生从峰值至成为峰值一半的值为止的尾。另外，在尾部分，相比于峰值，杂质浓度降低，所以如果不考虑尾部分地设定耗尽化抑制层6的厚度，则在尾部分，与杂质浓度降低的量相应地，耗尽化抑制层6内的p型杂质变少，所以存在从体区域5起的耗尽层的抑制变得不充分的担忧。因此，对于耗尽化抑制层6的厚度，需要增厚尾宽Tw的量。另外，在图7中，通过一次的离子注入形成耗尽化抑制层6，但不限于此，也可以通过多次的离子注入来形成。在上述情况下，在耗尽化抑制层6的最深的部分，也产生一次注入量的尾。
另外，当在本实施方式中设想的耗尽化抑制层6的n型杂质浓度的范围中通过仿真进行计算时，尾宽Tw(单侧量)为60nm～70nm。另外，在计算尾宽Tw时，将注入能量设为一般的值即700keV～1500keV的范围来进行仿真。因此，在本实施方式中，如果将耗尽化抑制层6的厚度设定为60nm～240nm，则对设定值加上尾宽Tw而得到的实际的耗尽化抑制层6的宽度为120nm～310nm的范围。
另外，在不通过离子注入而通过外延生长来形成耗尽化抑制层6的情况下，不加上尾宽Tw，而如上所述设为60nm～240nm即可。另外，如果考虑通过离子注入来形成的情况和通过外延生长来形成的情况这两者，则将耗尽化抑制层6的厚度设为60nm～310nm即可。
接下来，说明沟槽7的深度d_Tr。图8是将形成沟槽7的工序(图4)中的沟槽7周边放大了的剖面图。为了使沟槽7形成为在半导体层20的表面贯通耗尽化抑制层6而到达漂移层2，需要考虑形成沟槽7时的偏差。此处，当在形成沟槽7时使用反应性离子蚀刻时，沟槽7的深度d_Tr虽然根据蚀刻气体等工艺条件而不同，但相对于目标的深度d_Tr*以±15％左右进行变动。由此，在形成沟槽7时设定的目标的深度d_Tr*被设定成使目标的深度d_Tr*与耗尽化抑制层6的下端的差分Δd1成为目标的深度d_Tr*的15％。由此，沟槽7可靠地贯通耗尽化抑制层6，并且沟槽7也不会不必要地变深。
在上述情况下，沟槽7的深度的最大值d_max是在对目标的深度d_Tr*加上目标的深度d_Tr*的15％时的值，最大深度d_max与耗尽化抑制层6的下端之差Δd2是目标的深度d_Tr*的30％。如果将其换算为最大深度d_max，则最大深度d_max与耗尽化抑制层6的下端之差Δd2为最大深度d_max的约26％。因此，在本实施方式的碳化硅半导体装置100中，耗尽化抑制层6的下端与沟槽7的深度d_Tr之差Δd2(耗尽化抑制层6与沟槽7底部的距离)为沟槽d_Tr的26％以内。
通过以上那样的结构，本实施方式的碳化硅半导体装置100起到以下那样的效果。在本实施方式中，通过设置于体区域5与漂移层2之间的耗尽化抑制层6，抑制从体区域5朝向漂移层2延伸的耗尽层，所以抑制从体区域5起的耗尽层到达n型杂质浓度低的漂移层2内而急剧延伸。其结果，在漂移层2内，能够抑制通过从体区域5起的耗尽层而妨碍向横向的电流扩散，能够降低导通电阻。
另一方面，耗尽化抑制层6不是通过使电流在n型的杂质浓度比漂移层2高的耗尽化抑制层6自身中流过来使电流扩散，而是如上所述地特殊化为仅抑制从体区域5起的耗尽层，在耗尽化抑制层6中除了沟槽7侧面的周边以外几乎不流过电流。在这一点上，与以往使用的电流扩散层(CurrentSpreadlayer：CSL)相比，在目的以及作用上不同。另外，通过将耗尽化抑制层6的厚度设为60nm～310nm这样的对于抑制从体区域5起的耗尽层所需的最小限度的厚度，能够与将耗尽化抑制层6的厚度设为最小限度的厚度相应地，将贯通耗尽化抑制层6的沟槽7的深度形成得较浅。
关于沟槽7的具体的深度，能够设为至少比将根据体区域5的p型杂质浓度、漂移层2的n型杂质浓度以及导通电压使用式(1)计算的耗尽层宽度加到直至体区域5的深度而得到的值浅。由此，能够缓和沟槽7底部的电场，抑制栅极绝缘膜9的绝缘破坏等，提高耐压。
另外，通过将耗尽化抑制层6的厚度设为根据体区域5的p型杂质浓度和耗尽化抑制层6的n型杂质浓度使用式(1)计算的室温时的耗尽层宽度ln的100％～130％以内，即使在温度变化了的情况下，也能够抑制从体区域5起的耗尽层。进而，还考虑通过离子注入形成耗尽化抑制层6，考虑离子注入时的杂质浓度的尾宽而将厚度设定为60nm～310nm，所以由于尾部分处的杂质浓度的降低而耗尽化抑制变得不充分的担忧也消失。
进而，在本实施方式中，考虑沟槽7形成时的工艺中的偏差，形成为使耗尽化抑制层6的下端与沟槽7的深度d_Tr之差Δd2为沟槽d_Tr的26％以内，所以通过在耗尽化抑制层6内包括沟槽7的角部，能够抑制沟槽7角部的电场集中增大，并且将沟槽7的深度设为最小限度而提高耐压。
另外，本实施方式的碳化硅半导体装置100也可以如图9所示，变形为在沟槽7底部设置保护层14。保护扩散层14是设置于沟槽7的底部的p型的半导体层，保护扩散层14的p型的杂质浓度为5.0×1017～5.0×1018cm-3。在上述情况下，通过保护扩散层14来缓和沟槽7底部的电场，所以能够提高耐压，但存在由于从保护扩散层14延伸的耗尽层而限制导通电流路径而导通电阻增大的忧虑。但是，在本实施方式中，通过设置耗尽化抑制层6，抑制从阱区域5起的耗尽层而使导通电流向横向扩散，所以即使耗尽层从保护扩散层14延伸，也能够通过向横向的电流扩散来抑制导通电阻增大。
另外，保护扩散层14的上端与耗尽化抑制层7的下端的深度方向上的距离(保护扩散层14的上端与耗尽化抑制层7的下端的距离)设为从漂移层2的表面至保护扩散层14的上端的距离的26％以下。
关于保护扩散层14的形成，在从形成沟槽7之后至形成栅极绝缘膜9的期间，如图10所示，在沟槽7底部进行离子注入，从而能够在沟槽7底部的漂移层2处形成保护扩散层14。另外，保护扩散层14的形成不限于上述那样的结构，也可以预先在漂移层2内通过离子注入来形成、或者在形成与保护扩散层14的厚度量相应的深的沟槽7之后在沟槽内的底面通过外延生长来形成。
进而，本发明不限于单元的配置，能够如图11、图12所示，设为条状、格子状等单元配置。在格子状地配置的情况下，各个单元也可以不排成列，单元也可以是多边形，或者单元的角也可以具有曲率。另外，源极区域3和体接触区域4形成为条状或者岛状，在源极区域3以及体接触区域4的下部，以重叠的方式并按相同的图案形成体区域5和耗尽化抑制层6。另外，以与源极区域3的侧面相接的方式，条状或者格子状地形成沟槽7。另外，在图案外周的终端区域13中，在半导体层20表面形成p型的杂质层、或者在蚀刻有沟槽的底面形成p型的杂质层。
关于上述那样的本实施方式中的导通电阻降低效果和耐压提高效果，与比较例一起进行说明。图13是示出本实施方式的比较例的碳化硅半导体装置200的剖面图，图13中的虚线表示从阱区域5以及保护层14延伸的耗尽层。如图13所示，作为比较例的碳化硅半导体装置200相比于本实施方式，在未具备耗尽化抑制层6这一点和沟槽7的深度这一点上不同。此处，当在沟槽7底部设置保护层14的情况下进行比较。
图14是示出本实施方式的碳化硅半导体装置的导通电流分布的仿真结果的与图9对应的图，图15是示出本实施方式的比较例的碳化硅半导体装置的导通电流分布的仿真结果的与图13对应的图。在两个图中，伴随电流密度的增大而较薄地图示了区域。另外，在该仿真中，将漂移层2的杂质浓度设为1.0×1016cm-3，将阱区域5的杂质浓度设为1.0×1018cm-3，将耗尽化抑制层6的杂质浓度设为1.0×1017cm-3，本实施方式的碳化硅半导体装置相比于比较例的碳化硅半导体装置200，沟槽7的深度浅了0.4μm。
在本实施方式的碳化硅半导体装置中，如图14所示可知，通过设置耗尽化抑制层6而从体区域5抑制耗尽层，所以导通电流向远离沟槽7的横向扩大。另一方面，在比较例的碳化硅半导体装置200中，如图15所示，从体区域5延伸的耗尽层向漂移层2扩大，所以通过耗尽层抑制导通电流向横向扩大。其结果，在图14所示的仿真结果中，确认了相比于图15的情况，能够使导通电阻[mΩcm2]降低约1成。
另外，图16是示出本实施方式和比较例各自的最大电场强度的仿真结果。在图16中，纵轴表示碳化硅半导体装置内的电场强度E[V/cm]，横轴表示漏极电压Vd[V]，实线表示本实施方式中的最大电场强度，虚线表示比较例中的最大电场强度。
在如比较例那样在沟槽7底部设置了保护层14的情况下，通过从保护层14延伸的耗尽层也能够限制导通电流的路径，所以特别忧虑导通电阻增加。由此，需要更深地形成比较例的碳化硅半导体装置200的沟槽7来确保导通电流路径。其结果，本实施方式的碳化硅半导体装置相比于比较例的碳化硅半导体装置200浅0.4μm地形成，所以如图16所示可知，能够降低半导体层20内的最大电场强度、即沟槽7的角部的电场强度。由此，确认了在本实施方式中，相比于比较例，能够将耐压提高约1成。
如以上那样，本实施方式的碳化硅半导体装置100通过设置耗尽化抑制层6，能够抑制从体区域5起的耗尽层而降低导通电阻，并且通过将耗尽化抑制层6的厚度设为必要最小限度的厚度，能够较浅地形成沟槽7，所以能够提高耐压，能够改善导通电阻和耐压的权衡关系。
实施方式2.
在实施方式1中，通过调整耗尽化抑制层6的厚度等，实现了导通电阻降低和耐压提高，但本发明不限于此，也可以调整形成耗尽化抑制层6的位置。
图17是示出本实施方式的碳化硅半导体装置101的剖面图。在图17中，附加了与图1相同的符号的部分表示相同或者对应的结构。本实施方式相比于实施方式1，形成耗尽化抑制层6的位置不同，所以关于其他结构，以下省略说明。
在本实施方式中，如图17所示，不使耗尽化抑制层6与沟槽7相接而离开沟槽7地部分形成，延伸至体接触区域4的正下方的一部分。耗尽化抑制层6的杂质浓度与实施方式1同样地，设为1.0×1017以上、更优选为2.0×1017～5.0×1017cm-3的范围。另外，关于耗尽化抑制层6的厚度，为了能够可靠地抑制耗尽层，比根据体区域5的p型杂质浓度和耗尽化抑制层6的n型杂质浓度使用式(1)计算的室温时的耗尽层宽度ln厚即可。更具体而言，优选设为至少0.06μm以上的厚度。另外，也可以如图17所示，耗尽化抑制层6形成为离开沟槽7而与体接触区域4下部整个面相接，但也可以形成为使耗尽化抑制层6与沟槽7相接并延伸至体接触区域4正下方的一部分。在上述情况下，在体区域5的正下方、更详细而言在体接触区域4正下方，隔开间隔而形成耗尽化抑制层6。
在本实施方式中的耗尽化抑制层6的形成方法中，在通过离子注入形成耗尽化抑制层6时，通过使用注入掩模来制作不被注入n型杂质的区域，部分地形成耗尽化抑制层6即可。另外，在通过外延生长形成耗尽化抑制层6时，能够在希望形成耗尽化抑制层6的部分处部分地形成n型的外延层，或者在整个面形成n型的外延层，通过蚀刻去除未形成耗尽化抑制层的部分，并在其上使上层部外延生长。由此，能够形成图17所示的碳化硅半导体装置101。
本实施方式的碳化硅半导体装置101起到以下那样的效果。首先，在从沟槽7离开地形成耗尽化抑制层6的情况下，杂质浓度高的耗尽化抑制层6不会与沟槽7相接、即沟槽7的角部不包含于耗尽化抑制层6内，所以能够较浅地形成沟槽7，能够提高耐压。另外，在从沟槽7离开的部分，形成耗尽化抑制层6，所以抑制从体区域5延伸的耗尽层，能够使导通电流向横向扩散，并能够降低导通电阻。
另外，在通过离子注入形成体区域5的情况下，体区域5内的形成沟道的区域(沟道区域)和耗尽化抑制层6的杂质浓度的分布图重叠，从而有时沟道长度变短，但在本实施方式中，在沟道区域正下方未形成耗尽化抑制层6，所以能够将沟道长度保持得较长。
进而，从沟槽7离开并延伸至体接触区域4的正下方的一部分而形成耗尽化抑制层6。即，在体接触区域4的正下方，存在未形成耗尽化抑制层6的区域，所以在该区域中，在截止时，能够延长从体区域5起的耗尽层，缓和漂移层2内的电场。
实施方式3.
在实施方式1中，通过调整耗尽化抑制层6的厚度等，实现了导通电阻降低和耐压提高，但本发明不限于此，也可以在耗尽化抑制层6内，调整杂质浓度。
图18是示出本实施方式的碳化硅半导体装置102的剖面图。在图18中，附加了与图1相同的符号的部分表示相同或者对应的结构。本实施方式相比于实施方式1，耗尽化抑制层6内的杂质浓度不同，所以关于其他结构，以下省略说明。
在本发明的实施方式3中，如图18所示，设为在平面方向上，在耗尽化抑制层6中设置杂质浓度的层次。更详细而言，形成为使耗尽化抑制层6的杂质浓度随着从沟槽侧面离开，具有层次地变成高浓度。
此处，浓度层次既可以具有多个浓度阶段而阶段性地变化，也可以不按照阶段而逐渐地变化。另外，在杂质浓度阶段性地变化的情况下，能够使用多个掩模，通过多次的离子注入形成浓度部分地不同的n型的层。在杂质浓度不按照阶段而逐渐地变化的情况下，通过使用灰阶色调光掩膜(Gray-tonemask)，并利用离子注入来注入n型杂质，能够形成期望的构造。此时，也可以与邻接到耗尽化抑制层6上的p型体区域5和体接触区域4的杂质浓度分布相匹配地，将耗尽化抑制层6的杂质浓度形成为在例如沟道附近等p型的杂质浓度淡的部分减小n型的杂质浓度，在p型的杂质浓度浓的体接触区域4下方部分增大n型的杂质浓度。
本实施方式的碳化硅半导体装置102起到以下那样的效果。通过栅电极10的电位的影响，随着从沟槽7离开，从体区域5起的耗尽层的延伸变大。因此，在本实施方式中，在耗尽层的延伸大的更远离沟槽7的区域中，提高耗尽化抑制层6的n型杂质浓度，可靠地抑制从体区域5起的耗尽层。另一方面，沟槽7周边的耗尽化抑制层6的杂质浓度比远离沟槽7的区域低，但从体区域5起的耗尽层的延伸也小，所以在沟槽7周边也能够抑制耗尽层。进而，沟槽7周边的杂质浓度低，所以能够将对沟槽7的侧壁、底面施加的电场强度保持得较低。另外，能够将沟道区域正下方的杂质浓度形成得较低，所以沟道区域和耗尽化抑制层6的杂质浓度的杂质分布图的重叠少，能够将沟道长度保持得较长。
实施方式4.
在实施方式1中，通过调整耗尽化抑制层6的厚度等而实现了导通电阻降低和耐压提高，但本发明不限于此，也可以在耗尽化抑制层6的面内调整厚度。
图19是示出本实施方式的碳化硅半导体装置103的剖面图。在图19中，附加了与图1相同的符号的部分表示相同或者对应的结构。本实施方式相比于实施方式1，耗尽化抑制层6的面内的厚度不同，所以关于其他结构，以下省略说明。
在本实施方式中，如图19所示，耗尽化抑制层6的厚度在远离沟槽7的地方厚，具有多余的厚度地形成。即，将耗尽化抑制层6的厚度在面内设为两个阶段，在耗尽化抑制层6的与沟槽7相接的部分，设为与实施方式1同样的厚度，在远离沟槽7的部分设为更厚。此处，厚度既可以具有多个阶段而阶段性地变化，也可以不按照阶段而逐渐地变化。在厚度阶段性地变化的情况下，能够使用多个掩模，通过多次的离子注入形成厚度部分地不同的n型的层。在厚度不按照阶段而逐渐变化的情况下，通过使用带有倾斜的抗蚀剂掩模等，并通过离子注入来注入n型杂质，能够形成具有与掩模形状对应的深度的耗尽化抑制层6。
根据本实施方式，在沟槽7的周边，与实施方式1同样地，通过设置耗尽化抑制层6，能够抑制从体区域5起的耗尽层来降低导通电阻，并且通过将耗尽化抑制层6的厚度设为必要最小限度的厚度，能够将沟槽7形成得较浅，所以能够提高耐压，能够改善导通电阻和耐压的权衡关系。
另一方面，在更远离沟槽7的区域、例如在体接触区域4正下方的区域等中，增大耗尽化抑制层6的厚度，所以能够与以往的电流扩散层同样地，增大导通电流向横向的扩散，进一步降低导通电阻。
另外，本发明能够在发明的范围内自由地组合各实施方式，将各实施方式适当地变形、省略。

Claims (14)

1.一种碳化硅半导体装置，其特征在于，具备：
第一导电类型的漂移层，由碳化硅半导体构成；
第一导电类型的耗尽化抑制层，形成于所述漂移层的上部，第一导电类型的杂质浓度比所述漂移层高；
第二导电类型的体区域，形成于所述耗尽化抑制层的上部；
沟槽，贯通所述体区域和所述耗尽化抑制层而到达所述漂移层；以及
栅极绝缘膜，沿着所述沟槽的底面以及侧面而形成，
所述耗尽化抑制层的厚度是0.06μm以上并且是0.31μm以下。
2.一种碳化硅半导体装置，其特征在于，具备：
第一导电类型的漂移层，由碳化硅半导体构成；
第一导电类型的耗尽化抑制层，形成于所述漂移层的上部，第一导电类型的杂质浓度比所述漂移层高；
第二导电类型的体区域，形成于所述耗尽化抑制层的上部；
沟槽，贯通所述体区域和所述耗尽化抑制层而到达所述漂移层；以及
栅极绝缘膜，沿着所述沟槽的底面以及侧面而形成，
所述耗尽化抑制层的厚度是根据所述体区域的第二导电类型的杂质浓度和所述耗尽化抑制层的第一导电类型的杂质浓度计算的所述耗尽化抑制层侧的耗尽层的厚度的100％以上并且130％以下。
3.一种碳化硅半导体装置，其特征在于，具备：
第一导电类型的漂移层，由碳化硅半导体构成；
第一导电类型的耗尽化抑制层，形成于所述漂移层的上部，第一导电类型的杂质浓度比所述漂移层高；
第二导电类型的体区域，形成于所述耗尽化抑制层的上部；
沟槽，贯通所述体区域和所述耗尽化抑制层而到达所述漂移层；以及
栅极绝缘膜，沿着所述沟槽的底面以及侧面而形成，
所述耗尽化抑制层与所述沟槽底部的距离是从所述漂移层的表面起的所述沟槽的深度的26％以下。
4.一种碳化硅半导体装置，其特征在于，具备：
第一导电类型的漂移层，由碳化硅半导体构成；
第一导电类型的耗尽化抑制层，形成于所述漂移层的上部，第一导电类型的杂质浓度比所述漂移层高；
第二导电类型的体区域，形成于所述耗尽化抑制层的上部；
沟槽，贯通所述体区域而到达所述漂移层；以及
栅极绝缘膜，沿着所述沟槽的底面以及侧面而形成，
所述耗尽化抑制层是在所述漂移层的上部离开所述沟槽而形成的。
5.一种碳化硅半导体装置，其特征在于，具备：
第一导电类型的漂移层，由碳化硅半导体构成；
第一导电类型的耗尽化抑制层，形成于所述漂移层的上部，第一导电类型的杂质浓度比所述漂移层高；
第二导电类型的体区域，形成于所述耗尽化抑制层的上部；
沟槽，贯通所述体区域而到达所述漂移层；以及
栅极绝缘膜，沿着所述沟槽的底面以及侧面而形成，
所述耗尽化抑制层是在所述体区域下部隔开间隔而形成的。
6.一种碳化硅半导体装置，其特征在于，具备：
第一导电类型的漂移层，由碳化硅半导体构成；
第一导电类型的耗尽化抑制层，形成于所述漂移层的上部，第一导电类型的杂质浓度比所述漂移层高；
第二导电类型的体区域，形成于所述耗尽化抑制层的上部；
沟槽，贯通所述体区域和所述耗尽化抑制层而到达所述漂移层；以及
栅极绝缘膜，沿着所述沟槽的底面以及侧面而形成，
所述耗尽化抑制层在所述漂移层的上部与所述沟槽相接地延伸，随着从所述沟槽离开而膜厚变厚。
7.根据权利要求6所述的碳化硅半导体装置，其特征在于，
随着从所述沟槽离开，所述耗尽化抑制层的膜厚阶段性地变厚。
8.根据权利要求1至7中的任意一项所述的碳化硅半导体装置，其特征在于，
所述耗尽化抑制层中的第一导电类型的杂质浓度是2.0×1017～5.0×1017cm-3。
9.一种碳化硅半导体装置，其特征在于，具备：
第一导电类型的漂移层，由碳化硅半导体构成；
第一导电类型的耗尽化抑制层，形成于所述漂移层的上部，第一导电类型的杂质浓度比所述漂移层高；
第二导电类型的体区域，形成于所述耗尽化抑制层的上部；
沟槽，贯通所述体区域和所述耗尽化抑制层而到达所述漂移层；以及
栅极绝缘膜，沿着所述沟槽的底面以及侧面而形成，
所述耗尽化抑制层在所述漂移层的上部与所述沟槽相接地延伸，随着从所述沟槽离开，第一导电类型的杂质浓度变高。
10.根据权利要求9所述的碳化硅半导体装置，其特征在于，
随着从所述沟槽离开，所述耗尽化抑制层的第一导电类型的杂质浓度阶段性地变高。
11.根据权利要求1至10中的任意一项所述的碳化硅半导体装置，其特征在于，
具备第二导电类型的保护扩散层，该第二导电类型的保护扩散层形成于所述沟槽下部的所述漂移层内。
12.根据权利要求11所述的碳化硅半导体装置，其特征在于，
所述保护扩散层的上端与所述耗尽化抑制层的下端的距离是从所述漂移层的表面至所述保护扩散层的上端为止的距离的26％以下。
13.根据权利要求1至12中的任意一项所述的碳化硅半导体装置，其特征在于，
所述体区域中的第二导电类型的杂质浓度是1.0×1014～1.0×1018cm-3。
14.一种碳化硅半导体装置的制造方法，其特征在于，具备：
准备形成有由碳化硅半导体构成的第一导电类型的漂移层的碳化硅基板的工序；
在所述漂移层的上部形成第一导电类型的杂质浓度比所述漂移层高的第一导电类型的耗尽化抑制层的工序；
在所述耗尽化抑制层的上部形成第二导电类型的体区域的工序；
形成贯通所述体区域和所述耗尽化抑制层而到达所述漂移层的沟槽的工序；以及
沿着所述沟槽的底面以及侧面而形成栅极绝缘膜的工序，
在形成所述漂移层的工序中，以使所述耗尽化抑制层与所述沟槽底部的距离成为从所述漂移层的表面起的所述沟槽的深度的26％以下的方式来进行。
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