CN102074578B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种能在不使导通电阻增大的情况下使高耐压化实现的半导体装置。在P型半导体衬底(1)内具备：P型体区(3)、相对于P型体区(3)在与衬底面平行的方向上离开形成的N型漂移区(5)、形成于N型漂移区内的由场氧化膜(11)分离的区域的比N型漂移区(5)浓度高的N型漏极区(8)、以及形成于P型体区(3)内的比N型漂移区(5)浓度高的N型源极区(6)。而且，以与P型体区(3)的一部分底面离散地连结并且分别在与衬底面平行的方向延伸、各前端达到漂移区(5)内的方式，形成有比N型漂移区(5)浓度高的P型埋入扩散区(4)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及LDMOS晶体管(横向双扩散MOS晶体管)及其制造方法。
背景技术
LDMOS晶体管具有开关速度快速、易用于电压驱动系统等特征，有效利用该特征而被使用在开关式稳压器或各种驱动器、DC-DC转换器等中，其成为目前的功率/高耐压领域的关键设备。
一般，LDMOS晶体管的性能以其截止时的耐压(击穿耐压)和导通电阻表示。但是，它们通常处于折衷的关系，难以使高的耐压和低的导通电阻并存。因此，在如何使该并存实现这点上进行了多年开发。
下面，一边参照图17，一边对日本特开2004-22769号公报(以下，作为公知文献1)记载的现有的LDMOS晶体管进行说明。图17是表示形成于P型半导体衬底上的N沟道LDMOS晶体管的概略构造图。(a)是从俯视概略图，(b)是剖面概略图。另外，(b)的剖面概略图表示(a)的显示区域中用线L1-L2切断的部分的剖面。此外，在(a)的俯视概略图中，省略(b)图示的要素中的层间绝缘膜15、源电极21、及漏电极22的图示。
如图17所示，现有的N沟道LDMOS晶体管以与形成于P型半导体衬底1的表面的P型体区3的底面连续的方式，通过高能量注入形成P型埋入扩散区91。在P型半导体衬底1的表面，与P型体区3相离开而形成有低浓度N型漂移区(drift region)5，P型埋入扩散区91以前端到达该N型漂移区5内的方式埋入形成。在图17(a)中，用向右下斜线来标出形成有该P型埋入扩散区91的区域。
在P型体区(body region)3内的表面，形成有高浓度N型的源极区6及高浓度P型的体接触区7。在N型漂移区5内的表面的一部分区域形成有高浓度N型的漏极区8。另外，图17中，漏极区8在漂移区5内隔着形成于该漂移区5上的场氧化膜11形成于源极区6的相反侧。
在半导体衬底1上隔着栅极氧化膜13形成有栅电极14，该栅电极14以共同重叠(overlap)于P型体区3的一部分及N型漂移区5的一部分上的方式形成。栅电极14的一部分以跨上场氧化膜11上的方式形成。而且，以覆盖包含该栅电极14的半导体衬底1的整个面的方式形成有层间绝缘膜15。
而且，以贯通层间绝缘膜15且与N型源极区6和P型体接触区7接触的方式形成有源电极21。同样，以贯通层间绝缘膜15且与N型漏极区8接触的方式形成有漏电极22。利用源电极21，N型源区域6和P型体区3成为电气同电位。
在N沟道LDMOS晶体管中，在测定截止时的耐压时，将源电极21及栅电极14设定在GND电位，对漏电极22施加正电位。这样，当对漏极-源极间施加反偏电压时，在某电压下耗尽层内的电场达到临界电场，产生雪崩击穿，在漏极-源极间电流开始急剧流动。这时的施加电压为晶体管的耐压值。
一般，在LDMOS晶体管中，当在漏极-源极间施加反偏压时，在下层形成有栅极氧化膜的位置存在的栅电极的漏极区侧的端部即栅极边缘(图17中的区域A)处电场集中，成为耐压下降的主要原因。因此，为了提升耐压，使该栅极边缘的电场缓和尤为重要。此外，当在栅极边缘(gate edge)附近电场集中时，有时会引起因在栅极氧化膜13上残留一些电荷带来的可靠性上的问题，因此，使栅极边缘的电场缓和，这在使LDMOS晶体管的可靠性提高的方面也是很重要的。
因此，为了使该栅极边缘的电场缓和，在公知文献1记载的现有的LDMOS晶体管中，如上所述，以与P型体区3的整个底面连续的方式设置P型埋入扩散区91，将该P型埋入扩散区91以埋入至N型漂移区5内的方式利用高能量注入而形成。这时，P型埋入扩散区91以比N型漂移区5高的浓度形成。
在如图17所示的构造之下，当在漏极-源极间施加反偏压时，耗尽层从P型埋入扩散区91与N型漂移区5的接合界面开始延伸，如前所述，P型埋入扩散区91以比N型漂移区5高的浓度形成，因此，耗尽层容易向N型漂移区5延伸，由此，N型漂移区5的整个区域实质上被耗尽化。其结果是，可以使包含栅极边缘(区域A)的表面附近的电场充分缓和。由此，在确保相同的耐压的情况下，可以将N型漂移区5的浓度设定在更高浓度，因此，可以大幅改善器件的耐压与导通电阻的折衷关系(trade-off relation)。
在设计LDMOS晶体管时，一般，与电路上的使用条件相匹配地，以确保截止耐压并且使导通电阻最小化的方式，设定适当的N型漂移区5的浓度以及漂移长(图17中的L漂移)。
而且，在通过电路上的使用条件希望进一步的高耐压化的情况下，通常是，器件的基本构造不变更，而使N型漂移区5的浓度降低、或使漂移长L漂移(Ldrift)增大等以满足所希望的特性的方式对各参数进行调整，由此来加以应对。
但是，在上述公知文献1中记载的LDMOS晶体管中，在实现进一步的高耐压化的情况下，会产生如下所示这样的课题。
为了一边将导通电阻维持得较低一边实现进一步的高耐压化，就需要使N型漂移区5的浓度降低，并将漂移长L漂移设定得尽可能小。但是，通过减小漂移长L漂移，从而会使栅极导通时的耐压(以后，记作“导通耐压”)降低。也就是说，如图18所示，截止耐压和导通耐压相对N型漂移区5的浓度，为折衷的关系。也就是说，为了使截止耐压增大，就需要减小N型漂移浓度，但是，另一方面由此就使导通耐压降低了。这起因于在截止耐压的击穿电压时和导通耐压的击穿电压时两者的电场集中地方不同，下面，使用附图详细地说明。
首先，参照图17和图19对导通耐压进行说明。在图19示出在栅极导通时使漏极电压上升的情况下的漏极电流相对于漏极电压的关系。在栅极导通时使漏极电压上升至某一定以上的情况下，在某一定地方电场集中，当该电场超过临界电场时引起雪崩击穿，漏极电流开始增加(图19的s1)。该漏极电流流过P型体区3，被源电极21回收。
而且，当使漏极电压进一步上升时，P型体区3内的电阻和漏极电流(雪崩电流)的积超过约0.6，由N型漂移区5、P型体区3和N型源极区6构成的寄生NPN晶体管动作。通过该动作，形成漏极电压经由寄生NPN晶体管流到与N型源极区6连接的接地线的电流路径，漏极电流急剧地增大(图19的s2)。由于该漏极电流的急剧上升，在LDMOS晶体管内会产生大量的焦耳热，结果有时以至器件破坏。不至于该器件破坏的范围内的施加漏极电压的最大值为导通耐压。也就是说，为了提高LDMOS晶体管的耐压，不仅是截止耐压，导通耐压也需要提高。
导通耐压的击穿电压时的电场集中地方如图17所示，与截止耐压的击穿电压时的电场集中地方的栅极边缘(图中的区域A)不同，通常为N型漏极区8的源极侧边缘(图中的区域B)。这是因为，由于栅极导通时漏极电流流过，所以与栅极截止时相比，电势分布移动到漏极区8侧，其结果是引起了由穿通(reach through)造成的电场集中。
如上所述，为了使截止耐压提高，需要使N型漂移区5的浓度降低。但是，当使N型漂移区5的浓度降低时，如图18所示，导通耐压降低了，结果是不能实现充分的高耐压化。这是因为，当使N型漂移区5的浓度降低时，栅极导通时的电势分布移动到栅极区域8侧，进一步促进了穿通造成的电场集中。为了使该电场集中缓和，就需要使N型漂移区5的浓度变大，但在这种情况中，如图18所示，截止耐压降低了。
此外，作为使N型漂移区5的浓度变大的其他方法，如图20所示，还考虑插入比N型漂移区5高的浓度且比N型漏极区8低的浓度的追加N型漂移区25。但是，为了在不使截止耐压降低的情况下形成追加N型漂移区25，通常需要调整漂移长，使制造工艺复杂化。进而，不得不追加一步掩模工序，还有制造成本增加的问题。
此外，作为使导通耐压时的穿通造成的电场集中缓和的其他方法，还考虑有使图17的漂移长L漂移增加的方法，但根据该方法会招致导通电阻的增大。
发明内容
本发明是为了解决上述问题而做出的，其目的在于，提供一种半导体装置及其制造方法，其在LDMOS晶体管中，通过改善截止耐压、导通耐压、导通电阻的相互的折衷关系，从而能够在不使导通电阻增大的情况下实现高耐压化。
为了达成上述目的，本发明的半导体装置其特征在于，具备：第一导电类型的半导体衬底；所述第一导电类型的体区，形成于所述半导体衬底内；第二导电类型的漂移区，在所述半导体衬底内，在与所述半导体衬底的衬底面平行的方向上离开所述体区而形成；所述第二导电类型的漏极区，形成于所述漂移区内，比该漂移区浓度高；所述第二导电类型的源极区，形成于所述体区内，比所述漂移区浓度高；所述第一导电类型的埋入扩散区，其以下述方式形成：与所述体区的底面连结，并且具有从所述体区起在作为所述漂移区与所述体区的离开方向的第一方向上延伸的多个突出部，所述突出部的各前端达到所述漂移区内；栅极氧化膜，共同重叠于所述体区的一部分及所述漂移区的一部分上而形成；以及栅电极，形成于所述栅极氧化膜的上层。
在成为这种结构时，当使本发明的半导体装置栅极导通、使漏极电压上升时，在形成有埋入扩散区的外侧位置中的漏极区的源极区侧边缘附近产生电场集中。在此，本发明的半导体装置所具备的埋入扩散区，是具有从体区朝向漂移区的多个突出部的结构，换言之，其在漂移区内以及体区与漂移区之间离散性形成。由此，由于所述的电场集中地方也离散性形成，所以漏极电流分开流动在通过电场集中地方的电流路径和不通过电场集中地方的电流路径中。与之相对，在以埋入扩散区与体区的整个底面连结而且其前端到达漂移区内的方式全面埋入的现有结构的情况中，漏极电流全部经由通过电场集中地方的电流路径流动。因此，根据本发明的半导体装置，与现有结构相比，能够减小漏极电流(雪崩电流)，可以使导通耐压提高。
而且，由于以使埋入扩散区与体区的底面连结、使其前端达到漂移区内的方式形成，所以与以将埋入扩散区与体区的整个底面连结而且其前端到达漂移区内的方式全面埋入的现有结构一样，可以确保低导通电阻及高截止耐压。
也就是说，根据本发明的半导体装置，虽然维持了低导通电阻及高截止耐压，但还能进一步实现导通耐压的提高，改善了这三者的折衷关系。
另外，在上述结构中，在所述半导体衬底内具有所述第二导电类型的阱，所述体区、所述漂移区和所述埋入扩散区均形成于所述阱内。
此外，本发明的半导体装置的另一特征在于，具备：第一导电类型的半导体衬底；第二导电类型的阱区，形成于所述半导体衬底内；所述第一导电类型的体区，形成于所述阱区内；第二导电类型的漂移区，在所述阱区内，在与所述半导体衬底的衬底面平行的方向上离开所述体区而形成；所述第二导电类型的漏极区，形成于所述漂移区，比该漂移区浓度高；所述第二导电类型的源极区，形成于所述体区内，比所述漂移区浓度高；所述第一导电类型的埋入扩散区，其以下述方式形成：与所述体区的底面连结，并且具有从所述体区起在作为所述漂移区与所述体区的离开方向的第一方向上延伸的多个突出部，所述突出部的各前端达到所述漂移区的下方位置；栅极氧化膜，共同重叠于所述体区的一部分及所述漂移区的一部分上而形成；以及栅电极，形成于所述栅极氧化膜的上层。
即使在成为这种结构的情况下，由于通过在漂移区内以及体区与漂移区之间离散性形成有埋入扩散区，从而所述电场集中地方也离散性形成，所以与上述结构同样也能使导通耐压提高。进而，在本结构的情况中，通过设置第二导电类型的阱区，从而第二导电类型的阱区位于第一导电类型的半导体衬底与第一导电类型的体区之间，因此，源极区相对于半导体衬底电气分离，由此，还具有即使在源电极对半导体衬底要求高耐压的情况中也能够使用的效果。
另外，在上述结构中，所述漂移区比所述埋入扩散区浅而形成。由此，由于可以使漂移区的杂质浓度对埋入扩散区的实际浓度的影响减小，所以会简化为了得到所希望的电特性所需的设计。进而，在制造处理时，即使在漂移区的浓度产生偏差的情况下，也可以实现示出稳定的电特性的半导体装置。
此外，在上述结构中，优选埋入扩散区比漂移区浓度高。
此外，在上述结构中，优选使所述阱区比所述漂移区浓度低。
通过如此构成，从而对于漂移区来说，较高地设定浓度使导通电阻降低，另一方面，通过使阱比漂移区浓度低，可以不使截止耐压降低。
进而，在上述结构中，可以将所述埋入扩散区做成与所述体区的整个底面连结而且具有从所述体区起在所述第一方向上延伸的多个突出部的梳形形状，也可以将其做成由与所述体区的一部分底面离散性连结的多个部分构成、所述各部分通过在所述第一方向延伸而形成所述多个突出部的长方形形状。
无论是它们中任一种结构，都由于埋入扩散区在漂移区内以及体区与漂移区之间离散性形成，所以会得到使导通耐压提高。
另外，在上述结构中，优选将所述埋入扩散区的所述多个突出部在与所述半导体衬底面平行的方向、即与所述第一方向正交的第二方向具有等间隔的狭缝(slit)宽度而形成，将所述狭缝宽度设定为存在于下层形成有所述栅极氧化膜的位置的所述栅电极与所述漏极区的所述第一方向的离开距离的1/2倍以下。
通过这样的条件，从而可以实现与以将埋入扩散区与体区的整个底面连结且其前端到达漂移区内的方式全面埋入的现有结构大致同等的截止耐压。
此外，在上述结构中，优选将所述狭缝宽度设定为所述埋入扩散区的所述多个突出部的所述第二方向的宽度以下。通过这样的条件，从而虽然使导通电阻充分地减小，但也能实现高的截止耐压。
此外，在上述结构中，还优选使所述漂移区具有浓度梯度而形成，该浓度梯度是从存在于下层形成有所述栅极氧化膜的位置的所述栅电极的所述漏极区侧的端部即栅极边缘的下方位置朝向所述漏极区、杂质浓度变为高浓度的浓度梯度。
由此，电场最易集中的栅极边缘附近的漂移区的浓度低，会促进栅极截止时的电场缓和。进而，在栅极导通时，电场最易集中的漏极区附近的浓度高，因此，可以避免穿通造成的电场集中。由此，会进一步改善截止耐压和导通耐压的折衷关系。
此外，在上述结构中，还优选将所述埋入扩散区从所述体区的底面越靠近所述漏极区，向与所述半导体衬底面平行的方向、即与所述第一方向正交的第二方向越扩展地形成。
此外，在上述结构中，还优选将所述埋入扩散区在距所述半导体衬底的衬底面1.5μm以上的深度位置形成。
通过如此构成，从而可以使导通电阻进一步降低。
另外，本发明的半导体装置的制造方法其特征在于，不分先后顺序地进行在第一导电类型的半导体衬底上注入所述第一导电类型的杂质离子而形成体区的工序、和在所述半导体衬底上的与所述体区在平行于所述半导体衬底面的方向上离开的位置注入第二导电类型的杂质离子而形成漂移区的工序，其后，在与所述半导体衬底面平行的方向，使用在与作为所述漂移区和所述体区的离开方向的第一方向正交的方向上设置有并列的多个狭缝的掩模图形，以比所述体区形成时更高的注入能量注入所述第一导电类型的杂质离子，由此，以与所述体区的底面连结并且从所述体区起在所述第一方向上延伸的多个突出部的各前端达到所述漂移区的方式形成埋入扩散区，其后，将比所述漂移区浓度高的所述第二导电类型的杂质离子注入所述体区内及所述漂移区内，在所述体区内形成源极区，在所述漂移区内形成漏极区，其后，氧化所述半导体衬底面，以至少共同重叠于所述体区的一部分及所述漂移区的一部分上的方式形成栅极氧化膜，然后在所述栅极氧化膜的上层形成栅电极。
另外，在上述制造方法中，可以是在形成所述体区及所述漂移区之前，具有在所述半导体衬底内注入所述第二导电类型的杂质离子而形成比所述漂移区浓度低的阱区的工序，所述体区及所述漂移区形成于所述阱区内。
此外，本发明的半导体装置的制造方法的另一特征在于，在第一导电类型的半导体衬底内注入第二导电类型的杂质离子形成阱区后，不分先后顺序地进行在所述阱区内注入所述第一导电类型的杂质离子而形成体区的工序、和在所述阱区内与所述体区在平行于所述半导体衬底面的方向上离开的位置注入第二导电类型的杂质离子而形成漂移区的工序，其后，在与所述半导体衬底的衬底面平行的方向，使用在与作为所述漂移区和所述体区的离开方向的第一方向正交的方向上设置有并列的多个狭缝的掩模图案，以比所述体区形成时更高的注入能量注入所述第一导电类型的杂质离子，由此，以与所述体区的底面连结并且从所述体区起在所述第一方向上延伸的多个突出部的各前端达到所述漂移区的下方的方式形成埋入扩散区，其后，将比所述漂移区浓度高的所述第二导电类型的杂质离子注入所述体区内及所述漂移区内，在所述体区内形成源极区，在所述漂移区形成漏极区，其后，氧化所述半导体衬底面，以至少共同重叠于所述体区的一部分及所述漂移区的一部分上的方式形成栅极氧化膜，然后在所述栅极氧化膜的上层形成栅电极。
根据这些制造方法，能够改善截止耐压、导通耐压、导通电阻的相互的折衷关系，能够实现低导通电阻、高截止耐压、高导通耐压的半导体装置。
根据本发明的半导体装置，能够改善截止耐压、导通耐压、导通电阻的相互的折衷关系，能够不使导通电阻增大而实现高耐压化。此外，根据本发明的半导体装置的制造方法，能够在不具有复杂的工序的情况下制造低导通电阻、高耐压的半导体装置。
附图说明
图1是本发明的N沟道型LDMOS晶体管的概略构造图。
图2是本发明的N沟道型LDMOS晶体管的概略构造图。
图3是在本发明的N沟道型LDMOS晶体管的概略构造图上示意地附加了电阻成分的图。
图4是用于说明埋入扩散区的形成间隔与截止耐压的关系的图。
图5是用于说明埋入扩散区的存在的有无与电势分布的关系的图。
图6是用于说明埋入扩散区的存在的有无与耗尽层延伸的关系的图。
图7是用于说明埋入扩散区的形成图案与电场集中地方的关系的图。
图8是用于说明埋入扩散区的形成图案与雪崩电流的关系的图表。
图9是表示第一实施方式的N沟道型LDMOS晶体管的制造方法的工序剖面图。
图10是第二实施方式的N沟道型LDMOS晶体管的概略构造图。
图11是表示埋入扩散区宽度和狭缝宽度的比ξ与导通电阻比及截止耐压比的关系的图表。
图12表示埋入扩散区的注入深度与导通电阻的关系的图表。
图13是表示第二实施方式的N沟道型LDMOS晶体管的制造方法的工序剖面图。
图14是其他实施方式的N沟道型LDMOS晶体管的概略构造图。
图15是其他实施方式的N沟道型LDMOS晶体管的概略构造图。
图16是其他实施方式的N沟道型LDMOS晶体管的概略构造图。
图17是现有的N沟道型LDMOS晶体管的概略构造图。
图18是表示截止耐压与导通耐压的折衷关系的图。
图19是表示栅极导通时的漏极电压与漏极电流的关系的图。
图20是使导通耐压提高的现有的N沟道型LDMOS晶体管的概略构造图。
图21是现有的多重表面(Multi-Resurf)结构的LDMOS晶体管的概略构造图。
具体实施方式
[第一实施方式]
对于本发明的半导体装置的第一实施方式，一边参照图1～图9的各图一边进行说明。另外，在下面的各图中，对与图17相同的结构要素附加相同的附图标记，并适当地省略其说明。
图1及图2表示本实施方式的半导体装置即N沟道LDMOS晶体管的概略构造图。图1(a)及图2(a)是俯视概略图，两者是完全相同的图。图1(b)及图2(b)是剖面概略图，各自的切断位置不同，图1(b)表示用线L1-L2切断的部分的剖面，图2(b)表示用线L3-L4切断的部分的剖面。
另外，这些图最终只是进行示意性的表示，实际尺寸比和图上的尺寸比不一定一致。在下面的各图中也是同样。
本实施方式的N沟道LDMOS晶体管与图17所示的构造相比，在取代P型埋入扩散区91而具备使其埋入形状不同的P型埋入扩散区4的方面有所不同。另外，图1(a)、图2(a)中用向右下斜线表示P型埋入扩散区4的形成区域。
图17所示的P型埋入扩散区91以与P型体区3的全部底面连续且其前端到达N型漂移区5内的方式全面埋入而形成。即，P型埋入扩散区91从其前端到达的N型漂移区5内的位置起朝向P型体区3的底面全面形成。
与之相对，图1及图2所示的P型埋入扩散区4不是设置为与P型体区3的全部底面连续，而是设置为与P型体区3的一部分区域的底面连续，另一方面，在其他区域底面不设置。也就是说，P型埋入扩散区4由与P型体区3的一部分底面离散性连结的多个部分构成。而且，这些各部分在从P型体区3朝向N型漂移区5的方向延伸，其前端部到达N型漂移区5内。即，P型埋入扩散区4构成在从P型体区3朝向N型漂移区5的方向延伸的长方形形状。图1及图2作为其一例，表示使P型埋入扩散区4以一定间隔平面性离开形成的情况。而且，图1所示的L1-L2线与在P型体区3的底面形成有P型埋入扩散区4的地方对应，图2所示的L3-L4线与在P型体区3的底面未形成有P型埋入扩散区4的地方对应。
通过这样的构造，从而与图17所示的现有结构相比，可以改善截止耐压、导通耐压、导通电阻的相互的折衷关系，由此，能够在不使导通电阻增大的情况下实现高耐压化。对于该点，进行以下说明。
图3是将图1及图2归纳为一个图，进而在各图内附加了导通电阻、沟道电阻等电阻成分的图。本实施方式的N沟道LDMOS晶体管的导通电阻R导通，通过与P型体区3的底面连续地形成有P型埋入扩散区4的L1-L2线所切断的地方的导通电阻R导通12、和在P型体区3的底面未形成有P型埋入扩散区4的L3-L4线所切断的地方的导通电阻R导通_34的并联连接来表达，由下面的公式1表示。
1/R导通＝1/R导通_12+1/R导通_34       (1)
此外，若将感应出电子的MOSFET的沟道电阻设为Rch、在栅漏重叠区域中电子蓄积的区域的电阻设为Racc、较薄掺杂的漂移区5内的电阻设为R漂移，则导通电阻R导通由下面的公式2表示。是：
R导通＝Rch+Racc+R漂移         (2)。
即，如图3所示，对于(L1-L2)的路径中的导通电阻R导通12、和(L3-L4)的路径中的导通电阻R导通_34，可以分别由下述公式3、公式4表示。另外，Rch_12、Racc_12、R漂移_12表示(L1-L2)的路径中的Rch、Racc、R漂移，Rch_34、Racc_34、R漂移_34表示(L3-L4)的路径中的Rch、Racc、R漂移。
R导通_12＝Rch_12+Racc_12+R漂移_12         (3)
R导通_34＝Rch_34+Racc_34+R漂移_34         (4)
在此，(L1-L2)的剖面构造、及(L3-L4)的剖面构造除P型埋入扩散区4的有无之外，是相同构造，因此，Rch及Racc两者相等，其结果是满足Rch_12＝Rch_34、及Racc_12＝Racc_34的关系。
另一方面，关于N型漂移区5内的电阻R漂移，在(L1-L2)的剖面结构中，由于通过P型埋入扩散区4的存在，使电子的通道变窄，所以与(L3-L4)的剖面构造相比，R漂移增大，满足R漂移_12＞R漂移_34的关系。
因此，根据公式3、公式4，为R导通_12＞R导通_34，根据该结果和公式1，本实施方式的N沟道LDMOS晶体管的导通电阻R导通满足下面的公式5的关系。
1/R导通＝1/R导通_12+1/R导通_34＞2/R导通_12      (5)
在公式5中，最右边的“2/R导通_12”与在P型体区3的底面未形成有P型埋入扩散区的情况下的LDMOS晶体管的导通电阻的倒数相对应。而且，最左边的1/R导通与图1及图2所示的本实施方式的LDMOS晶体管的导通电阻的倒数相对应。由此，根据公式5可知，本实施方式的N沟道LDMOS晶体管与图17的现有结构同样，可以比不具备P型埋入扩散区的现有的LDMOS晶体管的导通电阻降低。
下面，对截止耐压进行叙述。图4是用于说明截止耐压的图。图4(a)与图1～图3同样，是本实施方式的LDMOS晶体管的平面视概略图，但将长方形形状构成的P型埋入扩散区4的各长方块的间隔、即与延伸方向正交的方向的形成间隔(狭缝间隔)附注为L狭缝(Lslit)。此外，图4(b)将该形成间隔L狭缝的长度与LDMOS晶体管的截止耐压的关系做成图表。
如图4(b)所示，截止耐压依赖于P型埋入扩散区4的形成间隔L狭缝，L狭缝＝0μm，即在P型埋入扩散区4未空出间隔而形成的情况(与图17所示的现有的LDMOS晶体管同样的构造的情况)下，耐压最高。另一方面，在将向P型体区3的图4(a)的纸面上纵向延伸的长度设为W时，在L狭缝＝W的情况、即在P型体区3的整个区域的底面不存在P型埋入扩散区4的情况下，耐压最低。
这是基于如下的理由。即，在P型埋入扩散区4未空出间隔而形成的情况下，如图5(a)所示，在源极区6和漏极区8(或漂移区5)相向的整个区域中形成有P型埋入扩散区4，因此，图中的区域A所示的栅极边缘的电场充分地缓和，截止耐压增高。与之相对，在P型体区3的整个区域的底面不存在P型埋入扩散区4的情况下，上述图中的区域A所示的栅极边缘电场未缓和，截止耐压降低。
在图5示出P型埋入扩散区4存在的情况(a)和不存在的情况(b)的电势分布的概念图。在P型埋入扩散区4存在的情况下，耗尽层延伸至N型漏极区8的附近，因此，不会有在区域A附近电场集中的情况。与之相对，在P型埋入扩散区4不存在的情况下，耗尽层几乎没有延伸，因此，在区域A附近电场集中，截止耐压降低。例如，在设计截止耐压为100V以上的LDMOS晶体管的情况下，在P型埋入扩散区4存在的情况中，具有120V左右的截止耐压，但在P型埋入扩散区4不存在的情况中，截止耐压降至40V左右。
如图4(b)所示，截止耐压依赖于P型埋入扩散区4的形成间隔L狭缝，当将L狭缝设计为漂移长L漂移以下时，截止耐压开始上升，当设计得比L漂移/2小时，耐压能够充分地提高。因此，优选L狭缝设定为比L漂移/2小。(例如，图4(b)中的y)。在图6(a)示出这时的耗尽层的状态。另外，在该图中，为了比较，一并在(b)中示出全面形成P型埋入扩散区4时的耗尽层的状态、在(c)中示出未形成P型埋入扩散区4时的耗尽层的状态。
如图6(a)所示，在P型埋入扩散区4形成的地方和未形成的地方，耗尽层D 1的延伸不同，但通过设定为适当的L狭缝的值以对邻接的P型埋入扩散区4带来影响，从而即使在未形成P型埋入扩散区4的区域中，也可使耗尽层向漏极区8侧延伸。即使不会像在P型体区3的整个区域的底面存在P型埋入扩散区4的情况(图6(b))的耗尽层D2那样向漏极区8侧延伸，但当与在P型体区3的整个区域底面不存在P型埋入扩散区4的情况(图6(c))的耗尽层D3相比时，也可以使耗尽层充分向漏极区8侧延伸。由此，可以避免在栅极边缘(图5的区域A)附近电场集中，可以防止截止耐压降低。
这时，如图4(b)所示，只要将P型埋入扩散区4的形成间隔L狭 缝设定为L漂移/2以下，就可以实现与在P型体区3的整个区域的底面形成P型埋入扩散区4的情况大致同等的截止耐压。
下面，对导通耐压进行叙述。如前所述，为了使导通耐压提高，需要降低在栅极导通时使漏极电压增大的情况下的雪崩电流，但该雪崩电流I体由下面的公式6表示。
Figure BSA00000339726700131
另外，在上述公式6中，Emax表示栅极导通时使漏极电压增大的情况下的最大电场值，Ecri表示临界电场，α(T)表示温度系数为正的常数，I漏极表示在上述最大电场地方流动的漏极电流，λ是只要器件构造相同就为一定的常数。
根据公式6，为了降低雪崩电流，需要使Emax降低，或使I漏极即流过最大电场地方的漏极电流值降低。本发明的LDMOS晶体管通过使后者、即流过最大电场地方的漏极电流值I漏极降低，从而使雪崩电流降低。
在图17所示的现有的LDMOS晶体管中，在栅极导通时使漏极电压上升的情况下，如图7(b)的概略图所示，电场集中地方E2为N型漏极区8的源极区7侧边缘附近，漏极电流I漏极全部流过该最大电场地方E2。
与之相对，在本实施方式的LDMOS晶体管中，在栅极导通时使漏极电压上升的情况中，如图7(a)的概略图所示，电场集中地方E1为形成有埋入扩散区4的外侧位置中的N型漏极区8的源极区7侧边缘附近。即，伴随P型埋入扩散区4的形成间隔，该电场集中地方E1也在N型漏极区8的源极区7侧边缘附近具有规定的间隔而形成。这是因为，在栅极导通时，引起穿通造成的电场集中，因此在形成有P型埋入扩散区4的区域中耗尽层移动到漏极区8侧。
在此，当将形成有P型埋入扩散区4的地方的漏极电流设为I漏极1、将最大电场设为Emax1时，其雪崩电流I体1由下面的公式7表示。
Figure BSA00000339726700141
此外，当将未形成有P型埋入扩散区4的地方的漏极电流设为I漏极 2、将最大电场设为Emax2时，其雪崩电流I体2由下面的公式8表示。
Figure BSA00000339726700142
在此，如图7(a)所示，电场集中的地方E1是形成有P型埋入扩散区4的区域，因此Emax1＞Emax2成立。由此，根据公式7及公式8，I体 1＞I体2成立。
因此，本实施方式的LDMOS的总雪崩电流I体满足下面的公式9的关系。
I体＝I体1+I体2＜2I体1             (9)
在公式9中，最右边的“2I体1”与图17所示的现有的LDMOS晶体管、即以与P型体区3的全部底面连续且其前端到达N型漂移区5内的方式全面埋入P型埋入扩散区91时的LDMOS晶体管的雪崩电流对应。而且，最左边的“I体”表示本实施方式的LDMOS晶体管的雪崩电流。因此，根据公式9可知，本实施方式的LDMOS晶体管的雪崩电流可以比现有的LDMOS晶体管的雪崩电流降低。
因此，如图8所示，通过将P型埋入扩散区4与P型体区3的一部分底面连结而形成为长方形时的LDMOS晶体管(实线M1)，与以在P型体区3的全部底面形成、其前端到达N型漂移区5内的方式全面埋入形成时(虚线M2)相比，可以降低雪崩电流，结果是可以提高导通耐压。
如上所述，根据本实施方式的LDMOS晶体管，通过改善截止耐压、导通耐压、导通电阻的相互的折衷关系，从而可以在不使导通电阻增大的情况下实现高耐压化。
另外，在本实施方式中，还优选形成为：以在从图1(b)内的L5朝向L6的方向、即从栅极边缘朝向N型漏极区8的方向上N型漂移区5的浓度变为高浓度的方式，具有浓度梯度。通过这样，电场最易集中的栅极边缘附近的N型漂移区5的浓度降低，因此会促进栅极截止时的电场缓和。进而，在栅极导通时，相反，由于电场最易集中的N型漂移区8附近的浓度高，所以可以避免穿通造成的电场集中。由此，可以进一步改善截止耐压和导通耐压的折衷关系。
下面，参照图9，对本实施方式的LDMOS晶体管的制造方法进行说明。
如图9(a)所示，该N沟道LDMOS晶体管在P型半导体衬底1的表面的一部分形成场氧化膜(LOCOS氧化膜)11，通过P型杂质例如硼的注入，形成P型体区3。图9(a)中的LOCOS的长度即漂移长在谋求100V以上的高耐压化时设定为例如6μm以上。
其后，通过P型杂质例如硼的注入，形成P型埋入扩散区4。这时，以形成如L1-L2剖面图所示注入P型杂质的区域、和如L3-L4剖面图所示未注入P型杂质的区域的方式，使用交替设置有狭缝的掩模进行杂质注入。注入能量设定为1MeV以上的高能量注入。由此，P型埋入扩散区4示出如图1(a)所示那样的长方形形状。
接着，在与P型体区3离开的位置，例如以300KeV以上的注入能量进行N型杂质例如硅的注入，形成N型漂移区5。该N型漂移区5为了在不降低LDMOS晶体管的耐压的情况下使导通电阻降低而形成。
接着，如图9(b)所示，在P型半导体衬底1的表面区域形成栅极氧化膜13后，以横跨P型体区3的一部分上方及N型漂移区5的一部分上方的方式形成栅电极14。作为栅电极14形成工序，例如通过利用CVD法形成掺杂磷的多晶硅膜，在其上利用光刻技术对抗蚀剂进行构图，然后利用干刻蚀技术等对上述的多晶硅膜加工而进行。另外，在本实施方式中，由于形成有场氧化膜11，所以栅电极14以跨上位于N型漂移区5的上方的场氧化膜11的一部分上层的方式形成。
接着，例如利用注入磷或砷来形成N型源极区6、及N型漏极区8，并且利用注入例如硼等来形成P型体接触区7。
其后，如图9(c)所示，在表面利用例如常压CVD法形成层间绝缘膜15，进行回流(reflow)以减轻表面台阶。之后，在栅电极14、N型漏极区8、N型源极区6、及P型体接触区7上，对层间绝缘膜15进行接触刻蚀，形成开口。而且，在例如利用溅射使铝膜生长之后，利用光刻及干刻蚀对该铝膜进行构图以形成金属电极(21、22)。
另外，为了使N型漂移区5保持浓度梯度，只要在注入N型杂质离子以便形成N型漂移区5之后，例如，通过950℃以上的热扩散，在横向上保持浓度梯度即可。或者，在注入N型杂质离子时，通过使用多个掩模实施不同剂量的注入，从而也可以在横向上保持浓度梯度。
[实施方式2]
一边参照图10～图12的各图，一边对本发明的半导体装置的第二实施方式进行说明。另外，在下面的各图中，对与图17或第一实施方式相同的构成要素附加同一附图标记，并适当省略其说明。
本实施方式的LDMOS晶体管通过使P型埋入扩散区4离散性连结于P型体区3的一部分底面且以其前端部到达漂移区5内的方式使各离散部分向朝向漂移区5的方向延伸，从而在成为长方形形状的方面与第一实施方式是同样的。而且，与第一实施方式相比，在P型半导体衬底1上具有N型扩散区2，在该N型扩散区2上形成有P型体区3、N型漂移区5的方面有所不同。下面将该N型扩散区2称为“N型阱2”。
根据本实施方式，在P型体区3与P型半导体衬底1之间形成有N型阱2(N型扩散区)，因此，源极区8相对于P型半导体衬底1(GND电位)良好地电气分离。由此，即使在源电极对P型半导体衬底1要求电源电压相当的耐压的情况下也可以使用，与第一实施方式的LDMOS晶体管相比，在电路上利用范围广的方面是有效的。
图10是本实施方式的LDMOS的概略构造图，(a)表示立体概略图，(b)是在d1方向看(a)的立体概略图时的剖面构造图。另外，为了比较，(c)图示出在如(a)图示的情况中在d1方向看现有的LDMOS晶体管(图17的构造)时的剖面构造图。
在图17所示的现有的LDMOS晶体管、即以使P型埋入扩散区91与P型体区3的底面整个面连续且其前端到达N型漂移区5内的方式全面埋入形成的现有结构的LDMOS晶体管中，如图10(c)所示，在栅极截止时，在使漏极电压增大的情况下，耗尽层向P型埋入扩散区91的上下延伸(图中的虚线)。由此，通过使位于P型埋入扩散区91的上方的N型漂移区5完全地耗尽化，从而表面电场缓和，截止耐压增大。
另一方面，在本实施方式的LDMOS晶体管中，如图10(b)所示，在栅极截止时，在使漏极电压增大的情况下，耗尽层向P型埋入扩散区4的上下左右延伸(图中的虚线)。这时，通过适当地调节狭缝宽度L狭缝、及P型埋入扩散区4的深度Xn，从而可以使P型埋入扩散区4的左右及上方完全耗尽化。这样，通过使表面电场缓和，从而可以使截止耐压增大。截止耐压依赖于P型埋入扩散区4的宽度Wpr和狭缝宽度L狭缝的比ξ＝L狭缝/Wpr，详细后述。另外，图10(b)中的Wn表示由P型埋入扩散区4夹持的地方的N型阱2的宽度，但是该值即是与P型埋入扩散区4的形成间隔L狭缝对应的值。
此外，关于导通耐压，与第一实施方式同样地，与现有结构相比，可以降低雪崩电流，结果可以提高导通耐压。由于说明与第一实施方式重复，所以在此省略。
下面，关于导通电阻，使用图10(b)及图11进行说明。图11是表示导通电阻比及截止耐压比、和ξ(＝L狭缝/Wpr)的关系的图表。在图11中，实线M3表示导通电阻比与ξ的关系，虚线M4表示截止耐压比与ξ的关系。
如图10(b)所示，将P型埋入扩散区4的深度设为Xn、宽度设为Wpr、狭缝宽度设为L狭缝、N型阱2的深度设为Xhn。此外，当将图10(b)所示的本实施方式的LDMOS晶体管的导通电阻设为R导通1、图10(c)所示的现有LDMOS晶体管的导通电阻设为R导通2时，两者的导通电阻比：R导通1/R导通2如图11所示，依赖于ξ＝L狭缝/Wpr，ξ越增大，导通电阻比越能降低。ξ的值增大的含义是相对于P型埋入扩散区4的形成宽度的该区域的形成间隔大，这时，如在第一实施方式中说明的那样，由于R漂移的电阻值低的区域增加，所以导通电阻值降低。
关于截止耐压进行说明。当将图10(b)所示的本实施方式的LDMOS晶体管截止耐压设为BVds1、图10(c)所示的现有LDMOS晶体管的截止耐压设为BVds2时，两者的耐压比BVds1/BVds2如图11所示，依赖于ξ＝L狭缝/Wpr，ξ越大，截止耐压比越小。P型埋入扩散区4具有间隔地形成时，如图10(b)所示，在从该P型埋入扩散区4延伸的耗尽层到达的范围内可以确保耐压，另一方面，在耗尽层未到达的区域内耐压降低。在图11中可知，当P型埋入扩散区4的狭缝宽度比其形成宽度宽时(ξ＞1)，存在从P型埋入扩散区4延伸的耗尽层未到达的区域，耐压急剧地降低。
因此，根据图11，当考虑截止耐压时，优选将ξ＝L狭缝/Wpr设定为1以下，例如，ξ＝0.5时，导通电阻比为0.45，根据本实施方式可知，可确保高截止耐压并且导通电阻可以大幅降低。另外，这点在第一实施方式的构造中也是同样。
另外，近年来，作为可以改善截止耐压与导通电阻的折衷关系的装置，公知有日本特开2000-28617记载的所谓多重表面构造、超级接合构造的LDMOS晶体管。这种MOSFET的特征是如图21所示，作为漂移层，N型扩散区及P型扩散区形成为条状相互交替配置。通过这种构造，漂移层易耗尽化，可以提高漂移层的剂量的浓度，因此具有可以降低导通电阻的这种特征。
但是，在该现有构造中，P型扩散区存在于衬底表面，因此，栅极导通时的电流只在N型扩散区流动。另一方面，根据本实施方式，如图10(b)所示，由于P型扩散区作为埋入扩散区4形成，所以栅极导通时的电流在P型埋入扩散区4的上方的N型阱2、和由分开形成的多个P埋入扩散区4夹持的位置处形成的N型阱2中流动，因此在可以降低导通电阻的方面是有利的。
另外，P型埋入扩散区4的RESURF效果很大程度依赖于P型埋入扩散区4的实际的杂质浓度，并与N型漂移区5的浓度相匹配地最优化。假定如第一实施方式那样，在比P型埋入扩散区4深地形成N型漂移区5的情况下，P型埋入扩散区4的杂质浓度利用N型漂移区5消除，P型埋入扩散区4的有效的杂质浓度一定程度地降低。因此，需要假定该浓度降低来设计LDMOS晶体管。
但是，如图10(a)所示，在本实施方式中通过设置N型阱2，可以比P型埋入扩散区4浅地形成N型漂移区5。由此，可以比第一实施方式减小N型漂移区5的浓度对P型埋入扩散区4的有效浓度的影响，可以简化LDMOS晶体管的设计。进而，在制造处理时即使在N型漂移区5的浓度产生偏差时，也可以减小对P型埋入扩散区4的有效浓度的影响，因此可以制造示出稳定的电特性的LDMOS晶体管。
此外，在本实施方式中，可以分别对N型漂移区5和N型阱2进行浓度设定。因此，通过较高设定N型漂移区5的浓度以使导通电阻降低，并且使N型阱2比N型漂移区5浓度低，从而可以不使截止耐压降低。为了不使截止耐压降低，需要使图10(b)所示的P型埋入扩散区4的上方及左右完全耗尽化，但根据本实施方式的结构，通过对上方调节P型埋入扩散区的注入深度Xn，对左右较低地设定N型阱2的浓度，从而可以实现该目标。
由于N型漂移区5位于P型埋入扩散区4的上方，其浓度比在P型埋入扩散区4的左右形成的N型阱2高，所以难以完全耗尽化。因此，当只考虑截止耐压时，优选较浅地形成P型埋入扩散区Xn。然而，当使该注入深度Xn浅时，所谓准饱和现象(Quasi-Saturation)显著。准饱和现象是指栅极导通时的漏极电流如通常的MOS晶体管那样不是因沟道的夹断而饱和，而是因漂移区5的电子饱和速度而饱和的现象，有不仅降低了漏极电流的饱和电流值而且导通电阻也增大了的问题。
在图12示出Xn＝1μm时和Xn＝1.5μm时的、栅极导通时的漏极电流对漏极电压的关系。另外，在图12的图表中，以截止耐压为相同的方式使N型漂移区5的浓度最优化。
如图12所示，与Xn＝1μm的情况相比，Xn＝1.5μm的情况更可以将漏极电流的饱和电流值维持在高值，更可以使导通电阻降低。因此，对于P型埋入扩散区4的注入深度Xn，优选设定为Xn≥1.5μm。这在第一实施方式的结构中也是同样。
下面，参照图13对本实施方式的LDMOS晶体管的制造方法进行说明。另外，与图9的情况同样，一并示出P型埋入扩散区4的形成地方的剖面图(L1-L2剖面图)、和P型埋入扩散区4的非形成地方的剖面图(L3-L4的剖面图)。
如图13(a)所示，该N沟道LDMOS晶体管对P型半导体衬底1注入N型杂质，利用高温开进(drive in)造成的热扩散，使N型阱2形成到所希望的深度。作为N型杂质例如使用磷，注入能量例如为2MeV以上，剂量为1.0×1013cm-2以下。此外，进行杂质注入的区域例如通过使用与高能量注入相对应的厚膜的抗蚀剂以利用光刻技术等将进行注入的区域进行开口的方式进行构图而规定。其后，在N型阱2的表面的一部分形成场氧化膜(LOCOS氧化膜)11。漂移长在谋求100V以上的高耐压化的情况下，例如设定为6μm以上。另外，在图13的结构中，场氧化膜11的从源极区6朝向漏极区8的方向的长度(LOCOS长)与上述漂移长相对应。
接着，如图13(b)所示，通过P型杂质例如硼的注入，形成P型体区3。其后，通过P型杂质例如硼的注入，形成P型埋入扩散区4。这时，以形成如L1-L2剖面图所示注入P型杂质的区域、和如L3-L4剖面图所示未注入P型杂质的区域的方式，使用交替设置有狭缝的掩模进行杂质注入。注入能量为1MeV以上的高能量注入。由此，P型埋入扩散区4示出如图1(a)所示那样的长方形形状。
接着，如图13(c)所示，在与P型体区3离开的位置利用例如300KeV以上的注入能量进行N型杂质例如磷的注入，形成N型漂移区5。该N型漂移区5不会降低LDMOS晶体管的耐压，为了使导通电阻降低而形成。
另外，在比P型埋入扩散区4浅地形成N型漂移区5的情况下，以N型漂移区5的深度例如为1μm以下、P型埋入扩散区4的深度例如为1.5μm以上的方式，设定各自的杂质离子注入条件。此外，在比N型漂移区5低地设定N型阱2的浓度的情况下，例如将N型阱2的浓度设为3.0×1016cm-3以下，将N型漂移区5的浓度设为3.0×1016cm-3以上、N型源极/漏极区(6，8)的杂质浓度以下。
其后，与第一实施方式同样，形成栅极氧化膜13及栅电极14，然后如图13(d)所示，通过例如磷或砷的注入，形成N型源极区6、及N型漏极区8，并且利用例如硼等的注入形成P型体接触区7。而且，形成层间绝缘膜15、金属电极(21、22)。
另外，在本实施方式中也与第一实施方式同样，优选形成为以在从栅极边缘朝向N型漏极区8的方向上N型漂移区5的浓度变为高浓度的方式具有浓度梯度。对于为此的方法，也可以利用与第一实施方式中如上所述的方法同样的方法。
[其他实施方式]
下面，对其他实施方式进行说明。
(1)如图14所示，也可以将P型埋入扩散区4的狭缝形状形成为梯形形状。这时，特别优选将P型埋入扩散区4的宽度Wp(x)做成越靠近N型漏极区8越大，相反将N型漂移区5的宽度Wn(x)做成越靠近N型漏极区8越小。在图14中(a)表示俯视概略图，(b)表示立体概略图。此外，(c)为示意地放大(a)内的一部分区域X1的图。
一般，为了利用超级接合构造实现高耐压，需要将交替配置的N型区域和P型区域完全耗尽化，但为了完全耗尽化，当将P型埋入扩散区的浓度设为Na(x)、N型漂移区的浓度设为Nd(x)时，需要满足下述公式10的关系。
Na(x)×Wp(x)＝Nd(x)×Wn(x)       (10)
因此，在该其他实施方式中，优选P型埋入扩散区4以越靠近N型漏极区8浓度越低的方式形成，相反，以越靠近N型漏极区8浓度越高的方式形成N型漂移区5。
如前所述，在截止耐压时重要的是进行栅极边缘的电场缓和，由于在栅极边缘的上部存在栅电极14，所以利用栅电极14产生的场效电板(field-plate)效应，即使P型埋入扩散区4产生的电场缓和的帮助小，也可以充分地进行电场缓和。因此，在栅极边缘附近较小地形成P型埋入扩散区4的宽度Wp，另一方面，在场效电板效应减小的N型漏极区8附近，较大地形成P型埋入扩散区4的宽度Wp。这样，通过使P型埋入扩散区4的宽度Wp(x)、及杂质浓度Na(x)最优化，从而例如可以整体上使N型漂移区5的杂质浓度Nd(x)变浓，或较大地形成N型漂移区5的宽度Wn(x)，因此，结果是可以降低N型漏极区5的电阻值，可以降低导通电阻。
另外，在该其他实施方式中，与第二实施方式的图10同样，对于形成有N型阱2的情况，参照图14进行说明，但即使如第一实施方式的结构那样在未形成有N型阱2的情况中，也同样可以实现。
(2)在上述第一实施方式中，举例说明了将P型埋入扩散区4构成为长方形形状的情况，但只要至少在N型漂移区5内以及P型体区3和N型漂移区5之间将P型埋入扩散区4离散性形成即可。
也就是说，也可以使P型埋入扩散区4为如下方式：在P型体区3的底面位置，与P型体区3的整个底面连结，另一方面，在P型体区3的外侧(N型漏极区8侧)位置，从P型体区3朝向N型漂移区5离散性延伸而形成多个突出部，并且使这些各突出部的前端到达N型漂移区5内。在图15及图16仿效图1及图2的图示方法示出这种情况中的概略构造图。图15(a)及图16(a)为俯视概略图，两者是完全相同的图。图15(b)及图16(b)为剖面概略图，但各自的切断位置不同，图15(b)表示用线L1-L1切断的部分的剖面，图16(b)表示用线L3-L4切断的部分的剖面。
在该其他实施方式中，在P型体区3的底面位置处，全面形成P型埋入扩散区4，因此，与图2的情况不同，在用线L3-L4切断的部分的剖面图中也显示出P型埋入扩散区4。另一方面，在P型体区3和N型漂移区5的相向位置、以及N型漂移区5的内部位置处，与图1及图2的情况同样，离散性形成，因此在用线L3-L4切断的部分的剖面图中没有显示出P型埋入扩散区4。
这样，即使是以梳形构成P型埋入扩散区4的情况下，也与图1及图2所示的第一实施方式的构造同样，在N型漂移区5内、以及P型体区3和N型漂移区5之间离散性形成，因此，电场集中地方与图7(a)同样离散性形成。由此，在该其他实施方式的构造中，也可以使漏极电流分开流动在通过电场集中地方的电流路径和不通过电场集中地方的电流路径中，因此，与P型埋入扩散区91全面埋入的图17所示的现有结构相比，可以减小漏极电流(雪崩电流)，可以便导通耐压提高。
同样地，只要是第二实施方式的结构，只要至少在N型漂移区5的下方位置处的N型阱2内、及P型体区3与N型漂移区5之间的下方位置处的N型阱2内，离散性地形成P型埋入扩散区4即可。也就是说，也可以使P型埋入扩散区4为如下方式：在P型体区3的底面位置，与P型体区3的整个底面连结，另一方面，在P型体区3的外侧(N型漏极区8侧)位置，从P型体区3朝向N型漂移区5离散性延伸而形成多个突出部，并且这些各突出部的前端到达N型漂移区5的下方位置处的N型阱2内。
(3)在上述各实施方式中，举例说明了形成场氧化膜11并以栅电极14跨上其一部分上方的方式形成的情况。但是，本发明的技术即使在不形成场氧化膜11，而共同重叠于P型体区3的一部分及N型漂移区5的一部分上而形成栅极氧化膜13，并在其上层形成栅电极14的情况下，也可以实现同样的效果。
(4)在上述的各实施方式中，P型埋入扩散区4的狭缝宽度(形成间隔)不一定必须要以等间隔形成。
(5)在上述各实施方式中，对在P型半导体衬底上具有P型体区和N型源极/漏极区而成的N沟道型的LDMOS晶体管进行了说明，但是通过使各极性反转，也可以实现表示同样效果的P型沟道型LDMOS晶体管。
(6)在上述各实施方式中，假定了漏极区8包围源极区7这样的形状，但是源极区7和漏极区8的位置关系也可以逆转。在该情况下，为P型体区3包围N型漂移区5这样的形状。
(7)在上述各实施方式中，以使源电极21和体区3的接触电阻减少的方式在体区3内形成高浓度P型的体接触区7，但是即使是不形成体接触区7的情况，也可以实现改善了截止耐压、导通耐压、导通电阻的相互的折衷关系的LDMOS晶体管。

Claims (14)

1.一种半导体装置，其中，具备：
第一导电类型的半导体衬底；
所述第一导电类型的体区，形成于所述半导体衬底内；
第二导电类型的漂移区，在所述半导体衬底内，在与所述半导体衬底的衬底面平行的方向上离开所述体区而形成；
所述第二导电类型的漏极区，形成于所述漂移区内，比该漂移区浓度高；
所述第二导电类型的源极区，形成于所述体区内，比所述漂移区浓度高；
所述第一导电类型的埋入扩散区，其以下述方式形成：与所述体区的底面连结，并且具有从所述体区起在作为所述漂移区与所述体区的离开方向的第一方向上延伸的多个突出部，所述突出部的各前端达到所述漂移区内；
栅极氧化膜，共同重叠于所述体区的一部分及所述漂移区的一部分上而形成；以及
栅电极，形成于所述栅极氧化膜的上层。
2.如权利要求1所述的半导体装置，其中，
在所述半导体衬底内具有所述第二导电类型的阱，
所述体区、所述漂移区和所述埋入扩散区都形成于所述阱内。
3.一种半导体装置，其中，具备：
第一导电类型的半导体衬底；
第二导电类型的阱区，形成于所述半导体衬底内；
所述第一导电类型的体区，形成于所述阱区内；
第二导电类型的漂移区，在所述阱区内，在与所述半导体衬底的衬底面平行的方向上离开所述体区而形成；
所述第二导电类型的漏极区，形成于所述漂移区，比该漂移区浓度高；
所述第二导电类型的源极区，形成于所述体区内，比所述漂移区浓度高；
所述第一导电类型的埋入扩散区，其以下述方式形成：与所述体区的底面连结，并且具有从所述体区起在作为所述漂移区与所述体区的离开方向的第一方向上延伸的多个突出部，所述突出部的各前端达到所述漂移区的下方位置；
栅极氧化膜，共同重叠于所述体区的一部分及所述漂移区的一部分上而形成；以及
栅电极，形成于所述栅极氧化膜的上层。
4.如权利要求2或3所述的半导体装置，其中，
所述阱区比所述漂移区浓度低。
5.如权利要求1或3所述的半导体装置，其中，
所述埋入扩散区由与所述体区的一部分底面离散性连结的多个部分构成，所述各部分通过在所述第一方向延伸，从而构成形成所述多个突出部的长方形形状。
6.如权利要求1或3所述的半导体装置，其中，
所述埋入扩散区构成梳形形状，该梳形形状是与所述体区的整个底面连结而且具有从所述体区起在所述第一方向上延伸的多个突出部。
7.如权利要求1或3所述的半导体装置，其中，
所述埋入扩散区的所述多个突出部在与所述半导体衬底的衬底面平行的方向、即与所述第一方向正交的第二方向具有等间隔的狭缝宽度而形成，
所述狭缝宽度设定为存在于下层形成有所述栅极氧化膜的位置的所述栅电极与所述漏极区的所述第一方向的离开距离的1/2倍以下。
8.如权利要求1或3所述的半导体装置，其中，
所述埋入扩散区的所述多个突出部以在与所述半导体衬底的衬底面平行的方向、即与所述第一方向正交的第二方向具有等间隔的狭缝宽度离开的状态形成，
所述狭缝宽度设定为所述埋入扩散区的所述多个突出部的所述第二方向的宽度以下。
9.如权利要求1或3所述的半导体装置，其中，
所述漂移区具有浓度梯度而形成，该浓度梯度是从存在于下层形成有所述栅极氧化膜的位置的所述栅电极的所述漏极区侧的端部即栅极边缘的下方位置朝向所述漏极区、杂质浓度变为高浓度的浓度梯度。
10.如权利要求1或3所述的半导体装置，其中，
所述埋入扩散区从所述体区的底面越靠近所述漏极区，向与所述半导体衬底的衬底面平行的方向、即与所述第一方向正交的第二方向越扩展地形成。
11.如权利要求1或3所述的半导体装置，其中，
所述埋入扩散区在距所述半导体衬底的衬底面1.5μm以上的深度位置形成。
12.一种半导体装置的制造方法，其中，
不分先后顺序地进行在第一导电类型的半导体衬底上注入所述第一导电类型的杂质离子而形成体区的工序、和在所述半导体衬底上的与所述体区在平行于所述半导体衬底的衬底面的方向上离开的位置注入第二导电类型的杂质离子而形成漂移区的工序，
其后，在与所述半导体衬底的衬底面平行的方向，使用在与作为所述漂移区和所述体区的离开方向的第一方向正交的方向上设置有并列的多个狭缝的掩模图形，以比所述体区形成时更高的注入能量注入所述第一导电类型的杂质离子，由此，以与所述体区的底面连结并且从所述体区起在所述第一方向上延伸的多个突出部的各前端达到所述漂移区的方式形成埋入扩散区，
其后，将比所述漂移区浓度高的所述第二导电类型的杂质离子注入所述体区内及所述漂移区内，在所述体区内形成源极区，在所述漂移区内形成漏极区，
其后，氧化所述半导体衬底的表面，以至少共同重叠于所述体区的一部分及所述漂移区的一部分上的方式形成栅极氧化膜，然后在所述栅极氧化膜的上层形成栅电极。
13.如权利要求12所述的半导体装置的制造方法，其中，
在形成所述体区及所述漂移区之前，具有在所述半导体衬底内注入所述第二导电类型的杂质离子、形成比所述漂移区浓度低的阱区的工序，
所述体区及所述漂移区形成于所述阱区内。
14.一种半导体装置的制造方法，其中，
在第一导电类型的半导体衬底内注入第二导电类型的杂质离子形成阱区后，
不分先后顺序地进行在所述阱区内注入所述第一导电类型的杂质离子而形成体区的工序、和在所述阱区内与所述体区在平行于所述半导体衬底的衬底面的方向上离开的位置注入第二导电类型的杂质离子而形成漂移区的工序，
其后，在与所述半导体衬底的衬底面平行的方向，使用在与作为所述漂移区和所述体区的离开方向的第一方向正交的方向上设置有并列的多个狭缝的掩模图案，以比所述体区形成时更高的注入能量注入所述第一导电类型的杂质离子，由此，以与所述体区的底面连结并且从所述体区起在所述第一方向上延伸的多个突出部的各前端达到所述漂移区的下方的方式形成埋入扩散区，
其后，将比所述漂移区浓度高的所述第二导电类型的杂质离子注入所述体区内及所述漂移区内，在所述体区内形成源极区，在所述漂移区形成漏极区，
其后，氧化所述半导体衬底的表面，以至少共同重叠于所述体区的一部分及所述漂移区的一部分上的方式形成栅极氧化膜，然后在所述栅极氧化膜的上层形成栅电极。
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