CN108735817A - 具有沟槽底部中的偏移的SiC半导体器件 - Google Patents

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Abstract

本发明公开了具有沟槽底部中的偏移的SiC半导体器件。一种半导体器件，包括从第一表面延伸到SiC半导体主体中的沟槽。所述沟槽具有第一侧壁、与第一侧壁相对的第二侧壁和沟槽底部。栅极电极布置在所述沟槽中并且通过沟槽电介质与所述SiC半导体主体电气绝缘。第一导电类型的主体区邻接第一侧壁。第一导电类型的屏蔽结构邻接沟槽底部和第二侧壁的至少一部分。沟槽底部的第一区段和沟槽底部的第二区段沿着从第一表面延伸到SiC半导体主体的与第一表面相对的第二表面的垂直方向相对于彼此偏移一个垂直偏移。

Description

具有沟槽底部中的偏移的SiC半导体器件
技术领域
本发明涉及具有沟槽底部中的偏移的SiC半导体器件。
背景技术
宽带隙半导体器件基于具有至少2 eV或至少3 eV的带隙的半导体材料并且允许与基于常规硅的半导体器件相比的较低导通状态电阻、在高温度下的操作、较低开关损耗和较低泄漏电流。基于宽带隙材料的半导体器件可以包括具有条带形沟槽栅极电极的晶体管单元，所述条带形沟槽栅极电极控制由半导体材料形成的在相邻沟槽栅极结构之间的台面部分的两个相对纵向台面侧壁中的仅一个中的晶体管沟道。
期望改进具有沟槽栅极的SiC半导体器件的器件特性，并且进一步扩展此类器件的应用的范围。
发明内容
本公开涉及一种包括沟槽的半导体器件，所述沟槽从第一表面延伸到SiC半导体主体中。所述沟槽具有第一侧壁、与第一侧壁相对的第二侧壁和沟槽底部。电极，其可以是栅极电极，布置在所述沟槽中并且通过沟槽电介质（其可以是栅极电介质）与半导体主体电气绝缘。第一导电类型的主体区邻接第一侧壁。第一导电类型的屏蔽结构邻接沟槽底部和第二侧壁的至少一部分。沿着从第一表面延伸到SiC半导体主体的与第一表面相对的第二表面的垂直方向，沟槽底部的第一区段和沟槽底部的第二区段相对于彼此偏移一个垂直偏移。
本公开还涉及一种制造半导体器件的方法。该方法包括从第一表面向半导体主体中形成第一沟槽。该方法进一步包括通过穿过第一沟槽的底部向SiC半导体主体中引入第一导电类型的掺杂剂而在SiC半导体主体中形成第一导电类型的屏蔽结构。该方法进一步包括从第一表面向SiC半导体主体中形成第二沟槽，其中第二沟槽比第一沟槽向SiC半导体主体中延伸得更深，并且第一沟槽和第二沟槽彼此横向合并，由此设置第二沟槽的沟槽底部的第二区段，所述第二区段比第二沟槽的沟槽底部的第一区段在SiC半导体主体中更深。
本领域技术人员在阅读下面的详细描述时和在查看附图时将认识到附加的特征和优点。
附图说明
附图被包括以提供对本发明的进一步理解并且被并入在本说明书中且构成本说明书的一部分。附图图示实施例并且和本描述一起用于解释本发明的原理。将容易领会到本发明的其他实施例和意图的优点，因为通过参考下面的详细描述它们变得更好理解。
图1是用于图示具有在沟槽底部处的垂直偏移的半导体器件的SiC半导体主体的横截面视图。
图2是用于图示邻接沟槽的侧壁和底侧的屏蔽结构的SiC半导体主体的横截面视图。
图3是用于图示具有在底侧处的偏移的源极区的SiC半导体主体的横截面视图。
图4是用于图示源极区的导电类型的区的SiC半导体主体的横截面视图，该区在与其中定位该源极区的侧壁相对的侧壁处邻接沟槽。
图5是用于图示在沟槽底部处比在沟槽侧壁处具有更大厚度的沟槽电介质的SiC半导体主体的横截面视图。
图6是用于图示具有在沟槽底部处的经圆化的拐角的沟槽的SiC半导体主体的横截面视图。
图7是用于图示邻接主体区的电流扩展区域的SiC半导体主体的横截面视图。
图8A和8B是用于图示并联电气连接的晶体管单元的SiC半导体主体的示意性顶视图和横截面视图。
图9是用于图示在SiC半导体主体中制造半导体器件的方法的示意性流程图。
图10A至10I是用于图示用于制造半导体器件的方法的过程特征的SiC半导体主体的示意性横截面视图。
具体实施方式
在下面的详细描述中，参考附图，所述附图形成本文的一部分并且在其中通过图示的方式示出具体实施例，在所述具体实施例中可以实践本公开。应当理解的是，在不脱离本发明的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑的改变。例如，针对一个实施例图示或描述的特征可以用在其他实施例上或者结合其他实施例使用以产生又另一实施例。旨在本公开包括这样的修改和变化。使用具体语言描述了示例，所述具体语言不应该被解释为限制所附权利要求的范围。绘图不是按比例的并且仅用于说明性目的。为了清楚起见，如果没有另外说明，则在不同绘图中，相同的元件已通过相应的参考标记来指定。
术语“具有”、“含有”、“包含”、“包括”等等是开放的，并且所述术语指示说明的结构、元件或特征的存在但是不排除附加的元件或特征的存在。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文清楚地另外指示。
术语“电气连接”描述在电气连接的元件之间的永久低欧姆连接，例如在关心的元件之间的直接接触或者经由金属和/或高掺杂半导体的低欧姆连接。术语“电气耦合”包括，适配用于信号传输的一个或多个介入元件可以存在于电气耦合的元件之间，例如临时提供第一状态下的低欧姆连接和第二状态下的高欧姆电去耦合的元件。
附图通过紧接着掺杂类型“n”或“p”指示“-”或“+”来图示相对掺杂浓度。例如，“n-”意指低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更高的掺杂浓度。相同相对掺杂浓度的掺杂区未必具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
如在该说明书中使用的术语“水平的”旨在描述基本上平行于半导体衬底或主体的第一或主表面的取向。这可以例如是晶片或管芯的表面。
如在本说明书中使用的术语“垂直的”旨在描述基本上垂直于第一表面（即，平行于半导体衬底或主体的第一表面的法线方向）布置的取向。
在该说明书中，半导体衬底或半导体主体的第二表面被认为是由半导体衬底的下部或背侧表面形成的，而第一表面被认为是由半导体衬底的上部、前面或主表面形成的。因此，如在本说明书中使用的术语“在…之上”和“在…之下”描述结构特征相对于另一个的相对位置。
在本说明书中，p掺杂被称为第一导电类型而n掺杂被称为第二导电类型。替换地，半导体器件可以形成具有相反的掺杂关系，使得第一导电类型可以是n掺杂并且第二导电类型可以是p掺杂。
图1是用于图示半导体器件1000的SiC半导体主体100的一部分的示意性横截面视图。
沟槽102从第一表面104延伸到SiC半导体主体100中。沟槽具有第一侧壁106、与第一侧壁106相对的第二侧壁108和沟槽底部110。电极112布置在沟槽102中并且通过沟槽电介质114与半导体主体100电气绝缘。可能的是，仅一个电极112布置在沟槽102中。电极112可以是栅极电极，并且沟槽电介质114可以是栅极电介质。
第一导电类型的主体区118邻接第一侧壁106。第一导电类型的屏蔽结构120邻接沟槽底部110和第二侧壁108的至少一部分。沿着从第一表面104延伸到SiC半导体主体100的与第一表面104相对的第二表面122的垂直方向y，沟槽底部110的第一区段1101和沟槽底部110的第二区段1102相对于彼此偏移一个垂直偏移（高度或距离）h。例如，垂直偏移h的范围可以从10nm到100nm。
屏蔽结构120可以通过限制沟槽电介质114中（例如，位于第一区段1101和第一侧壁106之间的过渡处的沟槽拐角处）的电场强度而允许实现半导体器件1000在阻断状况下的期望的可靠性。由于最大电场强度可以位于屏蔽结构120的在沟槽底部110以下的部分中，所以扩大屏蔽结构120的深度可以允许减小沟槽拐角处的电场强度，由此改进器件可靠性。因此，通过提供在沟槽底部110的第一区段1101和沟槽底部110的第二区段1102之间的垂直偏移h，从第一侧壁106处的沟槽拐角到屏蔽结构120内的最大电场强度的位置的距离可以增加，由此允许改进的器件可靠性。
第二导电类型的源极区121邻接第一侧壁106。
在一个或多个实施例中，半导体器件1000可以包括晶体管单元并且举例来说可以是IGFET（绝缘栅场效应晶体管），例如MOSFET（金属氧化物半导体FET）、IGBT（绝缘栅双极型晶体管）或MCD（MOS受控二极管），其中所述MOSFET通常意义上涉及具有金属栅极的FET以及具有基于掺杂半导体材料的栅极的FET。
在一个或多个实施例中，SiC半导体主体100的材料是2H-SiC（2H多型体的SiC）、6H-SiC或15R-SiC。在一个或多个另外的实施例中，SiC半导体主体100的半导体材料是4H多型体的碳化硅（4H-SiC）。
第一侧壁106可以垂直于第一表面104、或者可以随着到第一表面104的距离的增加而逐渐变细。在一个或多个实施例中，第一侧壁106的侧壁平面由提供高电荷载流子迁移率的主晶面（例如，（11-20）晶面）形成。
电极112可以是栅极电极，并且可以包括重掺杂的多晶硅材料和/或含金属的材料，或者由其构成。
在一个或多个实施例中，沟槽底部110的第二区段1102比沟槽底部110的第一区段1101在SiC半导体主体100中布置得更深。因此，沟槽底部110的第一区段1101和第一表面104处的参考水平之间的垂直距离小于在沟槽底部110的第二区段1102和所述参考水平之间的垂直距离。
在一个或多个实施例中，电极112的底部的第二区段1122比电极112的底部的第一区段1121在SiC半导体主体100中沿着垂直方向y布置得更深。因此，电极112的底部的第一区段1121和电极112的底部的第二区段1122相对于彼此偏移，例如偏移一个对应于沟槽底部110的第一区段1101和沟槽底部110的第二区段1102之间的垂直偏移h的垂直偏移。
参考在图2中图示的示意性横截面视图，在一个或多个实施例中，屏蔽结构120包括第一导电类型的屏蔽区1201和第一导电类型的连接区1202。连接区1202布置在屏蔽区1201和第一表面104之间。屏蔽结构120的掺杂浓度分布图（参见在图2的右部分中的示例性图示）沿着垂直方向y具有峰P，该峰P比沟槽底部110在SiC半导体主体100中定位得更深。
在一个或多个实施例中，在沟槽底部110的第一区段1101和屏蔽区的峰P之间的垂直距离dv1的范围例如从200nm到800nm，或者从300nm到500nm。
参考图3中图示的示意性横截面视图，在一个或多个实施例中，源极区121的第一部分1211布置在沟槽102的第一侧壁106和源极区121的第二部分1212之间，并且第二部分1212的底部比第一部分1211的底部在SiC半导体主体100中沿着垂直方向y布置得更深。在源极区121的第一部分1211的底部和源极区121的第二部分1212的底部之间的垂直距离dv2可以对应于垂直偏移h。
在图1至3中图示的实施例中，屏蔽结构120在第一表面104处邻接第二侧壁108。在图1至3中图示的实施例中，屏蔽结构120进一步邻接第一表面104。因此，源极区121在第二侧壁108处不存在，并且可以通过更改电极112处的电压来使沟道导电性仅在第一侧壁106处接通和切断。
参考图4的示意性横截面视图，半导体器件1000进一步包括邻接第二侧壁108和第一表面104的第二导电类型的区124。由于相对于主晶面的不同取向，沟槽电介质114的形成在第二侧壁108上的部分的半导体界面可以比沟槽电介质114的形成在第一侧壁106上的部分包含更多的针对电荷载流子的界面状态，使得沿着两个侧壁形成的反型沟道的电荷载流子迁移率和阈值电压是不同的。为了允许阈值电压的窄的规格，源极区121典型地排他地沿着第一侧壁106而形成，所述第一侧壁106是主晶面，例如（11-20）晶面，而反型沟道沿着相对于主晶面倾斜的第二侧壁108的形成典型地由于省略了源极区沿着第二侧壁108的形成而被抑制。此外，仅沿着第一侧壁106形成源极区121可以减轻对于主体区118的接触结构以及对于保护沟槽电介质114不受FET中的漏极电位的影响或者不受IGBT中的集电极电位的影响的其他结构的覆盖容差。
相比之下，尽管全部也至少沿着第二侧壁108的部分形成第二导电类型的区124允许增加栅极至源极电容Cgs而对其他器件参数没有负面影响。
参考图5的示意性横截面视图，沟槽电介质114的邻接沟槽底部110的第一部分的第一厚度t1大于沟槽电介质114的邻接第一侧壁106的第二部分的第二厚度t2。第一厚度t1可以是厚度t2的1.1倍、或1.5倍、或2倍、或3倍、或者甚至大于3倍。在一个或多个实施例中，第二厚度t2是至少40nm、或至少60nm、或至少80nm、或甚至大于80nm。使沟槽电介质114的在沟槽底部110处的厚度相比于在第一侧壁106处的厚度增加允许独立调整与第一侧壁106处的沟槽电介质114相关联的器件参数，例如阈值电压，以及与沟槽底部110处的沟槽电介质114相关联的器件参数，例如由沟槽底部110的在第一侧壁106处的拐角导致的对器件可靠性的影响。
参考图6的示意性横截面视图，在一个或多个实施例中，在沟槽电介质114和SiC半导体主体100之间的界面在沟槽底部110的第一区段1101和第一侧壁106之间的过渡处被圆化。在一个或多个实施例中，曲率半径R是沟槽电介质114的邻接第一侧壁106的厚度t的至少两倍，即保持关系R > 2 x t。当形成沟槽102时，使沟槽拐角圆化可以允许抑制或减小可能由工艺技术导致的缺点。这样的缺点的一个示例可以是由于刻蚀过程的关于锥形精度的容差而引起的沟槽电介质的在拐角处的减小的厚度，其可能减小例如由于泄漏电流的增加和/或电介质击穿而引起的器件可靠性。在一个或多个实施例中，由于例如第一和第二侧壁106、108的不同锥形角度，曲率半径可以在沟槽的相对拐角之间不同。
参考图7的示意性横截面视图，在一个或多个实施例中，半导体器件1000进一步包括第二导电类型的电流扩展区域126和第二导电类型的漂移区域128。电流扩展区域126布置在主体区118和漂移区域128之间。电流扩展区域126邻接主体区118和屏蔽结构120，并且电流扩展区域126的平均净掺杂浓度大于漂移区域128的平均净掺杂浓度。在一个或多个实施例中，漂移区域128的平均净掺杂浓度在从1015 cm-3到5x1016 cm-3的范围内，从而将（一个或多个）任何场停止区域或高掺杂接触区域排除在外，以用于改进与第二表面122处的接触件的接触性质。在一个或多个实施例中，电流扩展区域126的平均净掺杂浓度比漂移区域128的平均净掺杂浓度大至少一个数量级、或者两个数量级或者甚至更大。这可以允许漂移区域128和沟道区之间的改进的电气互连，其例如就降低半导体器件1000的导通电阻而言是有益的。
参考图8A和8B的示意性顶视图和横截面视图，半导体器件1000包括并联电气连接的晶体管单元TC。尽管在图8A、8B中的示例性设计中图示，但是晶体管单元中的每一个例如都可以具有如在以上参考图1至7图示的实施例中的任一个中图示的晶体管单元单位设计。举例来说，半导体器件1000可以是或者可以包括IGFET（绝缘栅场效应晶体管），例如MOSFET（金属氧化物半导体FET）、IGBT（绝缘栅双极型晶体管）或MCD（MOS受控二极管），其中所述MOSFET通常意义上涉及具有金属栅极的FET以及具有来自半导体材料的栅极的FET。
第一表面104可以包括共面表面区段。第一表面104可以与主晶面一致，或者可以相对于主晶面倾斜一个离轴角度α，其绝对值可以是至少2°并且至多12°，例如大约4°。
在图示的实施例中，<0001>晶轴相对于法线倾斜一个离轴角度α> 0，并且<11-20>晶轴相对于水平面倾斜所述离轴角度α。<1-100>晶轴与横截面平面正交。
在一个或多个实施例中，第一表面104可以是锯齿状的并且包括相对于彼此偏移并且相对于水平面倾斜所述离轴角度α的平行第一表面区段，以及相对于第一表面区段倾斜并且连接第一表面区段的第二表面区段，使得锯齿状的第一表面104的横截面线近似一个锯齿线。第一表面104每单位单元区域也可以包括相对于彼此偏移一个垂直偏移的两个表面区段。
在SiC半导体主体100的后侧上，第二表面122可以平行于第一表面104延伸。SiC半导体主体100的在第一和第二表面104、122之间的总厚度可以在数十μm至数百μm的范围内。第一表面104的法线限定垂直方向y，并且平行于第一表面104的方向是水平方向。
漂移区域128可以邻接重掺杂接触结构130，所述重掺杂接触结构130直接邻接第二表面122。
重掺杂接触结构130可以是或者可以包括SiC衬底并且形成与直接邻接第二表面122的第二负载电极132的欧姆接触。接触结构130中的平均掺杂剂浓度被设置得足够高以确保与第二负载电极132的欧姆接触。在半导体器件1000是或者包括IGFET的情况下，接触结构130具有与漂移区域128相同的导电类型。在半导体器件1000是IGBT的情况下，接触结构130具有漂移区域128的互补导电类型或者包括两种导电类型的区域。
例如，漂移区域128可以形成在通过在接触结构130上的外延而生长的层中。例如，漂移区域128中的平均净掺杂剂浓度可以在从1015 cm-3到5x1016 cm-3的范围内。另外的掺杂区，例如漂移区域128的导电类型的场停止区域或者势垒区域或者相反掺杂的区可以布置在漂移区域128和接触结构130之间。
漂移区域128可以直接邻接接触结构130，或者与漂移区域128形成单极同质结的缓冲层可以布置在漂移区域128和接触结构130之间，其中举例来说，缓冲层的垂直延伸可以是例如近似一 μm或几μm左右并且缓冲层中的平均掺杂剂浓度可以在从3x1017 cm-3到1018 cm-3的范围内。缓冲层可以释放SiC半导体主体100中的机械应力，和/或可以有助于设定电场分布图。
沿着沟槽结构134形成晶体管单元TC，所述沟槽结构134从第一表面104延伸到半导体主体100中使得SiC半导体主体100的台面部分136使相邻沟槽结构134分离。
沟槽结构134沿着第一水平方向的纵向延伸大于沿着与第一水平方向正交的第二水平方向的横向延伸。沟槽结构134可以是从晶体管单元区的一侧延伸到相对侧的长条带，其中沟槽结构134的长度可以例如高达数毫米。根据其他实施例，多个分离的沟槽结构134可以沿着从晶体管单元区的一侧延伸到相对侧的线形成，或者沟槽结构134可以形成栅格，其中台面部分136形成在所述栅格的网格中。
在底部处，沟槽结构134可以被圆化，例如如参考图6所图示和描述的那样。
沟槽结构134可以相等地间隔，可以具有相等的宽度，并且可以形成规则的图案，其中沟槽结构134的间距（中心到中心距离）可以在从1 μm到10 μm的范围内（例如从2 μm到5 μm）。沟槽结构134的垂直延伸可以在从0.3µm到5µm的范围内，例如在从0.5µm到2µm的范围内。
沟槽结构134可以垂直于第一表面104或者可以随着到第一表面104的距离的增加而逐渐变细。例如，沟槽结构134相对于垂直方向的锥形角度可以等于所述离轴角度或者可以偏离所述离轴角度不大于±1度，使得两个相对纵向侧壁106、108中的至少第一侧壁106是由提供高电荷载流子迁移率的主晶面（例如，（11-20）晶面）形成的。与第一侧壁106相对的第二侧壁108可以相对于主晶面倾斜两倍的离轴角度α，例如倾斜4度或更多，例如倾斜大约8度。第一和第二侧壁106、108在中间台面部分的相对纵向侧上并且直接邻接两个不同的、相邻的沟槽结构134。
沟槽结构134包括电极112，例如导电栅极电极，其可以包括重掺杂的多晶硅层和/或含金属的层，或者由其构成。电极112可以电气连接到彼此以及栅极端子G，例如在边缘终止区域中的某一位置处。
沟槽结构134进一步包括沿着沟槽结构134的至少一侧的沟槽电介质114，例如使电极112与SiC半导体主体100分离的栅极电介质。沟槽电介质114可以包括半导体电介质或者由半导体电介质构成，所述半导体电介质例如热生长或沉积的半导体氧化物，例如氧化硅、半导体氮化物，例如沉积或热生长的氮化硅、半导体氮氧化物，例如氮氧化硅、任何其他沉积的电介质材料或其任何组合。例如，沟槽电介质114可以被形成用于在从1.0 V到8 V的范围内的晶体管单元TC的阈值电压。
沟槽结构134可以排他地包括电极112和沟槽电介质114，或者除了电极112和沟槽电介质114之外还可以包括另外的导电和/或介电结构。
台面部分136包括定向到第一表面104的源极区121。源极区121可以直接邻接第一表面104，并且可以直接邻接相应台面部分136的第一侧壁106。台面部分136进一步包括使源极区121与漂移区域128分离的主体区118。主体区118与漂移区域128形成第一pn结pn1并且与源极区域121形成第二pn结pn2。主体区118直接邻接第一侧壁106。主体区118的垂直延伸对应于晶体管单元TC的沟道长度并且可以在例如从0.2 μm到1.5 μm的范围内。源极区121和主体区118两者都电气连接到在前侧处的第一负载电极138。
第一负载电极138可以形成或者可以电气连接或耦合到第一负载端子，其可以是IGFET的源极端子S、或者MCD的阳极端子、或者IGBT的发射极端子。背部上的第二负载电极132可以形成或者可以电气连接或耦合到第二负载端子，其可以是IGFET的漏极端子D、或者MCD的阴极端子、或者IGBT的集电极端子。
屏蔽结构120可以使主体区118和第二侧壁108分离。屏蔽结构120可以包括一个、两个或甚至更多子区，例如如参考图1和2描述和图示的。屏蔽结构120的导电类型的高掺杂接触区可以布置在第一表面104处以用于改进或者用于实现在屏蔽结构120和第一表面104处的接触结构之间的欧姆接触。
在一个或多个实施例中，晶体管单元TC是具有p掺杂主体区118、n掺杂源极区121以及n掺杂漂移区域128的n沟道FET单元。根据另一个实施例，晶体管单元TC是具有n掺杂主体区118、p掺杂源极区121以及p掺杂漂移区域128的p沟道FET单元。
沟槽电介质114电容耦合主体区118的部分与电极112。当电极112处的电位超过半导体器件1000的阈值电压或者落到该阈值电压以下时，电场引起：主体区118中的少数电荷载流子沿着沟槽电介质114形成反型沟道，其中所述反型沟道连接源极区121与漂移区域128，由此接通半导体器件1000。在导通状态下，负载电流近似沿着第一侧壁106在第一和第二负载电极132、138之间流动通过SiC半导体主体100。同时，屏蔽结构120中的较高掺杂剂浓度抑制沿着第二侧壁108的反型沟道的形成。
图9是用于图示制造半导体器件的方法2000的示意性流程图。
将领会到，虽然以下将方法2000图示和描述为一系列动作或事件，但是这样的动作或事件的图示的排序将不以限制性含义来解释。例如，一些动作可以以不同的顺序发生和/或与除了在本文中图示和/或描述的那些之外的其他动作或事件同时发生。此外，可能不需要所有图示的动作来实现本文中的公开的实施例的一个或多个方面。而且，在本文中描绘的动作中的一个或多个可以在一个或多个单独的动作和/或阶段中实施。以上参考图1至8B提供的信息同样适用。
参考图9，过程特征S100包括从第一表面向SiC半导体主体中形成第一沟槽，例如通过使用经图案化的硬掩模进行的刻蚀过程。例如，第一沟槽的深度可以设置成范围是从10nm至100nm。
过程特征S110包括，通过穿过第一沟槽的底部向SiC半导体主体中引入第一导电类型的掺杂剂而在SiC半导体主体中形成第一导电类型的屏蔽结构。可以例如通过一个或多个离子注入来将掺杂剂引入到SiC半导体主体中。随后可以通过热处理来进行掺杂剂的激活，例如在范围从1700°C到1800°C的温度下。
过程特征S120包括从第一表面向SiC半导体主体中形成第二沟槽，其中第二沟槽比第一沟槽向SiC半导体主体中延伸得更深，并且第一沟槽和第二沟槽彼此横向合并，由此设置第二沟槽的沟槽底部的第二区段，所述第二区段比第二沟槽的沟槽底部的第一区段在SiC半导体主体中更深。
图10A至10I指的是用于图示制造半导体器件（例如，在图1至8B中描绘的实施例中图示的半导体器件1000）的方法的示意性横截面视图。
参考图10A的示意性横截面视图，例如通过沉积过程在SiC半导体主体100的第一表面104上形成硬掩模层140，例如介电层，诸如氧化物层。可以选择硬掩模层140的厚度以便在高能离子注入过程中阻挡离子，可以在稍后的处理阶段继续所述高能离子注入过程。在一个或多个实施例中，掩模层的厚度的范围可以例如从2µm至10µm。
参考图10B的示意性横截面视图，在硬掩模层140上形成抗蚀剂掩模层，并对其进行光刻图案化，由此形成抗蚀剂掩模142。
参考图10C的示意性横截面视图，通过使用抗蚀剂掩模142进行的刻蚀过程来将硬掩模层140图案化成硬掩模144。
参考图10D的示意性横截面视图，例如通过刻蚀过程来从第一表面104向SiC半导体主体100中形成第一沟槽146。可以例如在共同刻蚀过程中实施硬掩模层140的图案化和第一沟槽146的形成。例如，第一沟槽146的深度d1可以设置成范围是从10nm至100nm。
参考图10E的示意性横截面视图，通过高能离子注入过程穿过硬掩模144的开口并且穿过第一沟槽146的底部向SiC半导体主体100中引入屏蔽区的掺杂剂，例如通过取决于掺杂剂种类（例如，对于p型掺杂，铝（Al）或硼（B））而设置范围从1 MeV到6 MeV的离子注入能量。
参考图10F的示意性横截面视图，例如通过掩蔽的离子注入过程将另外的掺杂剂引入到SiC半导体主体100中，由此形成源极区121、主体区118、以及连接区1202。在图10F中没有图示另外的区，例如可以形成在图7中图示的电流扩展区域126。
参考图10G的示意性横截面视图，在第一表面104上形成经图案化的掩模148，例如如参考图10A和10B描述的硬掩模，或者经图案化的抗蚀剂掩模。其后，从第一表面104向SiC半导体主体100中形成第二沟槽150。第二沟槽150比第一沟槽146向SiC半导体主体100中延伸得更深。第一沟槽146和第二沟槽150彼此横向合并，由此设置第二沟槽150的沟槽底部110的第二区段1102，所述第二区段1102比第二沟槽150的沟槽底部110的第一区段1101在SiC半导体主体100中更深。第二沟槽150可以对应于例如参考图1至8B中图示的实施例描述的沟槽102。第一侧壁106相对于垂直方向y的锥形角度可以等于所述离轴角度或者可以偏离所述离轴角度不大于±1度，使得第一侧壁106由提供高电荷载流子迁移率的主晶面（例如，（11-20）晶面）来形成。与第一侧壁106相对的第二侧壁108可以相对于主晶面倾斜两倍的离轴角度α，例如倾斜4度或更多，例如倾斜大约8度。
参考图10H的示意性横截面视图，在沟槽底部和侧壁106、108之间的过渡处的拐角152被圆化，例如通过在非氧化和非氮化气氛（诸如氢（H2）或氩（Ar）气氛）中的高温退火过程。高温退火过程可以在1400°C和1600°C的温度范围中实施达若干分钟，例如在从2到20分钟的范围中。高温退火过程可以进一步使第一侧壁106与（11-20）晶面更接近对准。
参考图10I的示意性横截面视图，形成沟槽电介质114，例如通过层沉积过程和/或热氧化。例如，层沉积可以提供与热氧化相比较少或不依赖于结晶面的益处。可选的牺牲电介质，例如牺牲氧化物，其已在形成沟槽电介质114之前形成，可以被部分或完全移除。举例来说，牺牲电介质的部分例如可以保留在拐角152处。沟槽电介质114也可以通过多于一个层沉积过程来形成以用于实现具有不同厚度的沟槽电介质部分，例如如在图5的实施例中图示的。作为示例，电介质可以通过高密度等离子体（HDP）过程来形成，并且随后被从第一和第二侧壁106、108移除，由此引起与第一和第二侧壁106、108相比而在沟槽底部110处具有更大厚度的沟槽电介质114。电极112可以通过高掺杂半导体材料和/或金属的层沉积来形成。
可以继续另外的已知过程以用于完成所述半导体器件。
在下文中，解释如在本文中描述的半导体器件和/或方法的另外的实施例。
根据至少一个实施例，半导体器件包括从第一表面延伸到SiC半导体主体中的沟槽，所述沟槽具有第一侧壁、与第一侧壁相对的第二侧壁以及沟槽底部。半导体器件进一步包括布置在所述沟槽中并且通过栅极电介质与所述SiC半导体主体电气绝缘的栅极电极。在该实施例中，半导体器件进一步包括邻接第一侧壁的第一导电类型的主体区和邻接沟槽底部和第二侧壁的至少一部分的第一导电类型的屏蔽结构。沿着从第一表面延伸到SiC半导体主体的与第一表面相对的第二表面的垂直方向，沟槽底部的第一区段和沟槽底部的第二区段相对于彼此偏移一个垂直偏移。
根据半导体器件的至少一个实施例，屏蔽结构包括第一导电类型的屏蔽区和第一导电类型的连接区，连接区布置在屏蔽区和第一表面之间，其中屏蔽区的掺杂浓度分布图沿着垂直方向具有峰，该峰比沟槽底部在SiC半导体主体中定位得更深。
根据半导体器件的至少一个实施例，在沟槽底部的第一区段和屏蔽区的峰之间的垂直距离的范围从200nm到800nm。
根据半导体器件的至少一个实施例，沟槽底部的第二区段比沟槽底部的第一区段在SiC半导体主体中布置得更深。
根据半导体器件的至少一个实施例，垂直偏移的范围从10nm到100nm。
根据半导体器件的至少一个实施例，栅极电极的底部的第二区段比栅极电极的底部的第一区段在SiC半导体主体中沿着垂直方向布置得更深。
根据半导体器件的至少一个实施例，半导体器件包括在主体区和所述第一表面之间的第二导电类型的源极区。源极区的第一部分布置在沟槽的第一侧壁和源极区的第二部分之间，并且第二部分的底部比第一部分的底部在SiC半导体主体中沿着垂直方向布置得更深。
根据半导体器件的至少一个实施例，源极区的第一部分的底部和源极区的第二部分的底部之间的垂直距离对应于沟槽底部的第一区段和沟槽底部的第二区段之间的垂直距离。
根据半导体器件的至少一个实施例，屏蔽结构在第一表面处邻接第二侧壁。
根据半导体器件的至少一个实施例，半导体器件包括邻接第二侧壁和第一表面的第二导电类型的区。
根据半导体器件的至少一个实施例，栅极电介质的邻接沟槽底部的第一部分的厚度大于栅极电介质的邻接第一和第二侧壁的第二部分的厚度。
根据半导体器件的至少一个实施例，半导体器件包括第二导电类型的电流扩展区域和第二导电类型的漂移区域。电流扩展区域布置在主体区和漂移区域之间。电流扩展区域可以邻接主体区和屏蔽结构。电流扩展区域的平均净掺杂浓度可以大于漂移区域的平均净掺杂浓度。
根据半导体器件的至少一个实施例，SiC半导体主体是4H-SiC半导体主体，并且第一侧壁的侧壁平面是（11-20）。
根据半导体器件的至少一个实施例，半导体器件包括并联电气连接的多个晶体管单元。该多个晶体管单元中的每一个包括沟槽、栅极电介质、栅极电极和屏蔽结构。
根据至少一个实施例，用于制造半导体器件的方法，包括如下步骤：从第一表面向SiC半导体主体中形成第一沟槽；通过穿过第一沟槽的底部向SiC半导体主体中引入第一导电类型的掺杂剂而在SiC半导体主体中形成第一导电类型的屏蔽结构；以及从第一表面向SiC半导体主体中形成第二沟槽。第二沟槽比第一沟槽向SiC半导体主体中延伸得更深，并且第一沟槽和第二沟槽彼此横向合并，由此设置第二沟槽的沟槽底部的第二区段，所述第二区段比第二沟槽的沟槽底部的第一区段在SiC半导体主体中更深。
根据制造半导体器件的方法的至少一个实施例，该方法进一步包括，形成第一沟槽包括刻蚀被图案化的硬掩模覆盖的SiC半导体主体。
根据制造半导体器件的方法的至少一个实施例，第一沟槽的深度被设置成范围是从10nm到100nm。
根据制造半导体器件的方法的至少一个实施例，形成所述屏蔽结构包括通过利用范围从1 MeV到6 MeV的离子注入能量进行的至少一个离子注入来将第一导电类型的掺杂剂引入到SiC半导体主体中。
根据制造半导体器件的方法的至少一个实施例，形成屏蔽结构包括形成第一导电类型的屏蔽区和形成第一导电类型的连接区，连接区布置在屏蔽区和第一表面之间，其中屏蔽区的沿着垂直于第一表面的垂直方向的掺杂浓度分布图被设置成具有峰，并且该峰比第二沟槽的沟槽底部在SiC半导体主体中被设置得更深。
根据制造半导体器件的方法的至少一个实施例，沟槽底部的第一区段和屏蔽区的峰之间的垂直距离被设置成范围是从200nm到800nm。
根据制造半导体器件的方法的至少一个实施例，该方法包括在向SiC半导体主体中形成第二沟槽之前形成源极区，以及用栅极电介质镶衬第二沟槽的沟槽底部以及第一和第二侧壁，以及在所述第二沟槽中形成栅极电极。
在本文中描述的方法可以用于制造如在本文中描述的半导体器件。也就是说，与该方法相关公开的所有特征也可以被公开用于半导体器件，并且反之亦然。
尽管本文中已经图示并且描述了具体实施例，但是本领域的普通技术人员将领会到，在不脱离本发明的范围的情况下，各种替换和/或等同实施方式可以替代所示出和描述的具体实施例。本申请旨在涵盖本文中所讨论的具体实施例的任何适应或变化。因此，意图使本发明仅由权利要求及其等同物来限制。

Claims (21)

1.一种半导体器件，包括：
从第一表面延伸到SiC半导体主体中的沟槽，所述沟槽具有第一侧壁、与所述第一侧壁相对的第二侧壁以及沟槽底部；
布置在所述沟槽中并且通过栅极电介质与所述SiC半导体主体电气绝缘的栅极电极；
邻接所述第一侧壁的第一导电类型的主体区；
邻接所述沟槽底部和所述第二侧壁的至少一部分的第一导电类型的屏蔽结构；并且其中，
沿着从所述第一表面延伸到所述SiC半导体主体的与所述第一表面相对的第二表面的垂直方向，所述沟槽底部的第一区段和所述沟槽底部的第二区段相对于彼此偏移一个垂直偏移。
2.根据权利要求1所述的半导体器件，其中所述屏蔽结构包括第一导电类型的屏蔽区和第一导电类型的连接区，所述连接区布置在所述屏蔽区和所述第一表面之间，其中所述屏蔽区的掺杂浓度分布图沿着垂直方向具有峰，该峰比所述沟槽底部在所述SiC半导体主体中定位得更深。
3.根据权利要求2所述的半导体器件，其中在所述沟槽底部的第一区段和所述屏蔽区的峰之间的垂直距离的范围从200nm到800nm。
4.根据前述权利要求中的任一项所述的半导体器件，其中所述沟槽底部的第二区段比所述沟槽底部的第一区段在所述SiC半导体主体中布置得更深。
5.根据前述权利要求中的任一项所述的半导体器件，其中所述垂直偏移的范围从10nm到100nm。
6.根据前述权利要求中的任一项所述的半导体器件，其中所述栅极电极的底部的第二区段比所述栅极电极的底部的第一区段在所述SiC半导体主体中沿着垂直方向布置得更深。
7.根据前述权利要求中的任一项所述的半导体器件，进一步包括在所述主体区和所述第一表面之间的第二导电类型的源极区，其中所述源极区的第一部分布置在所述沟槽的第一侧壁和所述源极区的第二部分之间，并且所述第二部分的底部比所述第一部分的底部在所述SiC半导体主体中沿着垂直方向布置得更深。
8.根据权利要求7所述的半导体器件，其中所述源极区的第一部分的底部和所述源极区的第二部分的底部之间的垂直距离对应于所述沟槽底部的第一区段和所述沟槽底部的第二区段之间的垂直距离。
9.根据前述权利要求中的任一项所述的半导体器件，其中所述屏蔽结构在第一表面处邻接第二侧壁。
10.根据权利要求1至8中的任一项所述的半导体器件，进一步包括邻接第二侧壁和第一表面的第二导电类型的区。
11.根据前述权利要求中的任一项所述的半导体器件，其中所述栅极电介质的邻接所述沟槽底部的第一部分的厚度大于所述栅极电介质的邻接第一和第二侧壁的第二部分的厚度。
12.根据前述权利要求中的任一项所述的半导体器件，进一步包括第二导电类型的电流扩展区域和第二导电类型的漂移区域，其中所述电流扩展区域布置在所述主体区和所述漂移区域之间，并且所述电流扩展区域邻接所述主体区和所述屏蔽结构，并且所述电流扩展区域的平均净掺杂浓度大于所述漂移区域的平均净掺杂浓度。
13.根据前述权利要求中的任一项所述的半导体器件，其中所述SiC半导体主体是4H-SiC半导体主体，并且所述第一侧壁的侧壁平面是（11-20）。
14.根据前述权利要求中的任一项所述的半导体器件，进一步包括并联电气连接的多个晶体管单元，其中所述多个晶体管单元中的每一个包括所述沟槽、所述栅极电介质、所述栅极电极和所述屏蔽结构。
15.一种制造半导体器件的方法，包括：
从第一表面向SiC半导体主体中形成第一沟槽；
通过穿过所述第一沟槽的底部向所述SiC半导体主体中引入第一导电类型的掺杂剂而在所述SiC半导体主体中形成第一导电类型的屏蔽结构；以及
从所述第一表面向所述SiC半导体主体中形成第二沟槽，其中所述第二沟槽比所述第一沟槽向所述SiC半导体主体中延伸得更深，并且所述第一沟槽和所述第二沟槽彼此横向合并，由此设置所述第二沟槽的沟槽底部的第二区段，所述第二区段比所述第二沟槽的沟槽底部的第一区段在所述SiC半导体主体中更深。
16.根据权利要求15所述的方法，其中形成第一沟槽包括刻蚀被图案化的硬掩模覆盖的所述SiC半导体主体。
17.根据权利要求15至16中的任一项所述的方法，其中所述第一沟槽的深度被设置成范围是从10nm到100nm。
18.根据权利要求15至17中的任一项所述的方法，其中形成所述屏蔽结构包括通过利用范围从1 MeV到6 MeV的离子注入能量进行的至少一个离子注入来将第一导电类型的掺杂剂引入到所述SiC半导体主体中。
19.根据权利要求15至18中的任一项所述的方法，其中形成所述屏蔽结构包括形成第一导电类型的屏蔽区和形成第一导电类型的连接区，所述连接区布置在所述屏蔽区和所述第一表面之间，其中所述屏蔽区的沿着垂直于第一表面的垂直方向的掺杂浓度分布图被设置成具有峰，并且该峰比所述第二沟槽的沟槽底部在所述SiC半导体主体中被设置得更深。
20.根据权利要求19所述的半导体器件，其中所述沟槽底部的第一区段和所述屏蔽区的峰之间的垂直距离被设置成范围是从200nm到800nm。
21.根据权利要求15至20中的任一项所述的方法，进一步包括，在向所述SiC半导体主体中形成第二沟槽之前形成源极区，以及用栅极电介质镶衬第二沟槽的沟槽底部以及第一和第二侧壁，以及在所述第二沟槽中形成栅极电极。
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