CN105097682A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN105097682A
CN105097682A CN201510267326.5A CN201510267326A CN105097682A CN 105097682 A CN105097682 A CN 105097682A CN 201510267326 A CN201510267326 A CN 201510267326A CN 105097682 A CN105097682 A CN 105097682A
Authority
CN
China
Prior art keywords
diode area
groove
thickness
semiconductor device
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510267326.5A
Other languages
English (en)
Other versions
CN105097682B (zh
Inventor
R·西明耶科
W·伯格纳
R·埃斯特夫
D·彼得斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to CN201910186229.1A priority Critical patent/CN110265357B/zh
Publication of CN105097682A publication Critical patent/CN105097682A/zh
Application granted granted Critical
Publication of CN105097682B publication Critical patent/CN105097682B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1022—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明的各个实施例涉及一种半导体器件。公开了一种半导体器件及其生产方法。该半导体器件包括半导体本体、和集成在该半导体本体中的至少一个器件单元(101、102)。该至少一个器件单元包括：漂移区域(11)、源极区域(12)和布置在源极区域(12)与漂移区域(11)之间的本体区域(13)；二极管区域(30)和在二极管区域(30)与漂移区域(11)之间的pn结；沟槽，具有第一侧壁(1101)、与第一侧壁相对的第二侧壁(1102)、和底部(1103)；其中本体区域(13)与第一侧壁(1101)邻接，二极管区域(30)与第二侧壁(1102)邻接，并且pn结与沟槽的底部(1103)邻接；栅极电极(21)，布置在沟槽中，并且通过栅极电介质(22)与本体区域(13)、二极管区域(30)和漂移区域(11)介电绝缘；其中二极管区域(30)包括布置在沟槽的底部(1103)下方的下二极管区域；并且其中下二极管区域包括与沟槽的底部(1103)远离的掺杂浓度最大值。

Description

半导体器件
技术领域
本发明的实施例涉及一种半导体器件，具体涉及一种包括垂直晶体管器件和与该晶体管器件并联连接的二极管的半导体器件。
背景技术
功率晶体管是具有高达几百伏特的电压阻断能力并且具有高额定电流的晶体管，可以实施为垂直MOS沟槽晶体管。在这种情况下，晶体管的栅极电极可以布置在，在半导体本体的竖直方向上延伸的沟槽中。栅极电极与晶体管的源极、本体和漂移区域介电绝缘，并且在半导体本体的横向方向上与本体区域相邻。漏极区域通常与漂移区域邻接，并且源极电极连接至源极区域。
在许多应用中，理想的是使二极管并联连接至晶体管的负载路径(漏极-源极路径)。为此，可以使用晶体管的集成的本体二极管(bodydiode)。本体二极管由在本体区域与漂移区域之间的pn结形成。为了将本体二极管并联连接至晶体管的负载路径，可以简单地将本体区域电连接至源极电极。然而，本体二极管可以具有比在一些应用中所需的额定电流更低的额定电流。
功率晶体管可以利用诸如硅(Si)或者碳化硅(SiC)等常规半导体材料实施。由于SiC的特定性质，与使用Si相比，使用SiC能够实施具有更高电压阻断能力(在给定导通电阻下)的功率晶体管。然而，高阻断电压在半导体本体中引起高电场，特别是在本体区域与漂移区域之间的pn结处。通常，接近该pn结地布置有栅极电极的部分和栅极电介质的部分。当栅极电介质的介电强度无法满足晶体管器件的所需电压阻断能力时，可能发生问题。在这种情况下，栅极电介质可能提早击穿。
需要提供一种具有晶体管器件和二极管的半导体器件，其中晶体管的栅极电极免受高电场的影响，并且其中二极管具有高的额定电流和低的损耗。
发明内容
一个实施例涉及一种半导体器件。该半导体器件包括半导体本体和集成在该半导体本体中的至少一个器件单元。该至少一个器件单元包括：漂移区域、源极区域、和布置在源极区域与漂移区域之间的本体区域、二极管区域、和在二极管区域与漂移区域之间的pn结。该至少一个器件单元进一步包括沟槽，该沟槽具有第一侧壁、与第一侧壁相对的第二侧壁、和底部，其中本体区域与第一侧壁邻接，二极管区域与第二侧壁邻接，并且pn结与沟槽的底部邻接。该至少一个器件单元的栅极电极布置在沟槽中，并且通过栅极电介质与本体区域、二极管区域和漂移区域介电绝缘。二极管区域包括布置在沟槽的底部下方的下二极管区域，该下二极管区域包括与沟槽的底部远离的掺杂浓度最大值。
另一实施例涉及一种生产半导体器件的方法。该方法包括：提供半导体本体，该半导体本体具有：漂移区域层、与漂移区域层邻接的本体区域层、以及与本体区域层邻接并且形成半导体本体的第一表面的源极区域层。该方法进一步包括：形成至少一个二极管区域，从而使得二极管区域从第一表面通过源极区域层和本体区域层延伸到漂移区域层中，其中二极管区域和漂移区域层形成一个pn结；形成至少一个沟槽，该沟槽具有第一侧壁、与第一侧壁相对的第二侧壁、和底部，从而使得该至少一个沟槽在第一侧壁和第二侧壁中的一个上与本体区域层邻接、在第二侧壁上与二极管区域邻接、并且在底部上与pn结邻接。在该至少一个沟槽中，形成栅极电极、和使栅极电极与半导体本体介电绝缘的栅极电介质。源极区域层的在形成二极管区域之后保留下来的部分，形成源极区域；以及本体区域层的在形成至少该一个二极管区域之后保留下来的部分，形成本体区域。形成该至少一个二极管区域包括：在沟槽的底部下方形成下二极管区域，以及将下二极管区域的掺杂浓度最大值形成为与沟槽的底部远离。
附图说明
下面参考附图对示例进行阐释。附图用于图示基本原理，所以仅仅对理解基本原理所需的各个方面进行了图示。附图未按比例绘制。在附图中，相同的附图标记表示类似的特征。
图1图示了根据第一实施例的半导体器件的垂直截面图；
图2图示了图1的半导体器件的一个实施例的水平截面图；
图3图示了图2的半导体器件在除了图1中图示的截面之外的截面中的垂直截面图；
图4图示了半导体器件的二极管区域的掺杂浓度的一个实施例；
图5图示了半导体器件的沟道区域和漂移区域的掺杂浓度的一个实施例；
图6(包括图6A至图6J)图示了用于生产根据一个实施例的半导体器件的方法；
图7(包括图7A和图7B)图示了用于生产在图6B中图示的半导体器件的方法的一个实施例；
图8图示了根据另一实施例的半导体器件的垂直截面图；
图9图示了根据又一实施例的半导体器件的垂直截面图；
图10A至图10D图示了用于在沟槽的底部和可选的一个侧壁处生产更厚的栅极电介质的方法的一个实施例；以及
图11A至图11D图示了用于在沟槽的底部和可选的一个侧壁处生产更厚的栅极电介质的方法的另一实施例。
具体实施方式
在以下详细说明中，对对应附图进行参考，对应附图构成本详细说明的一部分，并且以图示的方式在其中示出了可以实践本发明的具体实施例。
图1图示了一种半导体器件的垂直截面图，具体地是垂直半导体器件，并且更加具体地是具有集成二极管的垂直晶体管器件。该半导体器件包括具有第一表面101的半导体本体100。该图在垂直截面(垂直于第一表面的截面)中示出了半导体器件的一部分。半导体本体100垂直地(即，在垂直于第一表面101的方向上)以及水平地(即，在平行于第一表面101的方向上)延伸。
参考图1，半导体器件包括集成在半导体本体100中的至少一个器件单元101、102。在下文中也将该器件单元称为晶体管单元。在图1中，图示了两个器件单元101、102。然而，半导体器件可以包括两个以上的器件单元，诸如集成在一个半导体本体100中的数十、数百、数千、数万、数十万或者甚至数百万个器件单元。
在图1中，两个器件单元101、102用不同的附图标记表示，而各个器件单元101、102的类似特征用类似的附图标记表示。参考图1，晶体管器件101、102中的每一个都包括漂移区域11、源极区域12和本体区域13。本体区域13布置在源极区域12与漂移区域11之间。器件单元101、102中的每一个都进一步包括二极管区域30、和形成在二极管区域30与漂移区域11之间的pn结。在图1的实施例中，各个器件单元101、102共用漂移区域11。即，各个器件单元101、102具有一个公共的漂移区域11。
参考图1，器件单元101、102中的每一个都进一步包括栅极电极21，该栅极电极21布置在沟槽中并且通过栅极电介质22与本体区域13、二极管区域30和漂移区域11介电绝缘。具有器件单元101、102中的每一个的栅极电极21的沟槽，具有第一侧壁1101、与第一侧壁1101相对的第二侧壁1102、和底部1103。器件单元101、102中的每一个的本体区域13与对应沟槽的第一侧壁1101邻接，二极管区域30与对应沟槽的第二侧壁1102邻接，以及在漂移区域11与二极管区域30之间的pn结与对应沟槽的底部1103邻接。
参考图1，一个器件单元(诸如器件单元101)的二极管区域30，从半导体本体100的与邻近器件单元(诸如器件102)的源极区域12和本体区域13相邻的第一表面101，延伸到形成有pn结的漂移区域11中。电绝缘层(绝缘层)51覆盖第一表面101和栅极电极21。绝缘层51具有接触开口52，在该接触开口52处，绝缘层51不覆盖各个器件单元101、102的二极管区域32和源极区域12。源极电极41形成在绝缘层51上，并且形成在接触开口52中。源极电极41通过绝缘层51与栅极电极21电绝缘，并且将各个二极管区域30和各个源极区域12电连接至源极端子S(仅在图1中示意性地进行了图示)或者形成源极端子S。可选地，源极端子41包括：使二极管区域30和源极区域12电接触的第一源极电极层411、以及电连接第一源极电极层411的第二源极电极层412。第二源极电极层412连接至源极端子S或者形成半导体器件的源极端子S。第一电极层411包括，例如，钛(Ti)、铂(Pt)、镍合金等。第二电极层412包括，例如，铝(Al)、铜(Cu)等。在图1中示出的实施例中，源极电极41是在第一表面101处接触源极区域12和二极管区域30的平面电极。可选地，半导体本体100包括从第一表面101至少延伸到二极管区域中的接触沟槽(未示出)。在本实施例中，源极电极41延伸到沟槽中。
参考图1，半导体器件进一步包括与漂移区域11邻接的漏极区域14。可选地，与漂移区域11相同的掺杂类型但是比漂移区域层111更高地掺杂的场停止区域(未图示)，布置在漂移区域11与漏极区域14之间。漏极区域14电连接至漏极端子D(仅在图1中示意性地进行了图示)。各个器件单元101、102共用一个漏极区域14。即，各个器件单元101、102具有一个公共的漏极区域14。
通过经由源极电极41使源极区域12连接至源极端子S、通过共用漏极区域14并且使漏极区域14连接至漏极端子D、以及通过使栅极电极21电连接至公共栅极端子G，将各个器件单元101、102并联连接。栅极电极21与栅极端子G的连接仅在图1中示意性地进行了图示。下面将参考本文中的图2和图3对将栅极电极21连接至栅极端子G的一种可能的方法进行阐释。
在图1中示出的半导体器件是具有集成二极管的MOS晶体管器件。晶体管器件可以实施为n型器件或者实施为p型器件。在n型器件中，源极区域和漂移区域11n掺杂，而本体区域13p掺杂。在p型器件中，源极区域12和漂移区域11p掺杂，而本体区域13n掺杂。晶体管器件可以实施为增强型(常断)器件或者实施为耗尽型(常通)器件。在增强型器件中，各个器件单元101、102的本体区域13与栅极电介质22邻接。在耗尽型器件中，沿着栅极电介质22存在与源极区域12和漂移区域11相同掺杂类型的沟道区域15(在图1中用虚线图示)。器件单元101、102中的每一个的沟道区域15沿着栅极电介质22从对应源极区域12延伸至漂移区域11，并且当晶体管器件断开时载流子耗尽。作为替代实施方式，栅极电介质22包括在栅极驱动电压(栅极-源极电压)为零时使得沿着栅极电介质22在半导体区域13中生成导电沟道的固定电荷。
进一步地，晶体管器件可以实施为MOSFET或者实施为IGBT。在MOSFET中，漏极区域14具有与源极区域12和漂移区域11相同的掺杂类型；而在IGBT中，漏极区域14具有与源极区域12和漂移区域11互补的掺杂类型。在IGBT中，漏极区域14也称为集电极区域。
二极管区域30具有与本体区域13相同的掺杂类型，该掺杂类型是与漂移区域11的掺杂类型互补的掺杂类型。由于一个器件单元(诸如在图1中的器件单元101)的二极管区域30与邻近器件单元(诸如在图1中的器件单元102)的本体区域13邻接，所以每个器件单元的本体区域13通过邻近器件单元的二极管区域30而电连接至源极电极41。可选地，每个二极管区域30包括两个不同地掺杂的半导体区域，即，与漂移区域11邻接的并且与漂移区域11一起形成pn结的第一区域31，以及将第一区域31电连接至源极电极41的第二区域32。第二区域32，在下文中也称为接触区域，可以具有比第一区域31的掺杂浓度更高的掺杂浓度。在图1中示出的实施例中，一个器件单元(诸如在图1中的器件单元101)的接触区域32与对应沟槽的第二侧壁邻接，并且将邻近器件单元(诸如在图1中的器件单元102)的本体区域13电连接至源极电极41。
器件单元101、102中的每一个的二极管区域30形成具有漂移区域11和漏极区域14的双极二极管。该双极二极管的电路符号也在图1中进行了图示(在图1中图示的电路符号的极性是关于n型半导体器件的；在p型器件中该极性则相反)。形成在各个器件单元101、102的二极管区域30与漂移区域11之间的二极管并联连接，并且与MOS晶体管的负载路径(漏极-源极路径)并联连接。MOS晶体管的漏极-源极路径是在漏极端子D与源极端子S之间的内部路径。当在MOS晶体管的漏极与源极端子D、S之间施加具有第一极性的电压时，单独的二极管被反向偏置(阻断)；而当在漏极与源极端子D、S之间施加具有第二极性的电压时，单独的二极管被正向偏置(导通)。在n型半导体器件中，当在漏极和源极端子D、S之间施加正电压时，二极管被反向偏置；而当在漏极与源极端子D、S之间施加负电压(其是在源极与漏极S、D之间的正电压)时，二极管被正向偏置。单独的二极管与晶体管单元的本体二极管并联。本体二极管是由各个器件单元101、102的本体区域13和漂移区域11形成的二极管。然而，与本体二极管不同，在二极管区域30与漂移区域11之间的二极管的性能可以独立于MOS晶体管的性能而宽泛地调节。具体地，可以通过将二极管区域30实施为使得在二极管区域30与漂移区域11之间的pn结具有较大面积，来将在二极管区域30与漂移区域11之间的二极管实施为具有高的额定电流。
图1的半导体器件可以像常规MOS晶体管一样，通过在漏极与源极端子D、S之间施加负载电压并且通过向栅极电极G施加驱动电位来操作。参考n型半导体器件，对一种操作方式进行简要阐释。然而，这种操作方式也适用于p型器件，其中在p型器件中，在下文中阐释的电压的极性是相反的。当在漏极与源极端子D、S之间施加使各个器件单元101、102的本体二极管和附加二极管(在二极管区域30与漂移区域11之间的二极管)反向偏置的负载电压时，半导体器件处于正向操作模式中。在n型器件中，该电压是正电压。在正向操作模式中，MOS晶体管可以通过施加至栅极端子G的驱动电位而导通和断开。当施加至栅极端子G的驱动电位在源极区域12与漂移区域11之间的本体区域13中生成导电沟道时，MOS晶体管导通(处于导通状态下)；而当在本体区域13中的导电沟道被中断时，MOS晶体管断开(处于断开状态下)。导通或者断开晶体管器件的驱动电位的绝对值，取决于晶体管器件的具体类型(增强型器件或者耗尽型器件)。
当在漏极与源极端子D、S之间施加使本体二极管和附加二极管正向偏置的电压时，半导体器件处于反向操作模式中。在该操作模式中，半导体器件可以仅通过负载电压的极性而不通过施加至栅极端子G的驱动电位而被控制。
当半导体器件处于正向操作模式中、并且当半导体器件断开时，在二极管区域30与漂移区域11之间的pn结和在本体区域13与漂移区域11之间的pn结反向偏置，从而使得耗尽区域从pn结处开始在漂移区域11中扩展。当负载电压增加时，耗尽区域在漏极区域14的方向上更深地扩展到漂移区域11中。当负载电压增加并且耗尽区域更深地扩展到漂移区域11中时，在pn结处的电场强度也增加。由于在本体区域13与第一漂移区域11之间的pn结接近栅极电介质22，所以在施加高负载电压时，即，当发生高场强度时，可能破坏栅极电介质22。然而，在图1的半导体器件中，两个邻近器件单元101、102的二极管区域30与漂移区域11一起用作JFET(结型场效应晶体管)。该JFET在两个邻近二极管区域30之间具有沟道区域111。随着负载电压增加、并且随着漂移区域11的电位增加，JFET夹断沟道区域111、并且防止当负载电压进一步增加时在本体区域13与漂移区域11之间的pn结处的电场的场强度进一步增加。
JFET的沟道111夹断的负载电压例如取决于在半导体本体100的横向方向上的两个邻近二极管区域30之间的距离。半导体本体100的“横向方向”垂直于竖直方向(在该竖直方向上，漏极区域14与本体区域13和二极管区域30间隔开)，并且实质上平行于第一表面101。在两个邻近二极管30之间的该横向距离例如在0.5μm(微米)与2μm(微米)之间，或者在容纳栅极电极21的沟槽的宽度的0.25倍与1.5倍之间。沟槽的“宽度”是在第一与第二侧壁1101、1102之间的距离。如果沟槽为锥形，如在图1的实施例中图示的，那么宽度是在第一与第二侧壁1101、1102之间的最大距离或者该宽度的平均值。根据另一实施例，在两个邻近二极管区域30之间的横向距离是在二极管区域30的在沟槽110下方的漂移区域11中的横向方向上的尺寸(宽度)的30％与60％之间。如果二极管区域在漂移区域11中具有变化的宽度，那么该宽度是最大宽度或者平均宽度。
器件单元101、102中的每一个包括沟道区域，该沟道区域是本体区域13的沿着栅极电介质22的区域、或者是可选的沟道区域15(在图1中用虚线进行了图示)。当晶体管器件处于导通状态下时，沿着栅极电介质22的沟道区域能够使载流子从源极区域12流至漂移区域11。器件单元101、102中的每一个的二极管区域30不与沟道区域重叠。这就是说，在二极管区域30和漂移区11之间的pn结，与各个栅极沟槽的底部1103邻接、并且不在沟道区域的方向上延伸越过栅极沟槽。由此，二极管区域30不约束载流子从沟道区域流至漏极区域14。
半导体器件的电压阻断能力，尤其取决于在二极管区域30与漏极区域14之间的距离。该距离可以在制造工艺中根据所需的电压阻断能力进行调节。根据经验，在SiC半导体本体100中，在漏极区域14与二极管区域30之间的距离是：每100V电压阻断能力0.8微米与1.0微米。
半导体本体100可以包括常规半导体材料，尤其是宽带隙半导体材料，诸如碳化硅(SiC)等。在图1中图示的器件拓扑结构，尤其适用于利用SiC技术实施的半导体器件。当例如半导体本体100包括SiC时，栅极电介质22可以实施为氧化硅(SiO2)。当暴露于高场强度时(可能发生在高电压器件中)，SiO2制成的栅极电介质22可能会退化。在这类器件中，当半导体器件断开、并且在漏极与源极端子D、S之间施加高负载电压时，由二极管区域30和漂移区域11形成的JFET有效地保护了栅极电介质22。在反向操作模式中，直接连接至源极电极41的附加二极管是并联连接至MOS晶体管的负载路径的具有低损耗的高效晶体管。
漂移区域11的掺杂浓度例如在1E14cm-3与1E17cm-3之间。本体区域13的掺杂浓度例如在5E16cm-3与5E17cm-3之间。源极和漏极区域12、14的掺杂浓度例如高于1E19cm-3。二极管区域30的掺杂浓度例如在1E18cm-3与1E19cm-3之间。
参考图1，器件单元101、102中的每一个的本体区域13在第一侧壁1101处与对应栅极沟槽邻接。尤其是当栅极沟槽具有锥形侧壁时，第一和第二侧壁1101、1102可以对应于半导体本体100的晶格的不同晶面。根据一个实施例，半导体本体100包括六边形的SiC晶体，并且栅极沟槽具有锥形侧壁，从而使得第一侧壁1101对应于在SiC晶体中的11-20平面。在这种情况下，单独的沟道区域的特征在于较低的电阻。在本实施例中，第一侧壁1101与SiC半导体本体的晶体的c轴对准。c轴(六边形主轴)垂直于SiC晶体的生长平面(0001平面)。该生长平面未在图1中图示。沟槽的底部1103基本上平行于第一表面101。
在第一侧壁1101与沟槽110的第一表面101之间的角度α(alpha)，取决于第一表面相对于生长平面(0001平面)的取向。根据一个实施例，第一表面101相对于生长平面倾斜，其中在第一表面101与生长平面之间的角度可以在1°与10°之间，尤其在2°与8°之间。在这种情况下，α在80°(90°-10°)与89°(90°-1°)之间，并且尤其在82°(90°-8°)与88°(90°-2°)之间。根据一个具体实施例，在第一表面101与生长平面之间的角度是4°，从而使得在第一表面101与沟槽110的第一侧壁1101之间的角度α是86°。沿着11-20平面(也可以写作(11-20)平面)在SiC晶体中存在高的载流子迁移率，从而使得在沿着在本体区域13中的栅极电介质22的沟道区域中第一侧壁与c轴的对准引起低电阻。
栅极沟槽可以是狭长沟槽，其中栅极电极21可以连接至在图1的垂直截面图中不可见的位置处的栅极端子电极。图2示出了图1的包括狭长栅极沟槽的半导体器件的一个实施例的水平截面图。图2图示了半导体器件的在半导体本体100的三个不同水平层中的特征。在图2中，栅极电极21和栅极电介质22用虚线进行了图示。从图2可以看出，具有栅极电极21和栅极电介质22的栅极沟槽是狭长沟槽。源极区域12和二极管区域30与可选的接触区域32一起平行伸展至栅极沟槽。图2进一步(用虚线)图示了绝缘层51的接触开口52、53。参考图2，存在在源极区域12和二极管区域30(特别是二极管区域的接触区域32)上方的第一接触开口52，以及在栅极电极21上方的第二接触开口52。第二开口53在半导体本体100的第一横向方向x上与第一开口52间隔开。在本实施例中，单独的栅极沟槽和单独的二极管区域30在垂直于第一横向方向x的第二横向方向y上间隔开。参考图1和图2，源极电极41覆盖在第一接触开口52所在的那些区域中的绝缘层51，并且在第一接触开口52中电连接至接触区域32和源极区域12。
栅极连接电极(栅极槽道(gaterunner))42在第一横向方向x上与源极电极41间隔开，并且覆盖在布置有第二接触开口52的区域中的绝缘层51。栅极连接电极42在第二接触开口53中电连接至栅极电极21。参考图2，源极电极41和栅极连接电极42可以基本上平行。
在图1中图示的垂直截面图对应于在图2中图示的截面A-A中的垂直截面图。图3图示了在图2中图示的截面B-B中的垂直截面图，其中截面B-B穿过栅极连接电极42和第二接触开口53。参考图3，绝缘层51使二极管区域30和源极区域12与栅极连接电极42分离，并且栅极连接电极42通过第二接触开口53电连接至栅极电极21。
根据一个实施例，半导体器件包括连接至源极端子S的一个源极电极41、和连接至栅极端子G的一个栅极连接电极42。根据另外的实施例(未图示)，半导体器件包括其中每个都连接至栅极端子G的多个栅极连接电极42、和其中每个都连接至源极端子S的多个源极电极41，其中栅极连接电极42和源极电极41基本上平行、并且在第一横向方向x上交替地布置。
参考图1和图2，二极管区域30包括在半导体本体100的竖直方向上位于沟槽的底部1103下方的区域。半导体本体100的“竖直方向”是垂直于半导体本体100的第一表面101的方向。二极管区域30的在底部1103下方的该区域，在下文中将称为“下二极管区域”。在其中二极管区域30包括第一二极管区域31和第二二极管区域32的实施例中，下二极管区域可以包括第一二极管区域31的部分和第二二极管区域32的部分。
根据一个实施例，下二极管区域在竖直方向上具有变化的掺杂浓度，从而使得下二极管区域具有掺杂浓度最大值的区域与沟槽的底部1103间隔开。下面参考图4对其进行阐释。
图4图示了二极管区域30的沿着在图1中示出的线I-I的掺杂浓度N30。在图4中，x表示在第一表面101与在图4中图示了掺杂浓度的各个位置之间的距离。x0表示第一表面101的位置，x1表示沟槽底部1103的位置，以及x2表示二极管区域30的下端，在该下端处二极管区域30与漂移区域一起形成pn结。在图4中，仅图示了形成二极管区域30的掺杂剂的掺杂浓度。如上所阐述的，这些掺杂剂在n型晶体管器件中为p型掺杂剂，而在p型晶体管器件中为n型掺杂剂。参考图4，二极管区域30的掺杂浓度在与沟槽底部1103间隔开的位置处的下二极管区域30中具有最大值。在沟槽底部1103与最大值的位置x3之间的最短距离例如在200纳米(nm)与1微米(μm)之间，尤其在250纳米与500纳米之间。根据一个实施例，在下二极管区域中的该掺杂浓度最大值在1E18cm-3与5E18cm-3之间。
参考图4，在下二极管区域中的掺杂浓度最大值可以是整个二极管区域30的局部最大值。即，二极管区域可以包括：掺杂浓度的绝对最大值；或者掺杂浓度区域的另外的局部最大值，该掺杂浓度区域的在下二极管区域外部，并且该另外的局部最大值高于在下二极管区域30中的掺杂浓度最大值。在图4中示出的实施例中，二极管区域30具有接近第一表面101的掺杂浓度的绝对最大值。具有掺杂浓度的绝对最大值的该区域，充当源极电极1电连接至二极管区域30的接触区域。在该区域中的掺杂浓度最大值例如在1E19cm-3与1E20cm-3之间。根据一个实施例，在沟槽底部1103与具有(局部)掺杂浓度最大值的位置x3之间，存在(局部)最小掺杂浓度。根据一个实施例，该最小掺杂浓度是在与沟槽底部相邻的区域中。根据一个实施例，该最小掺杂浓度在5E17cm-3与1E18cm-3之间。
将二极管区域30实现为，其下二极管区域的掺杂浓度局部最大值与沟槽底部1103间隔开，有助于在半导体器件被阻断时有效地保护栅极电介质22免受高电场的影响。
根据一个实施例，漂移区域11在沟道区域111中具有局部增加的掺杂浓度。下面参考图5对其进行阐释。图5示出了沿着在图1中示出的线Ⅱ-Ⅱ的掺杂浓度。在图5中，图示了源极区域12的掺杂浓度N12、本体区域13的掺杂浓度N13、和漂移区域11的掺杂浓度N11。如图4所示，x0表示第一表面101的位置，x1表示沟槽底部1103的位置，以及x2表示二极管区域30的下端的位置。参考图5，漂移区域11的在与本体区域13邻接的区域中，具有比漂移区域11的在漏极区域14的方向上的更靠下的区域中更高的掺杂浓度。即，漂移区域11在本体区域13与漂移区域11之间的边界处的pn结与对应于二极管区域30的下端的竖直位置的竖直位置之间的区域中，具有掺杂浓度最大值。具有增加的掺杂浓度的该区域的长度例如在200纳米与1微米之间。在该区域中的掺杂浓度是例如在沟道区域111外部的掺杂浓度的至少2倍。根据一个实施例，在沟道区域111的更高掺杂部分中的掺杂浓度在5E16cm-3与1E17cm-3之间。在沟道区域111外部，漂移区域11的掺杂浓度例如低于2E16cm-3。沟道区域111的更高掺杂，有助于减小半导体器件的导通电阻，该导通电阻是在半导体器件的导通状态下的电阻。根据一个实施例，沟道区域111的更高掺杂部分覆盖着下二极管区域具有掺杂最大值的竖直位置x3。
根据另一实施例，漂移区域11包括在二极管区域30下方的另一更高掺杂区域112。该另一更高掺杂区域112可以与二极管区域30邻接，并且在横向方向上，可以在沟道区域111的方向上延伸到二极管区域30之外。该另一更高掺杂区域112的掺杂浓度，可以对应于在沟道区域111中的更高掺杂区域的掺杂浓度。该另一更高掺杂区域112可以与在沟道区域111中的更高掺杂区域间隔开。
在下文中参考图6A至图6J，对用于生产如上文中阐释的半导体器件的方法的一个实施例进行阐释。这些附图中的每一个示出了在该方法的单独方法步骤期间的半导体本体100的垂直截面图。
参考图6A，该方法包括：提供半导体本体100，该半导体本体100具有：漂移区域层111、与漂移区域层111邻接的本体区域层113、以及与本体区域层113邻接的源极区域层112。源极区域层112形成半导体本体100的第一表面101。半导体本体100进一步包括同与本体区域层113相对地与漂移区域层111邻接的漏极区域层114。可选地，与漂移区域层111相同掺杂类型、但是比漂移区域层111更高地掺杂的场停止区域层(未图示)，布置在漏极区域层114与漂移区域层111之间。漂移区域层111形成漂移区域11，本体区域层113形成本体区域13，源极区域层113形成源极区域12，以及漏极区域层114形成制成的半导体器件的漏极区域14。各个半导体层111-114的掺杂类型和掺杂浓度，对应于由各个半导体层形成的器件区域的掺杂类型和掺杂浓度。上文中已经对单独的器件区域的这些掺杂类型和掺杂浓度进行了阐释。
通过使用用于生产具有多个不同掺杂的半导体层的半导体本体的常规技术，可以生产图6A中的半导体本体100。根据一个实施例，生产半导体本体100包括：提供形成漏极区域层114的半导体衬底，在漏极区域层114上生长作为第一外延层的漂移区域层111，在漂移区域层111上生长作为第二外延层的本体区域层113，以及在本体区域层113上生长作为第三外延层的源极区域层112。在各个外延工艺期间，可以对单独的外延层原位掺杂。
根据第二实施例，提供了一种半导体衬底，该半导体衬底具有对应于漂移区域层11的掺杂浓度的掺杂浓度。通过注入工艺，通过第一表面101将掺杂原子注入到该衬底中，以便形成本体区域层113和源极区域层112。此外，通过与第一表面101相对的第二表面102将掺杂原子注入到衬底中，以便形成漏极区域层114。
根据第三实施例，提供了一种形成漏极区域层114的半导体衬底。在漏极区域层114上生长外延层，其中该外延层具有对应于漂移区域层111的掺杂浓度的掺杂浓度。该外延层形成半导体本体100的第一表面101。最后，通过第一表面101将掺杂原子注入到外延层中，以便形成本体区域层113和源极区域层112。
参考图6B，形成在半导体本体100的第二横向方向y上间隔开的二极管区域30。形成二极管区域30，可以包括：在漂移区域层111中形成第一二极管区域31，以及形成第二二极管区域(接触区域)32，其中接触区域32通过源极区域层112和本体区域层113从第一表面111延伸到第一二极管区域31中。形成第一和第二二极管区域31、32，可以包括常规注入工艺。下面进一步参考本文中的图7A和图7B对用于生产二极管区域30的方法的实施例进行阐释。
参考图6C，该方法进一步包括在半导体本体100的第一表面101中生产沟槽。每个沟槽包括第一侧壁1101、与第一侧壁1101相对的第二侧壁1102、和底部1103。沟槽将本体区域层113和源极区域层112细分成多个部分，其中具有本体区域层113的掺杂浓度的那些区域在形成二极管区域30之前形成本体区域13，并且具有源极区域层112的掺杂浓度的那些区域在形成二极管区域30之前形成半导体器件的源极区域12。参考图6C，沟槽110形成为，使得每个沟槽110的第一侧壁1101与一个源极区域12和一个本体区域13邻接，并且使得每个沟槽110的第二侧壁1102与一个二极管区域30(特别是二极管区域30的接触区域32)邻接。在这种情况下，形成在二极管区域30与漂移区域11之间的pn结与每个沟槽110的底部1103邻接。形成沟槽110，可以包括使用蚀刻掩膜210的常规蚀刻工艺。
可选地，存在对沟槽110的后处理，其中在各个沟槽的侧壁1101、1102与底部1103之间的角部都为圆形。该圆化工艺的结果在图6D中进行了图示。圆化工艺可以包括在含有氢气的气氛下的热处理。在该热处理中的温度例如在1200℃与1700℃之间，而处理时间例如在1分钟与60分钟之间。根据一个实施例，在侧壁1101、1102与底部1103之间的角部形成有半径，该半径至少是栅极电介质22沿着第一表面1101所具有的厚度的至少两倍或者至少四倍。栅极电介质22在下面阐释的工艺步骤中形成。根据一个实施例，角部的半径至少是300纳米(nm)。该工艺不仅使在沟槽的底部处的角部圆化，也使在第一表面101与侧壁1101、1102之间的角部圆化。
根据一个实施例，沟槽110形成有锥形侧壁。根据一个实施例，半导体本体100包括SiC，以及沟槽110形成有锥形侧壁，使得第一侧壁1101与SiC半导体晶体的c轴对准。
形成具有锥形侧壁的沟槽，可以包括蚀刻工艺，该蚀刻工艺在竖直方向上以第一蚀刻速率并且在横向方向上以低于第一蚀刻速率的第二蚀刻速率对半导体本体进行蚀刻。由于使沟槽的更接近第一表面101的侧壁1101、1002比更接近底部1103的部分暴露于蚀刻剂的时间更长，所以沟槽成为在第一表面101处比在底部1103处更宽。取决于蚀刻工艺的精确度，取决于半导体本体100的第一表面101与期望的晶面对准的准确程度，以及取决于半导体本体100在蚀刻工艺中与蚀刻掩膜(未示出)对准的准确程度，第一侧壁1101可能与或者也可能不与需要实施沟道区域的晶面准确适配。
根据一个实施例，形成沟槽包括调整工艺，该调整工艺用于使第一侧壁1101与上面提及的晶面(即，11-20平面)对准。在形成沟槽之后，该工艺可以包括在含有氢气的气氛下的热处理。在该热处理中，温度例如在1200℃与1700℃之间，以及处理时间例如在1分钟与60分钟之间。根据一个实施例，相同的热处理也用于使沟槽的角部圆化并且用于对第一侧壁1101的对准进行微调。
在图6E中图示的接下来的工艺步骤中，在沟槽110的侧壁1101、1102、和底部1103上形成栅极电介质22。可选地，也在半导体本体100的第一表面101上形成栅极电介质22。根据一个实施例，半导体本体100包括SiC，并且栅极电介质22包括二氧化硅(SiO2)。形成栅极电介质22，可以包括氧化工艺、沉积工艺、或者沉积工艺和氧化工艺的组合。
参考图6F，在沟槽110中并且在半导体本体100的第一表面101上方形成电极层21’。电极层21’的位于沟槽110中的那些部分，形成各个器件单元的栅极电极21。例如，电极层21’包括高掺杂的多晶半导体材料，诸如多晶硅或者硅化物。
参考图6G，将电极层21’从第一表面101去除，但是仍然在沟槽中保留，在沟槽中，电极层21’形成栅极电极21。去除在第一表面101上方的电极层21’，可以包括蚀刻工艺，诸如干法蚀刻工艺。
参考图6H，在第一表面101和栅极电极21上方形成绝缘层51。绝缘层51可以是常规电绝缘层，诸如氧化物。形成绝缘层51，可以包括化学汽相沉积(CVD)。
参考图6I，在绝缘层51中形成接触孔52。形成接触孔，可以包括使用蚀刻掩膜的常规蚀刻工艺。图6I图示了在二极管区域30和源极区域12上方形成第一接触孔52。等同地，在图6I的垂直截面中不可见的区域中在栅极电极21上方形成第二接触孔53。
最后，形成源极电极41。源极电极41在第一接触开口43中电接触二极管区域30和源极区域12。可选地，源极电极41包括上文阐释的两个子层411、412。形成源极电极41，可以包括金属沉积工艺，诸如CVD工艺、蒸发工艺、电镀工艺和溅射工艺中的一个。源极电极41包括导电材料，诸如金属或者硅化物。等同地，在图6J中不可见的区域中形成栅极连接电极42，并且栅极连接电极42在第二接触开口53中接触栅极电极21。
在上文阐释的方法中，在参考图6B阐释的注入工艺中可以调整在下二极管区域30中的掺杂最大值的垂直位置x3(见图4)和掺杂浓度。尤其，可以通过调整被注入以形成掺杂最大值的那些离子的注入能量来调整垂直位置，并且可以通过调整注入剂量来调整掺杂浓度。应该指出，形成一个二极管区域30，可以包括多个注入工艺，这些注入工艺在注入能量和注入剂量方面可以有所不同以便形成掺杂浓度在半导体本体的竖直方向上变化的二极管区域30。
图7A和图7B图示了用于生产二极管区域30的方法的实施例。在图7A和图7B中示出的方法中，形成具有第一二极管区域31和第二二极管区域32的二极管区域30。参考图7A，形成第一二极管区域31，可以包括至少一个使用注入掩膜210的注入工艺。调整该注入工艺的注入能量，从而使得将掺杂原子注入到漂移区域层111中。
参考图7B，形成第二二极管区域(接触区域)32，包括至少一个使用另外的注入掩膜的另外的注入工艺。可以通过沿着第一注入掩膜210的开口的侧壁形成间隔件220来获得该另外的注入掩膜。形成接触区域32，可以包括具有不同注入能量的多个随后的注入工艺。进一步地，每个注入工艺以及上文参考图6A至图6J阐释的注入工艺，均包括用于活化注入的掺杂原子的热处理。
选择在该至少一个注入工艺和该至少一个另外的注入工艺中的注入能量和注入剂量，从而使得制成的器件的下二极管区域在所需垂直位置x3处具有掺杂浓度最大值(见图4)。根据一个实施例，在形成第一二极管区域31的工艺中限定出了掺杂浓度最大值的位置和掺杂浓度。根据另一实施例，用于形成第一二极管区域31的工艺和用于形成第二二极管区域32的工艺均限定出了掺杂最大值的位置和掺杂浓度。
在图7A和图7B中示出的实施例中，第二二极管区域32深入延伸(大于第一二极管区域31的垂直尺寸的50％)到第一二极管区域31中。然而，这仅仅是一种示例。根据另一实施例，第二二极管区域32延伸到第一二极管区域31中，延伸程度小于第一二极管区域31的垂直尺寸的50％或者甚至小于25％。
进一步地，形成具有不同横向尺寸的第一二极管区域31和第二二极管区域32，即，将两个不同的注入掩膜用于形成这些第一和第二二极管区域31、32是可选的。根据一个实施例，仅仅将一个掩膜(诸如，在图7A中示出的掩膜210)用于形成在漂移区域11中的第一二极管区域31以及在制成的器件中的将第一二极管区域31连接至源极电极的第二二极管区域32两者。
参考图5，沟道区域111可以具有其掺杂浓度比漂移区域11的其他部分的掺杂浓度更高的区域。沟道区域的更高掺杂浓度可以通过经由第一表面101将掺杂剂原子注入到半导体本体100中来获得。可以使用注入掩膜，以便将掺杂剂原子仅仅注入到制成的器件的包括沟道区域111的那些区域中。可以通过在该工艺中恰当地调整注入能量和注入剂量，来调整具有更高掺杂浓度的沟道区域111部分的垂直位置和掺杂浓度。在上面参考图6D阐释的工艺步骤之后，可以通过经由沟槽的底部1103将掺杂原子注入到半导体本体100中而生产另一更高掺杂区域112(见图1)。
图8图示了根据另一实施例的半导体器件的垂直截面图。在本实施例中，栅极电介质22在沟槽底部1103处比在第一侧壁1101处更厚。即，栅极电介质22在第一侧壁1101处具有第一厚度，并且在底部1103处具有第二厚度，其中第二厚度大于第一厚度。根据一个实施例，第二厚度是第一厚度的至少1.5倍、第一厚度的至少2倍、或者甚至第一厚度的至少3倍。由于在制造工艺中的变化或者缺陷，所以栅极电介质22的厚度沿着第一侧壁1101和底部1103可以有所不同。由此，栅极电介质22分别在侧壁1101、1102或底部1103中的一个处的“厚度”，被理解为是栅极电介质22在相应侧壁/底部处的平均厚度或者最小厚度。
根据在图9中示出的另一实施例，栅极电介质22不仅在沟槽的底部1103处而且在第二侧壁1102处，比在第一侧壁1101处更厚。即，栅极电介质22在第二侧壁1103处具有第三厚度，该第三厚度大于在第一侧壁1101处的第一厚度。根据一个实施例，第三厚度是第一厚度的至少1.5倍、第一厚度的至少2倍、或者甚至第一厚度的至少3倍。第三厚度可以基本上等于底部1103的第二厚度，或者可以与第二厚度不同。根据一个实施例，第一厚度在40纳米与100纳米之间。第二厚度和第三厚度分别例如在60纳米与300纳米之间。
图10A至图10D图示了用于在底部1103上以及可选地在沟槽110的第二侧壁1102上生产更厚栅极电介质22的方法的一个实施例。图10A至图10示出了在该方法的不同工艺序列期间/之后半导体本体100的垂直截面图。参考图10A至图10C阐释的方法在形成在半导体本体100中的沟槽110之后开始，即，在上文参考图6A至图6D阐释的工艺序列之后开始。
参考图10A，该方法包括在沟槽110的侧壁1101、1102和底部1103上形成第一介电层221。可选地，也在第一表面101上形成该介电层221。第一介电层221可以包括氧化物。形成该栅极电介质221，可以包括氧化工艺、沉积工艺、或者氧化工艺和沉积工艺的组合。例如，沉积工艺包括CVD(化学汽相沉积)工艺。
参考图10B，该方法进一步包括使用第一保护层301填充沟槽110。例如，保护层301包括多晶或非晶的半导体材料，诸如例如多晶硅或非晶硅。可选地，在第一保护层301和第一表面101上方形成第二保护层，从而使得第二保护层302布置在第一介电层221的覆盖第二侧壁1102的部分上方。第二保护层302是可选的，并且在其中更厚栅极电介质22仅生产在底部1103处的那些实施例中可以省略。第二保护层302可以包括多晶或非晶的半导体材料、光致抗蚀剂等。
该方法进一步包括针对半导体本体100、第一保护层301和可选的第二保护层302选择性地对第一介电层221进行蚀刻。在该工艺中，第一保护层201使在底部1103处的第一介电层221免于蚀刻，同时可以对在第一表面101上的并且沿着第一侧壁1101的第一介电层221进行蚀刻。如果省略第二保护层302，也对沿着第二侧壁1102的第一介电层221进行蚀刻，从而使得在蚀刻工艺之后，仅仅在底部1103处的第一介电层221保留下来。如果在第二侧壁1102上方存在第二保护层302，则不仅在底部1103处的第一介电层221保留下来，而且沿着第二侧壁1102的第一介电层221也保留下来。
图10C示出了在这些工艺步骤之后并且在去除第一保护层301和可选的第二保护层302之后的半导体本体100。在图10C中，沿着第二侧壁1102的第一介电层221用虚线图示，这是因为第一介电层221的该部分是可选的、并且仅仅在生产了第二保护层302的情况下才保留下来。
参考图10D，该方法进一步包括在沟槽110的侧壁1101、1102和底部1103上形成第二介电层222。在沟槽110中，该第二介电层222被添加至第一介电层221。第一介电层221和第二介电层222形成栅极电介质22。在仅仅生产有第二介电层221之处，栅极电介质22在第一侧壁1101处更厚；在生产有第一介电层221和第二介电层222之处，在底部1103处更厚；并且可以在生产有第二介电层222和可选的第一介电层221之处，在第二侧壁1202处更厚。用于生产半导体器件的另外的方法步骤可以对应于上文参考图6F至图6J阐释的方法步骤。
图11A至图11C图示了用于形成根据另一实施例的栅极电介质22的方法。参考图11A，该方法包括在沟槽110的侧壁1101、1102和底部1103上形成第一介电层221。可以按照上文参考图10A所阐释的来生产第一介电层221。
该方法进一步包括至少沿着第一侧壁1101去除第一介电层221。可选地，也沿着第二侧壁1102去除第一介电层221。沿着第一侧壁1101去除第一介电层221，可以包括在第一介电层221上在底部1103上方并且可选地在第二侧壁1102上方形成掩膜层。
参考图11B，形成该掩膜层，可以包括在第一介电层221上方形成牺牲层224。根据一个实施例，该牺牲层224包括多晶半导体材料，诸如例如多晶硅。参考图11B，在期望去除牺牲层224的那些区域中，对该牺牲层224进行破坏注入。参考图11B，可以对沿着第一表面101和沿着第一侧壁1101的牺牲层224进行破坏注入。可以使用倾斜注入，以保护在底部1103处和在第二侧壁1102处的牺牲层224免受注入。在破坏注入工艺中使用的离子的示例包括惰性气体离子，诸如例如氩或者氙离子。
在接下来的工艺步骤中，牺牲层224的被破坏注入的那些部分，在针对非破坏牺牲层部分对被破坏的牺牲层部分进行选择性蚀刻的蚀刻工艺中被去除。图11C示出了在该选择蚀刻工艺之后的牺牲层224。然后，将牺牲层224的剩余部分用作蚀刻掩膜，对第一介电层221的未被牺牲层224覆盖的那些部分进行蚀刻。该结果在图11D中进行了图示。
参考图11D，第一介电层221保留在沟槽110的底部1103和第二侧壁1102处。该结构对应于参考图10C所阐释的结构。由此，用于形成栅极电介质22的另外的工艺步骤可以对应于上文参考图10D阐释的工艺步骤。
基于参考图11A至图11D阐释的方法，在底部1103上并且第二侧壁1102上形成更厚的栅极电介质22，这是因为在该方法中第一介电层221保留在底部1103和第二侧壁1102上。然而，该方法可以容易地修改为仅仅在沟槽110的底部1103上形成第一介电层221。修改后的方法包括另外的破坏注入工艺，选择该另外的破坏注入工艺以使得不仅在第一侧壁1101上方也在第二侧壁1102上方对牺牲层224进行破坏注入。可以使用采用了与在图11B中示出的方法中的注入角度不同的注入角度的倾斜注入。例如，设β(beta)是相对于在图11B中示出的方法中的第一表面101的注入角度，然后，在修改后的方法中额外地使用的注入角度是-β(在图11B中用虚线图示)，
然而，在修改后的方法中不对在底部1103处的牺牲层224进行破坏注入。如果在第二侧壁1102上方对牺牲层224进行破坏注入，那么参考图11C阐释的蚀刻工艺也在第二侧壁1102上方蚀刻牺牲层224，从而使得牺牲层224作为掩膜层仅保留在底部1103上方。结果，对第一介电层221进行蚀刻的蚀刻工艺仅仅在沟槽110的底部1103上保留第一介电层221。
应理解，在本文中描述的各个实施例的特征可以彼此组合，除非特别注明不可以组合。

Claims (30)

1.一种半导体器件，包括：
半导体本体、和集成在所述半导体本体中的至少一个器件单元(101、102)，所述至少一个器件单元包括：
漂移区域(11)、源极区域(12)、和布置在所述源极区域(12)与所述漂移区域(11)之间的本体区域(13)；
二极管区域(30)、和在所述二极管区域(30)与所述漂移区域(11)之间的pn结；
沟槽，具有第一侧壁(1101)、与所述第一侧壁相对的第二侧壁(1102)、和底部(1103)，其中所述本体区域(13)与所述第一侧壁(1101)邻接，所述二极管区域(30)与所述第二侧壁(1102)邻接，并且所述pn结与所述沟槽的所述底部(1103)邻接；
栅极电极(21)，布置在所述沟槽中，并且通过栅极电介质(22)与所述本体区域(13)、所述二极管区域(30)和所述漂移区域(11)介电绝缘；
其中所述二极管区域(30)包括布置在所述沟槽的所述底部(1103)下方的下二极管区域；并且
其中所述下二极管区域包括掺杂浓度的最大值，所述掺杂浓度的所述最大值与所述沟槽的所述底部(1103)远离。
2.根据权利要求1所述的半导体器件，包括至少两个器件单元，
其中所述至少两个器件单元(101、102)的所述二极管区域(30)在所述半导体本体(100)的横向方向上远离。
3.根据权利要求2所述的半导体器件，其中在所述至少两个器件单元(101、102)的所述二极管区域(30)之间的距离，选自由以下各项组成的组：
在0.5微米至2微米之间；
在所述沟槽的宽度的0.25倍至1.5倍之间；以及
在所述二极管区域(30)的在所述沟槽下方在所述漂移区域(11)中的横向宽度的30％与60％之间。
4.根据上述权利要求中任一项所述的半导体器件，其中在所述沟槽(1103)的所述底部与所述掺杂浓度的所述最大值的所在位置之间的距离，在200纳米至1微米之间。
5.根据权利要求4所述的半导体器件，其中在所述沟槽(1103)的所述底部与所述掺杂浓度的所述最大值的所在位置之间的距离，在250纳米至500纳米之间。
6.根据上述权利要求中任一项所述的半导体器件，其中所述掺杂浓度的所述最大值在1E18cm-3至5E18cm-3之间。
7.根据上述权利要求中任一项所述的半导体器件，其中所述二极管区域(30)进一步包括所述掺杂浓度的局部最小值，所述掺杂浓度的所述局部最小值在所述掺杂浓度的所述最大值的所在位置与所述沟槽的所述底部(1103)之间。
8.根据权利要求7所述的半导体器件，其中所述掺杂浓度的所述局部最小值在5E17cm-3至1E18cm-3之间。
9.根据上述权利要求中任一项所述的半导体器件，其中所述栅极电介质(22)在所述沟槽的所述第一侧壁(1101)处具有第一厚度，并且在所述沟槽的所述第二侧壁(1102)处具有第二厚度，其中所述第二厚度大于所述第一厚度。
10.根据权利要求9所述的半导体器件，其中所述第二厚度是所述第一厚度的至少1.5倍。
11.根据上述权利要求中任一项所述的半导体器件，其中所述栅极电介质(22)在所述沟槽的所述第一侧壁(1101)处具有第一厚度，并且在所述沟槽的所述底部(1102)处具有第三厚度，其中所述第三厚度大于所述第一厚度。
12.根据权利要求9至11中任一项所述的半导体器件，其中所述第三厚度是所述第一厚度的至少1.5倍。
13.根据上述权利要求中任一项所述的半导体器件，
其中所述沟槽包括在所述第一侧壁(1101)与所述底部(1103)之间的圆角，并且
其中所述圆角的半径是所述栅极电介质(22)的在所述第一侧壁(1101)处的厚度的至少2倍。
14.根据权利要求2至13中任一项所述的半导体器件，
其中所述漂移区域包括所述掺杂浓度的局部最大值，所述掺杂浓度的所述局部最大值在所述至少两个器件单元中的两个邻近器件单元的所述二极管区域(30)之间。
15.根据上述权利要求中任一项所述的半导体器件，进一步包括：
源极电极(41)，电连接至每个器件的所述源极区域(12)和所述二极管区域(30)。
16.根据上述权利要求中任一项所述的半导体器件，其中每个二极管区域(30)包括：
第一二极管区域(31)，与所述漂移区域(11)一起形成所述pn结；
第二二极管区域(32)，比所述第一二极管区域(31)更高地掺杂，并且连接至所述源极电极(41)。
17.根据权利要求16所述的半导体器件，其中所述第二二极管区域(32)与所述沟槽的所述第二侧壁邻接。
18.根据上述权利要求中任一项所述的半导体器件，
其中所述至少两个器件单元相邻，并且
其中一个器件单元的所述二极管区域(30)与另一个器件单元的所述本体区域(13)邻接。
19.根据上述权利要求中任一项所述的半导体器件，
其中所述半导体本体(100)包括SiC晶体，并且
其中所述沟槽的所述第一侧壁与所述SiC晶体的c轴对准。
20.根据权利要求19所述的半导体器件，其中在所述第一表面(1101)与所述半导体本体(100)的所述第一表面(101)之间的角度在80°至89°之间。
21.一种生产半导体器件的方法，所述方法包括：
提供半导体本体，所述半导体本体包括：漂移区域层(111)、与所述漂移区域层(111)邻接的本体区域层(113)、以及与所述本体区域层(113)邻接并且形成所述半导体本体(100)的第一表面(101)的源极区域层(112)；
形成至少一个二极管区域(30)，从而使得所述二极管区域(30)从所述第一表面(101)通过所述源极区域层(112)和所述本体区域层(113)延伸到所述漂移区域层中，其中所述二极管区域(30)和所述漂移区域层(111)形成一个pn结；
形成至少一个沟槽(110)，所述沟槽(110)具有第一侧壁(1101)、与所述第一侧壁(1101)相对的第二侧壁(1102)、和底部(1103)，从而使得所述至少一个沟槽(110)在一个侧壁上与所述本体区域层(113)邻接、在所述第二侧壁上与所述二极管区域(30)邻接、并且在所述底部(1103)上与所述pn结邻接；
在所述至少一个沟槽中形成栅极电极(21)、和使所述栅极电极(21)与所述半导体本体(100)介电绝缘的栅极电介质(22)，
其中所述源极区域层(112)的在形成所述二极管区域(30)之后保留下来的部分，形成源极区域(12)；并且其中所述本体区域层(113)的在形成所述至少一个二极管区域(30)之后保留下来的部分，形成本体区域(13)，并且
其中形成所述至少一个二极管区域(30)包括：在所述沟槽的所述底部(1103)下方形成下二极管区域，并且将所述下二极管区域的掺杂浓度的最大值形成为与所述沟槽的所述底部(1103)远离。
22.根据权利要求21所述的方法，进一步包括：
在所述第一表面(101)上形成绝缘层(51)；
在所述绝缘层(51)中、在每个二极管区域(30)和每个源极区域(12)上方，形成第一接触开口(52)；以及
在每个第一接触开口(52)中，形成电连接至所述源极区域(12)和所述二极管区域(30)的源极电极(41)。
23.根据权利要求22所述的方法，进一步包括：
在所述绝缘层(51)中、在每个栅极电极(22)上方，形成第二接触开口(53)；以及
在每个第二接触开口(52)中，形成电连接至所述栅极电极(22)的栅极连接电极(42)。
24.根据权利要求21至23中任一项所述的方法，
其中所述半导体本体(100)包括SiC晶体，并且
其中所述沟槽形成为，使得所述沟槽的所述第一侧壁与所述SiC晶体的c轴对准。
25.根据权利要求24所述的方法，其中所述第一沟槽形成为，使得在所述第一表面(1101)与所述半导体本体(100)的所述第一表面(101)之间的角度在80°至89°之间。
26.根据上述权利要求21至25中任一项所述的方法，其中形成所述栅极电介质(22)包括，将所述栅极电介质(22)形成为，在所述沟槽的所述第一侧壁(1101)处具有第一厚度、并且在所述沟槽的所述第二侧壁(1102)处具有第二厚度，其中所述第二厚度大于所述第一厚度。
27.根据权利要求26所述的方法，其中所述第二厚度是所述第一厚度的至少1.5倍。
28.根据上述权利要求21至27中任一项所述的方法，其中形成所述栅极电介质(22)包括，将所述栅极电介质(22)形成为，在所述沟槽的所述第一侧壁(1101)处具有第一厚度、并且在所述沟槽的所述底部(1102)处具有第三厚度，其中所述第三厚度大于所述第一厚度。
29.根据权利要求28所述的方法，其中所述第三厚度是所述第一厚度的至少1.5倍。
30.根据权利要求21至29中任一项所述的方法，进一步包括：
在形成所述沟槽(110)之后，在氢气气氛下对所述半导体本体进行热处理。
CN201510267326.5A 2014-05-23 2015-05-22 半导体器件 Active CN105097682B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910186229.1A CN110265357B (zh) 2014-05-23 2015-05-22 半导体器件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102014107325.8 2014-05-23
DE102014107325.8A DE102014107325B4 (de) 2014-05-23 2014-05-23 Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201910186229.1A Division CN110265357B (zh) 2014-05-23 2015-05-22 半导体器件

Publications (2)

Publication Number Publication Date
CN105097682A true CN105097682A (zh) 2015-11-25
CN105097682B CN105097682B (zh) 2019-04-12

Family

ID=54431618

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201510267326.5A Active CN105097682B (zh) 2014-05-23 2015-05-22 半导体器件
CN201910186229.1A Active CN110265357B (zh) 2014-05-23 2015-05-22 半导体器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201910186229.1A Active CN110265357B (zh) 2014-05-23 2015-05-22 半导体器件

Country Status (4)

Country Link
US (5) US9478655B2 (zh)
JP (1) JP6119058B2 (zh)
CN (2) CN105097682B (zh)
DE (1) DE102014107325B4 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108183131A (zh) * 2017-12-05 2018-06-19 中国电子科技集团公司第五十五研究所 一种集成sbd结构的单侧mos型器件制备方法
CN108735817A (zh) * 2017-04-24 2018-11-02 英飞凌科技股份有限公司 具有沟槽底部中的偏移的SiC半导体器件

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9348648B2 (en) * 2012-09-12 2016-05-24 Salesforce.Com, Inc. Providing a routing framework for facilitating dynamic workload scheduling and routing of message queues for fair management of resources for application servers in an on-demand services environment
JP5840308B2 (ja) * 2012-12-28 2016-01-06 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
DE102014107325B4 (de) * 2014-05-23 2023-08-10 Infineon Technologies Ag Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements
WO2016017007A1 (ja) * 2014-07-31 2016-02-04 三菱電機株式会社 半導体装置の製造方法
US20180012974A1 (en) * 2014-11-18 2018-01-11 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
DE102014117780B4 (de) 2014-12-03 2018-06-21 Infineon Technologies Ag Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
DE102014119465B3 (de) 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
US9893176B2 (en) 2014-12-26 2018-02-13 Fairchild Semiconductor Corporation Silicon-carbide trench gate MOSFETs
JP2016213419A (ja) 2015-05-13 2016-12-15 住友電気工業株式会社 炭化珪素半導体装置
DE102016226237A1 (de) 2016-02-01 2017-08-03 Fuji Electric Co., Ltd. Siliziumcarbid-halbleitervorrichtung und verfahren zum herstellen einer siliziumcarbid-halbleitervorrichtung
JP6472776B2 (ja) 2016-02-01 2019-02-20 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6606007B2 (ja) * 2016-04-18 2019-11-13 トヨタ自動車株式会社 スイッチング素子
US20170345905A1 (en) 2016-05-24 2017-11-30 Infineon Technologies Ag Wide-Bandgap Semiconductor Device with Trench Gate Structures
US9716165B1 (en) * 2016-06-21 2017-07-25 United Microelectronics Corporation Field-effect transistor and method of making the same
DE102016116019B4 (de) 2016-08-29 2023-11-23 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements
US10269951B2 (en) 2017-05-16 2019-04-23 General Electric Company Semiconductor device layout and method for forming same
JP6871058B2 (ja) 2017-05-22 2021-05-12 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US10431465B2 (en) * 2017-09-18 2019-10-01 Vanguard International Semiconductor Corporation Semiconductor structures and methods of forming the same
EP3474314A1 (en) * 2017-10-20 2019-04-24 Infineon Technologies Austria AG Semiconductor device and method for manufacturing a semiconductor method
JP6896593B2 (ja) 2017-11-22 2021-06-30 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
DE102017128633A1 (de) 2017-12-01 2019-06-06 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement mit grabengatestrukturen und abschirmgebieten
JP7384236B2 (ja) 2017-12-11 2023-11-21 富士電機株式会社 絶縁ゲート型半導体装置
JP7151076B2 (ja) 2017-12-11 2022-10-12 富士電機株式会社 絶縁ゲート型半導体装置
JP7166053B2 (ja) 2017-12-21 2022-11-07 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
DE102018103973B4 (de) 2018-02-22 2020-12-03 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement
DE102019111308A1 (de) * 2018-05-07 2019-11-07 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
DE102018114591B4 (de) * 2018-06-18 2021-09-02 Infineon Technologies Ag Transistorbauelement
DE102018115728B4 (de) 2018-06-29 2021-09-23 Infineon Technologies Ag Halbleitervorrichtung, die einen Siliziumcarbidkörper und Transistorzellen enthält
JP7210182B2 (ja) * 2018-07-26 2023-01-23 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
IT201800007780A1 (it) * 2018-08-02 2020-02-02 St Microelectronics Srl Dispositivo mosfet in carburo di silicio e relativo metodo di fabbricazione
DE102018124740A1 (de) 2018-10-08 2020-04-09 Infineon Technologies Ag Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements
US10903322B2 (en) 2018-11-16 2021-01-26 Infineon Technologies Ag SiC power semiconductor device with integrated body diode
US10985248B2 (en) 2018-11-16 2021-04-20 Infineon Technologies Ag SiC power semiconductor device with integrated Schottky junction
US10586845B1 (en) 2018-11-16 2020-03-10 Infineon Technologies Ag SiC trench transistor device and methods of manufacturing thereof
DE102019008556A1 (de) * 2019-03-14 2020-09-17 Semiconductor Components Industries, Llc Feldeffekttransistorstruktur mit isoliertem Gate mit abgeschirmter Quelle und Verfahren
DE102019119121B3 (de) * 2019-07-15 2020-09-03 Infineon Technologies Ag Graben-kontaktstruktur enthaltende halbleitervorrichtung und herstellungsverfahren
DE102019129412A1 (de) 2019-10-31 2021-05-06 Infineon Technologies Ag Siliziumcarbid-vorrichtung mit graben-gatestruktur und herstellungsverfahren
EP3944742A1 (en) * 2020-06-18 2022-02-02 Dynex Semiconductor Limited Sic mosfet with asymmetric trench oxide and method of manufacture
EP3930006A1 (en) * 2020-06-24 2021-12-29 Infineon Technologies AG Semiconductor device including trench gate structure and buried shielding region and method of manufacturing
US11664434B2 (en) * 2020-11-13 2023-05-30 Wolfspeed, Inc. Semiconductor power devices having multiple gate trenches and methods of forming such devices
WO2022261819A1 (en) * 2021-06-15 2022-12-22 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing thereof
CN115172445B (zh) * 2022-09-02 2022-11-29 深圳芯能半导体技术有限公司 快恢复功率器件的结构、制造方法及电子设备
CN115513061A (zh) * 2022-11-22 2022-12-23 广东芯粤能半导体有限公司 半导体结构的制备方法及半导体结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260650A (ja) * 1996-03-22 1997-10-03 Fuji Electric Co Ltd 炭化ケイ素トレンチｆｅｔおよびその製造方法
US20070114602A1 (en) * 2005-11-24 2007-05-24 Kabushiki Kaisha Toshiba Semiconductor device
JP2011199041A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置
CN102856382A (zh) * 2011-06-29 2013-01-02 株式会社电装 碳化硅半导体器件
US20130168701A1 (en) * 2011-09-22 2013-07-04 Panasonic Corporation Silicon carbide semiconductor element and method for fabricating the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011035410A (ja) * 1997-10-31 2011-02-17 Siliconix Inc 保護用ダイオードを備えるトレンチゲート形パワーｍｏｓｆｅｔ
JP2005333068A (ja) * 2004-05-21 2005-12-02 Toshiba Corp 半導体装置
US8058682B2 (en) * 2007-01-09 2011-11-15 Maxpower Semiconductor Inc. Semiconductor device
US7880200B2 (en) * 2007-09-28 2011-02-01 Infineon Technologies Austria Ag Semiconductor device including a free wheeling diode
US8203181B2 (en) * 2008-09-30 2012-06-19 Infineon Technologies Austria Ag Trench MOSFET semiconductor device and manufacturing method therefor
JP5588671B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
DE102010039258B4 (de) * 2010-08-12 2018-03-15 Infineon Technologies Austria Ag Transistorbauelement mit reduziertem Kurzschlussstrom
US8435853B2 (en) * 2010-08-30 2013-05-07 Infineon Technologies Ag Method for forming a semiconductor device, and a semiconductor with an integrated poly-diode
US8384151B2 (en) * 2011-01-17 2013-02-26 Infineon Technologies Austria Ag Semiconductor device and a reverse conducting IGBT
US8637922B1 (en) * 2012-07-19 2014-01-28 Infineon Technologies Ag Semiconductor device
US9293558B2 (en) * 2012-11-26 2016-03-22 Infineon Technologies Austria Ag Semiconductor device
DE102014107325B4 (de) * 2014-05-23 2023-08-10 Infineon Technologies Ag Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260650A (ja) * 1996-03-22 1997-10-03 Fuji Electric Co Ltd 炭化ケイ素トレンチｆｅｔおよびその製造方法
US20070114602A1 (en) * 2005-11-24 2007-05-24 Kabushiki Kaisha Toshiba Semiconductor device
JP2011199041A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置
CN102856382A (zh) * 2011-06-29 2013-01-02 株式会社电装 碳化硅半导体器件
US20130168701A1 (en) * 2011-09-22 2013-07-04 Panasonic Corporation Silicon carbide semiconductor element and method for fabricating the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735817A (zh) * 2017-04-24 2018-11-02 英飞凌科技股份有限公司 具有沟槽底部中的偏移的SiC半导体器件
CN108735817B (zh) * 2017-04-24 2023-08-29 英飞凌科技股份有限公司 具有沟槽底部中的偏移的SiC半导体器件
CN108183131A (zh) * 2017-12-05 2018-06-19 中国电子科技集团公司第五十五研究所 一种集成sbd结构的单侧mos型器件制备方法

Also Published As

Publication number Publication date
DE102014107325B4 (de) 2023-08-10
CN110265357B (zh) 2023-07-14
CN110265357A (zh) 2019-09-20
US9876103B2 (en) 2018-01-23
CN105097682B (zh) 2019-04-12
US10038087B2 (en) 2018-07-31
US20170033212A1 (en) 2017-02-02
JP6119058B2 (ja) 2017-04-26
JP2015226060A (ja) 2015-12-14
US20150340487A1 (en) 2015-11-26
US20180315845A1 (en) 2018-11-01
US9478655B2 (en) 2016-10-25
DE102014107325A1 (de) 2015-11-26
US10727330B2 (en) 2020-07-28
US20180122931A1 (en) 2018-05-03
US20200044076A1 (en) 2020-02-06

Similar Documents

Publication Publication Date Title
CN105097682A (zh) 半导体器件
US10700192B2 (en) Semiconductor device having a source electrode contact trench
CN103839943B (zh) 半导体器件
JP5209152B1 (ja) 炭化珪素半導体素子およびその製造方法
CN103579339B (zh) 半导体器件
JP5893172B2 (ja) 炭化珪素半導体装置およびその製造方法
US7595241B2 (en) Method for fabricating silicon carbide vertical MOSFET devices
US8563987B2 (en) Semiconductor device and method for fabricating the device
WO2012017798A1 (ja) 半導体装置およびその製造方法
WO2012127821A1 (ja) 半導体装置およびその製造方法
CN105247683A (zh) 半导体装置
US11961904B2 (en) Semiconductor device including trench gate structure and buried shielding region and method of manufacturing
US20130065384A1 (en) Method for manufacturing silicon carbide semiconductor device
CN105210194A (zh) 半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant