JP2011199041A - 半導体装置 - Google Patents

Abstract

【課題】電力用半導体素子と一体化された還流ダイオードの応答速度を高速化した半導体装置の提供。
【解決手段】Ｎ型ベース層２の表面にＰ型ベース領域３と、Ｐ型ベース領域３の表面に設けられたＮ型エミッタ領域４と、Ｐ型ベース領域３の表面に設けられ、Ｎ型エミッタ領域４に隣接したＰ型コンタクト領域５と、Ｎ型ベース層２の表面からＰ型ベース領域３を超える深さに延在したトレンチ７を介在させて、Ｐ型ベース領域３、Ｎ型エミッタ領域４およびＰ型コンタクト領域５と離間してＮ型ベース層２に設けられたＰ型アノード領域８と、Ｎ型エミッタ領域４とＰ型コンタクト領域５とに電気的に接続されたエミッタ電極１２と、エミッタ電極１２とＰ型アノード領域８とを電気的に接続したトレンチアノード電極１３と、Ｎ型ベース層２の裏面に電気的に接続されたＰ型コレクタ層２２と、Ｐ型コレクタ層２２に選択的に設けられたＮ型カソード領域２１を備える。
【選択図】図１

Description

本発明は、半導体装置に関し、例えば、還流ダイオードを備える電力制御用の半導体装置に関する。

家電機器や産業用電力装置のインバータ回路に使用される電力用半導体装置では、ターンオフ時に誘導性負荷からエネルギーを放出させるための還流ダイオード(Free Wheel Diode:FWD)を備えるものがある。例えば、特許文献１には、ＩＧＢＴ(Insulated Gate Bipolar Transistor)とＦＷＤとを一体化した構造を有する半導体装置が開示されおり、インバータ回路の小型化を実現することができる。

一方、インバータ回路を高性能化するためには、電力用半導体装置に一体化されたＦＷＤを高速化する必要がある。しかしながら、電力用半導体素子の性能を損なうことなくＦＷＤを高速化することは容易ではない。例えば、ＩＧＢＴのラッチアップ対策として導入される不純物濃度の高い領域は、ＩＧＢＴと一体化して形成されたＦＷＤの応答速度を劣化させる問題があった。

特開２００８−１０３５９０号公報

本発明の目的は、電力用半導体素子と一体化された還流ダイオードの応答速度を高速化した半導体装置を提供することである。

本発明の一態様によれば、第１導電型の第１半導体層と、前記第１半導体層の表面に選択的に設けられた第２導電型の第１半導体領域と、前記第１半導体領域の表面に選択的に設けられた前記第１導電型の第２半導体領域と、前記第１半導体領域の表面に選択的に設けられ、前記第２半導体領域に隣接した前記第２導電型の第３半導体領域と、前記第１半導体層の表面から前記第１半導体領域を超える深さまで延在した第１トレンチを介在させて、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域と離間して前記半導体層に設けられた前記第２導電型の第４半導体領域と、前記第２半導体領域と前記第３半導体領域とに電気的に接続された第１電極と、前記第１電極と前記第４半導体領域とを電気的に接続した第２電極と、前記第１半導体層の裏面に電気的に接続された前記第２導電型の第２半導体層と、前記第１半導体層の裏面に電気的に接続され、前記第２半導体層を貫通して選択的に設けられた前記第１導電型の第５半導体領域と、を備えたことを特徴とする半導体装置が提供される。

本発明によれば、電力用半導体素子と一体化された還流ダイオードの応答速度を高速化した半導体装置を実現することができる。

第１の実施態様に係る半導体装置の断面を示す模式図である。 第１の実施態様の変形例に係る半導体装置の断面を示す模式図である。 第２の実施態様に係る半導体装置の断面を示す模式図である。 第２の実施態様の変形例に係る半導体装置の断面を示す模式図である。 従来の半導体装置の断面を示す模式図である。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。また、第１導電型をＮ型、第２導電型をＰ型として説明するが、これに限定される訳ではなく、第１導電型をＰ型、第２導電型をＮ型とすることもできる。

［第１の実施形態］
図１は、第１の実施態様に係る半導体装置１０の断面を示す模式図である。同図中に示すように半導体装置１０は、ＩＧＢＴ構造の中央に還流ダイオード（以下ＦＷＤ）が一体に設けられた構造を有している。

ＩＧＢＴの部分には、第１半導体層であるＮ型ベース層２の表面に、第１半導体領域であるＰ型ベース領域３が選択的に設けられている。Ｐ型ベース領域の表面には、第２半導体領域であるＮ型エミッタ領域４と、第３半導体領域であるＰ型コンタクト領域５が選択的に設けられている。さらに、Ｐ型コンタクト領域５は、Ｎ型エミッタ領域４に隣接して設けられている。

Ｐ型ベース領域３とＮ型エミッタ領域４とは、ゲート電極１５が設けられたトレンチ１７に隣接して設けられ、トレンチ１７の内壁に設けられたゲート絶縁膜１８を介して、ゲート電極１５に対向している。

一方、図１の中央に配置されたＦＷＤの部分には、第４半導体領域であるＰ型アノード領域８が、Ｎ型ベース層２の表面からＰ型ベース領域３を超える深さまで延在した第１トレンチであるトレンチ７を介在させて、Ｐ型ベース領域３、Ｎ型エミッタ領域４およびＰ型コンタクト領域５と離間してＮ型ベース層２に選択的に設けられている。

半導体装置１０では、Ｎ型エミッタ領域４およびＰ型コンタクト領域５、さらにＰ型アノード領域８に電気的に接続された第１電極であるエミッタ電極１２が設けられている。Ｐ型アノード領域８は、トレンチ７の内壁に沿って延在する部分８ａを有しており、第２電極であるトレンチアノード電極１３が、エミッタ電極１２とＰ型アノード領域８の延在部分８ａとを電気的に接続している。エミッタ電極１２の内、Ｐ型アノード領域８に接する部分は、ＦＷＤのアノード電極１２ａとなる。

一方、Ｎ型ベース層２の裏面側では、Ｎ型バッファ層９を介してＮ型ベース層２に電気的に接続された第２半導体層であるＰ型コレクタ層２２が設けられている。Ｐ型コレクタ層２２において、Ｎ型ベース層を挟んでＰ型アノード領域８と対向する部分に、第５半導体領域であるＮ型カソード領域２１が、Ｐ型コレクタ層２２を貫通して選択的に設けられている。Ｎ型カソード領域２１は、Ｎ型ベース層２の裏面に電気的に接続されＰ型アノード領域８との間でＦＷＤを形成している。さらに、Ｐ型コレクタ層２２に接してコレクタ電極２５が設けられている。コレクタ電極２５の内、Ｎ型カソード領域２１に接する部分は、ＦＷＤのカソード電極２５ａとなる。

本実施形態に係る半導体装置１０では、Ｎ型ベース層２の表面からＰ型ベース領域３を超える深さに設けられたトレンチ７を介在させて、ＩＧＢＴとＦＷＤのＰ型アノード領域８とが離間して設けられる。これにより、ＦＷＤのＰ型アノード領域８のＰ型不純物の濃度と、ＩＧＢＴのＰ型コンタクト領域５のＰ型不純物濃度と、を独立に設定して、Ｐ型アノード領域８およびＰ型コンタクト領域５を設けることができる。

例えば、図５に示す従来の半導体装置５０では、ＩＧＢＴのＰ型コンタクト領域とＦＷＤのＰ型アノード領域とが共通にＰ型コンタクト領域５として設けられている。ＩＧＢＴにおけるＰ型コンタクト領域５は、Ｐ型ベース領域３から正孔を排出してラッチアップが起こらないようにするために設けられる。したがって、Ｐ型ベース領域３からエミッタ電極１２への正孔の排出抵抗が小さくなるように、Ｐ型コンタクト領域５にはＰ型不純物が高濃度にドープされている。

一方、ＦＷＤの応答速度を早くするためには、ＦＷＤに順方向に電流が流れる時に、Ｐ型アノード領域からＮ型ベース層２に注入される正孔を少なくする必要がある。そこで、アノード領域からＮ型ベース層２への正孔の注入効率を下げるように、アノード領域のＰ型不純物の濃度を下げることが望ましい。

すなわち、半導体装置５０では、Ｐ型コンタクト領域５のＰ型不純物濃度の設定において、ＩＧＢＴのラッチアップを防ぐことと、ＦＷＤの高速化を図ることが背反するため、ＩＧＢＴの性能を損なうことなくＦＷＤを高速化することができなかった。

これに対し、本実施形態に係る半導体装置１０では、ＦＷＤのＰ型アノード領域８のＰ型不純物の濃度と、ＩＧＢＴのＰ型コンタクト領域５のＰ型不純物濃度と、を独立に設定することができる。したがって、ＦＷＤおよびＩＧＢＴのそれぞれに、最適なＰ型不純物濃度を設定し、ＩＧＢＴの性能を損なわずにＦＷＤの高速化を図ることができる。これにより、ＦＷＤのリカバリー特性を向上させることができる。

次に、半導体装置１０の構造の詳細について説明する。半導体装置１０は、ＩＧＢＴ構造の中央にＦＷＤが一体に設けられた構造を有しているため、ＩＧＢＴとＦＷＤとの境界に設けられたトレンチ７は、ＩＧＢＴのＰ型コンタクト領域５およびＰ型ベース領域３と、ＦＷＤのＰ型アノード領域８と、の間に介在し、両者を離間させている。。また、トレンチ７は、例えば、ＲＩＥ(Reactive Ion Etching)法を用いて、Ｎ型ベース層２の表面に形成することができる。ＩＧＢＴのゲート電極１５が設けられているトレンチ１７と同時に形成しても良い。

トレンチ７の内部には、トレンチアノード電極１３と絶縁膜１４とが設けられている。絶縁膜１４は、トレンチアノード電極１３をＩＧＢＴのＰ型コンタクト領域５およびＰ型ベース領域３から絶縁し、さらにＮベース層２からも絶縁するように設けられている。

トレンチアノード電極１３は、トレンチ７のＦＷＤ側の側壁に沿って形成されたＰ型アノード領域８の延在部分８ａにコンタクトするように形成されている。これにより、ＦＷＤのアノード電極１２ａと、Ｐ型アノード領域８との間のコンタクト抵抗を低減することができる。

トレンチ７の側面に沿って形成されたＰ型アノード領域８ａは、例えば、トレンチ７の深さ方向に対して、Ｐ型不純物を斜めにイオン注入することにより形成することができる。また、イオン注入の角度を変えることにより、Ｎ型ベース層２の表面から所望の深さにＰ型アノード領域８を形成することができる。一方、トレンチアノード電極１３は、トレンチ７を絶縁膜１４で埋め込んだ後に、トレンチアノード電極１３となる部材を埋め込む溝を形成し、トレンチアノード電極１３となる部材を埋め込むことにより設けることができる。

図２は、第１の実施態様の変形例に係る半導体装置２０の断面を示す模式図である。半導体装置２０においても、ＦＷＤは、ＩＧＢＴ構造の中央に一体に設けられている。

ＦＷＤのＰ型アノード領域３１は、第１トレンチであるトレンチ７ａの底部に設けられ、トレンチ７ａが介在してＩＧＢＴのＰ型ベース領域３およびＮ型エミッタ領域４、Ｐ型コンタクト領域５から離間して設けられている。すなわち、Ｐ型アノード領域３１は、Ｎ型ベース層２の表面からＰ型ベース領域３を超える深さに延在するトレンチ７ａの底部に設けられることにより、Ｐ型ベース領域３およびＮ型エミッタ領域４、Ｐ型コンタクト領域５から離間してＮ型ベース層２の中に設けられている。トレンチ７ａの内部には、トレンチアノード電極１３ａと絶縁膜１４ａとが形成されている。トレンチアノード電極１３ａは、エミッタ電極１２とＰ型アノード領域３１とを電気的に接続している。また、絶縁膜１４は、Ｐ型ベース領域３およびＮ型コンタクト領域５と、トレンチアノード電極１３ａとを絶縁している。

半導体装置２０のＦＷＤの構造は、ＩＧＢＴ構造の中央にトレンチ７ａを形成して、トレンチ７ａの底部にＰ型不純物をイオン注入することにより形成することができる。Ｐ型不純物がイオン注入されたＰ型アノード領域３１の不純物濃度は、イオン注入のドーズ量により制御することができる。絶縁膜１４ａは、トレンチ７ａの内面を熱酸化して設けることができる。続いて、トレンチ７ａの底部に形成される熱酸化膜を選択的に除去した後、トレンチ７ａをトレンチアノード電極１３ａとなる部材で埋め込むことにより、図２に示すＦＷＤのアノード構造を形成することができる。

本変形例に係る半導体装置２０では、Ｎ型ベース層２の表面からＩＧＢＴのＰ型ベース領域３よりも深い位置に延在して設けられたトレンチ７ａの底部にＰ型アノード領域３１を形成することにより、トレンチ７ａを挟んで、ＩＧＢＴのＰ型ベース領域３およびＰ型コンタクト領域５と離間したＦＷＤのＰ型アノード領域３１が設けられている。これにより、ＦＷＤのＰ型アノード領域３１の不純物濃度と、ＩＧＢＴのＰ型コンタクト領域５の不純物濃度を独立に設定することが可能となり、ＦＷＤの応答速度を早めてリカバリー特性を向上させることができる。また、トレンチ７の深さを変えることにより、ＦＷＤのＰ型アノード領域３１を所望の深さに設けることができ、設計の自由度を向上させることができる。

［第２の実施形態］
図３は、第２の実施態様に係る半導体装置３０の断面を示す模式図である。
第１トレンチであるトレンチ７ｂの内部に設けられ、ＩＧＢＴのＮ型ベース層２とＮ型エミッタ領域４との間を流れる電流を制御する制御電極であるゲート電極１５ｂを備えている。

半導体装置３０では、ゲート電極１５ｂが設けられたトレンチ７ｂに挟まれたＮ型ベース層２にＦＷＤのＰ型アノード領域３１を形成する。例えば、イオン注入の注入エネルギーを変えて、Ｎ型ベース層２の表面から所望の深さにＰ型不純物をドープすることにより形成することができる。また、Ｎ型ベース層２の表面をエッチングしてイオン注入することにより、所望の深さにＰ型アノード領域３１を形成することもできる。

さらに、Ｎ型ベース層２の表面からＰ型アノード領域３１に連通するトレンチアノード電極１３ｂにより、Ｐ型アノード領域３１とアノード電極１２ａとを電気的に接続する。一方、Ｎ型ベース層２の裏面側には、Ｎ型バッファ層９を介して、Ｐ型コレクタ層２２が設けられている。Ｐ型コレクタ層２２において、Ｐ型アノード領域３１に対向する部分にＮ型カソード領域２１が選択的に設けられ、ＩＧＢＴのコレクタ電極２５の一部であるＦＷＤのカソード電極２５ａに電気的に接続されている。

本実施形態に係る半導体装置３０では、Ｎ型ベース層２の表面からＩＧＢＴのＰ型ベース領域３の深さを超える位置に設けられたトレンチ７ｂを介在させて、ＦＷＤのＰ型アノード領域３１が、ＩＧＢＴのＰ型ベース領域３およびＮ型エミッタ領域４、さらにはＰ型コンタクト領域５と離間して設けられている。これにより、ＦＷＤのＰ型アノード領域３１のＰ型不純物濃度を独立に設定することができるので、ＦＷＤの応答速度を早めリカバリー特性の向上を図ることができる。

なお、ＦＷＤのＰ型アノード領域３１とＩＧＢＴのＰ型ベース領域３との間に挟まれたトレンチ７ｂの内部には、ゲート電極１５ｂとゲート絶縁膜１８ｂが設けられている。また、図３では、ＩＧＢＴのエミッタ電極１２と、ＦＷＤのアノード電極１２ａと、が離間した状態で示されているが、図示しないところで接続された構造とすることもできる。

図４は、第２の実施態様の変形例に係る半導体装置４０の断面を示す模式図である。半導体装置４０では、ＦＷＤのＰ型アノード領域３１は、第１トレンチであるトレンチ７ｃの底部に設けられ、トレンチ７ｃの内部に設けられたトレンチアノード電極１３ｃによってアノード電極１２ａに電気的に接続されている。アノード電極１２ａは、図示しない部分で、Ｎ型エミッタ領域４とＰ型コンタクト領域５とに接続して設けられたエミッタ電極１２に電気的に接続させることができる。

さらに、半導体装置４０は、トレンチ７ｃに隣接して形成された第２トレンチであるトレンチ１７ｃの中に、Ｎ型ベース層２とＮ型エミッタ領域４との間を流れる電流を制御するゲート電極１５ｃをさらに備える。

図４に示すＦＷＤの構造は、例えば、次のように形成することができる。
まず、Ｎ型ベース層２の表面からＰ型ベース領域３よりも深いトレンチ１７ｃを形成する。次に、トレンチ１７ｃの内面を熱酸化してゲート絶縁膜１８ｃを設け、続いて、トレンチ１７ｃの内部を、例えば、導電性のポリシリコンで埋める。

次に、トレンチ１７ｃを埋め込んだポリシリコンの表面から、トレンチ１７ｃの底部よりも深い位置に達するトレンチ７ｃを形成する。続いて、トレンチ７ｃの底部にＰ型不純物をイオン注入してＦＷＤのＰ型アノード領域３１を形成する。

さらに、トレンチ７ｃの内部を熱酸化して絶縁膜１４ｃを形成する。その後、トレンチ７ｃの底部の熱酸化膜を選択的に除去してトレンチアノード電極１３ｃを埋め込み、ＦＷＤのアノード構造を完成させる。

本変形例に係る半導体装置４０では、トレンチ７ｃの底部に設けられたＦＷＤのＰ型アノード領域３１は、トレンチ７ｃを介在させて、ＩＧＢＴのＰ型ベース領域３およびＮ型エミッタ領域４、さらにＰ型コンタクト領域５から離間して設けられている。さらに、トレンチ７ｃの両側にゲート電極１５が設けられたトレンチ１７ｃが設けられている。これにより、ＦＷＤのＰ型アノード領域３１は、ＩＧＢＴ側から確実に分離される。したがって、Ｐ型アノード領域３１のＰ型不純物濃度を独立に設定することができ、ＦＷＤの高速化を図ることができる。これにより、ＦＷＤのリカバリー特性を向上させることが可能である。また、トレンチ７ｃの深さを変えることにより、Ｎ型ベース層２の所望の深さ位置にＰ型アノード領域３１を形成することができる。

以上、本発明に係る第１および第２実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。第１および第２実施形態では、半導体素子としてＩＧＢＴを例とした実施形態を示したが、例えば、コレクタ層をＮ型のドレイン領域に替えたパワーＭＯＳトランジスタとＦＷＤとを一体とした構成とすることもできる。また、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。

２ Ｎ型ベース層
３ Ｐ型ベース領域
４ Ｎ型エミッタ領域
５ Ｐ型コンタクト領域
７、、７ａ、７ｂ、７ｃ、１７、１７ｃ トレンチ
８、８ａ、３１ Ｐ型アノード領域
９ Ｎ型バッファ層
１２ エミッタ電極
１２ａ アノード電極
１３、１３ａ、１３ｂ、１３ｃ トレンチアノード電極
１４、１４ａ、１４ｃ 絶縁膜
１５、１５ａ、１５ｂ ゲート電極
１８、１８ｂ、１８ｃ ゲート絶縁膜
２１ Ｎ型カソード領域
２２ Ｐ型コレクタ層
２５ コレクタ電極
２５ａ カソード電極
１０、２０、３０、４０、５０ 半導体装置

Claims (6)

1. 第１導電型の第１半導体層と、
   前記第１半導体層の表面に選択的に設けられた第２導電型の第１半導体領域と、
   前記第１半導体領域の表面に選択的に設けられた前記第１導電型の第２半導体領域と、 前記第１半導体領域の表面に選択的に設けられ、前記第２半導体領域に隣接した前記第２導電型の第３半導体領域と、
   前記第１半導体層の表面から前記第１半導体領域を超える深さに延在した第１トレンチを介在させて、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域と離間して前記半導体層に設けられた前記第２導電型の第４半導体領域と、
   前記第２半導体領域と前記第３半導体領域とに電気的に接続された第１電極と、
   前記第１電極と前記第４半導体領域とを電気的に接続した第２電極と、
   前記第１半導体層の裏面に電気的に接続された前記第２導電型の第２半導体層と、
   前記第１半導体層の裏面に電気的に接続され、前記第２半導体層を貫通して選択的に設けられた前記第１導電型の第５半導体領域と、
   を備えたことを特徴とする半導体装置。
2. 前記第１トレンチの内部に設けられ、前記第１半導体層と前記第２半導体領域との間を流れる電流を制御する制御電極をさらに備えたことを特徴とする請求項１記載の半導体装置。
3. 前記第４半導体領域は、前記第１トレンチの底部に設けられ、前記第１トレンチの内部に設けられた前記第２電極によって前記第１電極に電気的に接続されたことを特徴とする請求項１記載の半導体装置。
4. 前記第１トレンチに隣接して形成された第２トレンチの中に、前記第１半導体層と前記第２半導体領域との間を流れる電流を制御する制御電極をさらに備えたことを特徴とする請求項３記載の半導体装置。
5. 前記第４の半導体領域は、前記第１トレンチの内壁に沿って延在した部分を有し、
   前記第２電極は、前記第１トレンチの中に設けられ前記延在部分に接したことを特徴とする請求項１記載の半導体装置。
6. 前記第５半導体領域は、前記第１半導体層を挟んで前記第４半導体領域に対向したことを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。

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