JPWO2015155828A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

半導体装置(100)は、N型のドリフト領域(2)と、P型のウェル領域(3)と、N型のソース領域(4)と、ゲート電極(8)と、層間絶縁膜(9)と、ソース電極(13)と、ドレイン電極(12)とを備える。ウェル領域はドリフト領域内に形成され、ソース領域はウェル領域内に形成されている。ドリフト領域の上面(17)からソース領域及びウェル領域を貫通してドリフト領域に至る溝(5)が形成されている。ゲート電極は、溝の少なくとも側部にゲート絶縁膜(7)を介して埋め込まれている。層間絶縁膜はゲート電極を被覆し、ゲート電極の一部が、ドリフト領域の上面から突出し、且つ、層間絶縁膜を介してソース電極と対向している。

Description

本発明は、半導体装置及びその製造方法に関するものである。
MOSFET及びIGBTを含む絶縁ゲート型半導体装置の容量をダイナミックに調節する容量調節回路に関する発明が知られている(特許文献1参照)。特許文献1では、大きな電圧変化率及び電流変化率に伴う誤動作を防止するために、ゲート電極の上面に絶縁層を介してエミッタ電極を設けることで、ゲート電極とエミッタ電極の間にキャパシタ(Cge)を形成している。
特開2004−014547号公報
しかし、特許文献1のゲート電極はプレーナ型であるため、キャパシタ(Cge)を増大させるには、ゲート電極の上面の面積を増やす必要があり、デバイスの集積度を低下させる原因となる。
本発明は、上記課題に鑑みて成されたものであり、その目的は、ドレイン/ソース間の電圧変化が急峻であっても誤動作を起こしにくい半導体装置及びその製造方法を提供することである。
本発明の一態様に係わる半導体装置は、第1導電型のドリフト領域と、第2導電型のウェル領域と、第1導電型のソース領域と、ゲート電極と、層間絶縁膜と、ソース電極と、ドレイン電極とを備える。ウェル領域はドリフト領域内に形成され、ソース領域はウェル領域内に形成されている。ドリフト領域の上面からソース領域及びウェル領域を貫通してドリフト領域に至る溝が形成されている。ゲート電極は、溝の少なくとも側部にゲート絶縁膜を介して埋め込まれている。層間絶縁膜はゲート電極を被覆し、ゲート電極の一部が、ドリフト領域の上面から突出し、且つ、層間絶縁膜を介してソース電極と対向している。
本発明の一態様に係わる半導体装置の製造方法は、ドリフト領域の上面からソース領域及びウェル領域を貫通してドリフト領域に至る溝を形成し、溝の少なくとも側部にゲート絶縁膜を介して埋め込まれ、且つドリフト領域の上面から突出するゲート電極を形成し、ドリフト領域の上面から突出するゲート電極を被覆する層間絶縁膜を形成し、ウェル領域及びソース領域にオーミック接続され、且つ層間絶縁膜を介してゲート電極と対向するソース電極を形成する。
図1は、第1実施形態に係わる半導体装置100の構成を示す断面図である。 図2Aは、図1の半導体装置100の製造方法の一例における製造工程を示す断面図である。 図2Bは、図1の半導体装置100の製造方法の一例における図2Aに続く製造工程を示す断面図である。 図2Cは、図1の半導体装置100の製造方法の一例における図2Bに続く製造工程を示す断面図である。 図2Dは、図1の半導体装置100の製造方法の一例における図2Cに続く製造工程を示す断面図である。 図2Eは、図1の半導体装置100の製造方法の一例における図2Dに続く製造工程を示す断面図である。 図2Fは、図1の半導体装置100の製造方法の一例における図2Eに続く製造工程を示す断面図である。 図2Gは、図1の半導体装置100の製造方法の一例における図2Fに続く製造工程を示す断面図である。 図2Hは、図1の半導体装置100の製造方法の一例における図2Gに続く製造工程を示す断面図である。 図3は、第2実施形態に係わる半導体装置200の構成を示す断面図である。 図4Aは、図3の半導体装置200の製造方法の一例における製造工程を示す断面図である。 図4Bは、図3の半導体装置200の製造方法の一例における図4Aに続く製造工程を示す断面図である。 図4Cは、図3の半導体装置200の製造方法の一例における図4Bに続く製造工程を示す断面図である。 図4Dは、図3の半導体装置200の製造方法の一例における図4Cに続く製造工程を示す断面図である。 図4Eは、図3の半導体装置200の製造方法の一例における図4Dに続く製造工程を示す断面図である。 図4Fは、図3の半導体装置200の製造方法の一例における図4Eに続く製造工程を示す断面図である。 図5は、図3の半導体装置200の変形例を示す断面図である。 図6Aは、図5の半導体装置210の製造方法の一例における製造工程を示す断面図である。 図6Bは、図5の半導体装置210の製造方法の一例における図6Aに続く製造工程を示す断面図である。 図7は、第3実施形態に係わる半導体装置300の構成を示す断面図である。 図8Aは、図7の半導体装置300の製造方法の一例における製造工程を示す断面図である。 図8Bは、図7の半導体装置300の製造方法の一例における図8Aに続く製造工程を示す断面図である。 図8Cは、図7の半導体装置300の製造方法の一例における図8Bに続く製造工程を示す断面図である。 図9は、図7の半導体装置300の第1変形例を示す断面図である。 図10は、図7の半導体装置300の第2変形例を示す断面図である。
図面を参照して、実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。
(第1実施形態)
[半導体装置100の構成]
図1を参照して、第1実施形態に係わる半導体装置100の構成を説明する。半導体装置100は、半導体基板1と、ドリフト領域2と、ウェル領域3と、ソース領域4と、ゲート絶縁膜7と、ゲート電極8と、層間絶縁膜9と、ソース電極13と、ドレイン電極12とを備える。
半導体基板1は、例えば、第1導電型(例えばN型)不純物が高濃度で添加されたN+型炭化珪素基板からなる。ドリフト領域2は、半導体基板1の表面上に配置された、炭化珪素からなる部材である。ドリフト領域2には、N型不純物が半導体基板1に比べて低濃度で添加されている。
ウェル領域3は、ドリフト領域2内に形成された、第1導電型とは異なる第2導電型(例えばP型)の不純物が添加された炭化珪素領域である。具体的に、ウェル領域3は、ドリフト領域2の上面17を含む領域に形成され、ウェル領域3の一部が、ドリフト領域2の上面17に表出している。「ドリフト領域2の上面17」とは、半導体基板1に接するドリフト領域2の主面(下面)に対して逆側の主面である。
ソース領域4は、ウェル領域3内に形成された、N型不純物が添加された炭化珪素領域である。具体的に、ソース領域4は、ドリフト領域2の上面17を含む領域に形成され、ソース領域4の一部が、ドリフト領域2の上面17に表出している。
ゲート電極8は、溝5の少なくとも側部に埋め込まれている。溝5は、ドリフト領域2の上面17からソース領域4及びウェル領域3を貫通し、その底面はドリフト領域2に至る。ゲート絶縁膜7は、溝5の内面に表出するドリフト領域2、ウェル領域3、及びソース領域4とゲート電極8との間に介在して、溝5の内面に表出する炭化珪素領域(2、3、4)とゲート電極8との間を電気的に絶縁している。このように、ゲート電極8は、溝5に埋め込まれた「埋込ゲート部」を有している。
第1実施形態におけるゲート電極8は、溝5の側部のみならず、ゲート絶縁膜7を介して溝5全体に埋め込まれている。ゲート絶縁膜7は溝5の内面(側面及び底面)全体を被覆し、ゲート電極8は、ゲート絶縁膜7で囲まれた領域を埋設されている。
ゲート電極8の一部は、ドリフト領域2の上面17から突出する「突出ゲート部」を構成している。ゲート電極8の一部は、ドリフト領域2の上面17の法線方向に延長され、層間絶縁膜9を介してソース電極13と対向している。具体的に、突出ゲート部の側面及び上面は、層間絶縁膜9により被覆され、層間絶縁膜9を介してソース電極13に隣接している。これにより、突出ゲート部の側面及び上面は、ソース電極13との間にキャパシタ(Cgs)を形成することができる。
ソース電極13は、ドリフト領域2の上面17に配置され、ドリフト領域2の上面17に表出しているウェル領域3及びソース領域4にオーミック接続されている。ソース領域4とウェル領域3はソース電極13を介して同電位となる。前記したように、ソース電極13は、層間絶縁膜9を介してゲート電極8の一部(突出ゲート部)の側面及び上面と接触している。
ドレイン電極12は、半導体基板1の裏面に接触することにより、半導体基板1を介してドリフト領域2にオーミック接続されている。
[半導体装置100の製造方法]
図2A〜図2Hを参照して、図1の半導体装置100の製造方法の一例を説明する。
まず、図2Aに示す製造工程において、N+型の炭化珪素基板1上にN−型の炭化珪素からなるドリフト領域2をエピタキシャル成長法を用いて形成する。炭化珪素には、いくつかのポリタイプ(多結晶形)が存在するが、ここでは代表的な4Hとして説明する。
炭化珪素基板1は数十から数百μm程度の厚みを持つ。ドリフト領域2の不純物濃度は、例えば、1×1014〜1018cm−3であり、ドリフト領域2の厚さは数μm〜数十μmである。
次に、図2Bに示す製造工程において、イオン注入法を用いて、ドリフト領域2の上面17を含む所定の領域に、P型のウェル領域3及びN+型のソース領域4を形成する。
具体的に、先ず、不純物イオンを選択的に注入するために、ドリフト領域2上にマスク材(図示せず)を堆積する。マスク材としては酸化珪素膜を用いることができ、堆積方法としては熱CVD法(化学的気相成長法)やプラズマCVD法を用いることができる。次に、マスク材上にレジストをパターニングする(図示せず)。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。
パターニングされたレジストの開口から表出するマスク材を選択的にエッチングすることにより、マスクパターンを形成する。エッチング方法としては、フッ酸を用いたウェトエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。
レジストを酸素プラズマや硫酸等で除去した後に、マスクパターンの開口から表出するドリフト領域2の上面17に対して、P型およびN型不純物をイオン注入する。P型およびN型不純物イオンは、ドリフト領域2の上面17を含むドリフト領域2の上部の領域に注入される。P型不純物イオンが注入される領域の深さは、N型不純物イオンが注入される領域の深さよりも深い。P型不純物としては、アルミやボロンを用いることができる。N型不純物としては、窒素を用いることができる。なお、基体温度を600℃程度に加熱した状態でイオン注入することで、イオン注入されたドリフト領域2に結晶欠陥が生じることを抑制することができる。イオン注入後、酸化珪素膜からなるマスクパターンを、例えばフッ酸を用いたウェトエッチングによって除去する。次に、アニール処理(熱処理)を施すことにより、注入されたイオンが活性化される。熱処理の温度としては1700℃程度の温度を用いることができる。熱処理の雰囲気としてはアルゴンや窒素を好適に用いることができる。以上の処理により、P型のウェル領域3およびN+型のソース領域4が形成される。
なお、P型およびN型不純物イオンは、ドリフト領域2の上面17を含むドリフト領域2の上部の領域に注入される。P型不純物イオンが注入される領域の深さは、N型不純物イオンが注入される領域の深さよりも深い。よって、P型のウェル領域3の深さは、N+型のソース領域4の深さよりも深い。
次に、図2Cに示す製造工程において、ドリフト領域2の上面17からソース領域4及びウェル領域3を貫通してドリフト領域2に至る溝5を形成する。具体的に、先ずソース領域4上にマスクパターン14を形成する。マスクパターン14として、図2Bの製造工程で説明したマスクパターンと同様に、パターニングされた酸化珪素膜等の絶縁膜を使用することができる。次に、マスクパターン14の開口から表出するドリフト領域2の上面17からソース領域4、ウェル領域3、及びドリフト領域2の一部を選択的にエッチングする。エッチング方法は、ドライエッチング法等の異方性エッチング法が好適に用いられる。溝5の深さは、ウェル領域3の深さより深くすることが望ましい。エッチング処理は、溝5がソース領域4、ウェル領域3を貫通し、溝の底面がドリフト領域2の内部に到達した時点で終了する。
次に、図2Dに示す製造工程において、溝5の内面に表出するドリフト領域2、ウェル領域3、及びソース領域4を被覆するゲート絶縁膜7を形成する。具体的な方法としては、熱酸化法或いは堆積法を用いることができる。熱酸化法では、例えば、酸素雰囲気中において温度1100℃程度で基体を加熱することで、酸素に触れる基体のすべての部分に、酸化珪素膜が形成される。溝5の内面に表出するドリフト領域2、ウェル領域3、及びソース領域4も酸素に触れるため、ゲート絶縁膜7が形成される。
P型のウェル領域3とゲート絶縁膜7との界面における界面準位を低減するために、ゲート絶縁膜7を形成した後、窒素、アルゴン、NO等の雰囲気中で、1000℃程度のアニール処理を行っても構わない。また、ゲート絶縁膜7の厚さは数十nmが好ましい。
次に、図2Eに示す製造工程において、ゲート電極8を形成する。具体的には、図2Cのエッチング処理で使用したマスクパターン14を残したまま、減圧CVD法を用いて、ポリシリコンを堆積する。堆積されるポリシリコンの厚さは溝5の幅の二分の一より大きい値にする。これにより、溝5の内部及びマスクパターン14の開口部分に、ポリシリコンが埋設され、マスクパターン14上にもポリシリコンが堆積される。ポリシリコンを堆積した後に、950℃の温度で、POCL3中においてアニール処理を施す。これにより、N型不純物が添加されたポリシリコンが形成され、導電性を有するポリシリコンからなるゲート電極8が形成される。
図2Fに示す製造工程において、マスクパターン14上に堆積されたポリシリコンを選択的にエッチングすることにより、溝5の内部及びマスクパターン14の開口に埋設されたゲート電極8を形成する。具体的には、マスクパターン14が表出するまで、マスクパターン14上に堆積されたポリシリコンをエッチバックする。エッチング法は、異方性エッチング法を用いればよい。
図2Gに示す製造工程において、マスクパターン14を除去する。例えば、マスクパターン14が酸化珪素膜である場合は、フッ酸で洗浄することによりマスクパターン14を除去する。これにより、溝5の内部に埋設され、且つドリフト領域2の上面17から突出するゲート電極8が形成される。
図2Hに示す製造工程において、ドリフト領域2の上面17から突出するゲート電極8の一部(突出ゲート部)を被覆する層間絶縁膜9を形成する。具体的には、ドリフト領域2の上面17から突出するゲート電極8(ポリシリコン)を熱酸化することにより、層間絶縁膜9を形成することができる。例えば、酸素雰囲気中で、約900℃の温度で酸化処理を行う。約900℃の温度におけるポリシリコンと炭化珪素との熱酸化の選択比は高い。よって、ポリシリコンは熱酸化されるが、炭化珪素はほとんど酸化されない、或いは、炭化珪素の酸化量は極めてわずかである。ドリフト領域2の上面17に表出する炭化珪素(3,4)の酸化膜を除去するために、フッ酸で数秒程度、洗浄する。
最後に、ソース電極13及びドレイン電極12を形成する。ウェル領域3およびソース領域4に電気的に低抵抗でオーミック接続するように、ソース電極13を形成する。ソース電極13としては、ニッケルシリサイドを好適に用いることができるが、コバルトシリサイド、チタンシリサイドなどの金属を用いても構わない。ソース電極13の堆積方法としては、蒸着法、スパッタ法、CVD法などを用いることができる。更に、ソース電極13は、前記した金属の上にチタンやアルミを積層した積層構造を有していてもよい。炭化珪素基板1の裏面にニッケルを堆積する。1000℃程度のアニール処理を施すことにより、炭化珪素とニッケルとが合金化したニッケルシリサイドが形成される。以上の工程を経て、図1に示す半導体装置100が完成する。
図1に示す半導体装置100のスイッチング動作について説明する。ソース電極13の電位を基準として、ドレイン電極12に所定の正の電位を印加した状態でゲート電極8の電位を制御することで、半導体装置100はトランジスタとして機能する。すなわち、ゲート電極8とソース電極13間の電圧を所定の閾値電圧以上にすると、ゲート電極8の側面に隣接するP型ウェル領域3のチャネル部にN型の反転層が形成される。N型の反転層を通じてドリフト領域2とソース領域4との間は導通状態すなわちオン状態となり、ドレイン電極12からソース電極13へ電流が流れる。
一方、ゲート電極8とソース電極13間の電圧が所定の閾値電圧以下になると、反転層が消滅する。これにより、ドリフト領域2とソース領域4との間は遮断状態すなわちオフ状態となり、ドレイン電極12からソース電極13へ電流は流れない。オン状態からオフ状態に遷移するとき、ドレイン/ソース間に高い電圧が瞬間的に印加される。これによって、ドリフト領域2に空乏層が形成される。
例えば、ドレイン/ソース間に電圧(Vds)が瞬間的に印加される場合、ドレイン/ソース間に電流(i)が流れる。その時に、ドレイン/ゲート間及びゲート/ソース間に電圧(Vgd、Vgs)がそれぞれ生じる。ゲート/ソース間の容量をCgsとし、ゲート/ドレイン間の容量をCgdとし、ドレイン/ゲート間の電圧をVgdとし、ゲート/ソース間の電圧をVgsとすると、(1)式が成り立つ。
Figure 2015155828

(1)式を変形すると(2)式が得られる。(2)式を、Vds、Vgd及びVgsの関係式に適用すると、(3)式が得られる。(3)式を変形すると、(4)式が得られる。
Figure 2015155828
Figure 2015155828
Figure 2015155828
図1で示す半導体装置100におけるゲート/ドレイン間の容量(Cgd)は、ゲート絶縁膜7とドリフト領域2内の空乏層を挟持するゲート電極8とドリフト領域2との間で形成される。
ゲート/ソース間の容量(Cgs)は、第1の容量と、第2の容量との和となる。第1の容量は、ゲート絶縁膜7を挟持するゲート電極8とウェル領域3の間、及びゲート絶縁膜7を挟持するゲート電極8とソース領域4の間にそれぞれ形成される容量の和である。第2の容量は、層間絶縁膜9を挟持するゲート電極8とソース電極13の間に形成される容量である。
図1に示す半導体装置100によれば、第2の容量は、ゲート電極8の高さを用いて容易に調整可能になっている。このため、プレーナ型のゲート電極に比べて、集積度を低下させることなく、ゲート/ソース間の容量(Cgs)を増大させることができる。デバイスの集積度を維持し且つゲート/ソース間の容量を更に増大させることができる。このため、ドレイン/ソース間の電圧(Vds)が一定である場合、(4)式に示すように、ゲート/ソース間の電圧(Vgs)を低く抑えられ、電圧(Vgs)が閾値電圧を超えて誤動作することが抑制される。換言すれば、ゲート/ソース間の電圧(Vgs)が一定である場合、ドレイン/ソース間の電圧(Vds)はより高くなるため、電圧(Vds)に急峻な変化があっても誤動作が起こりにくくなる。
炭化珪素(SiC)材料の絶縁破壊電界は珪素(Si)の約10倍であるため、SiCパワートランジスタのドリフト層はSiパワートランジスタより薄く形成することができる。このため、トランジスタのゲート/ドレイン間容量(Cgd)は大きくなる。これにより、容量(Cgs)と容量(Cgd)の比(Cgs/Cgd)が小さくなり、トランジスタの誤動作の原因となる。第1実施形態では、層間絶縁膜9を挟持するゲート電極8とソース電極13の間の容量を増大させることで、ゲート/ソース間の容量(Cgs)を増大させ、比(Cgs/Cgd)を大きくしている。
図1の半導体装置100では、ゲート電極8の一部(突出ゲート部)が、ドリフト領域2の上面17から突出し、且つ、層間絶縁膜9を介してソース電極13と対向している。ゲート電極の上面をドリフト領域2の上面17より高く形成する。これにより、上面17より高いゲート電極8(突出ゲート部)は層間絶縁膜9を介してソース電極13と接するので、ゲート/ソース間容量(Cgs)を増やすことができる。また、ゲート/ソース間容量(Cgs)の大きさはゲート電極8の高さによって容易に制御できる。さらに、ゲート電極8とソース電極13がそのままコンデンサの両電極となる。コンデンサをトランジスタに外付けする従来の回路と比べて、配線の寄生抵抗と寄生インダクタンスがほぼ無くなるので、ドレインソース間の電圧変化がさらに急速な場合にも適応できる。さらに、回路部品を削減できる。
図2Hに示したように、層間絶縁膜9はゲート電極8(ポリシリコン)を熱酸化することで形成される。一般的に、層間膜はCVD法やプラズマTEOSなどの方法で成膜される。しかし、これらの堆積方法では、チップ全面に酸化珪素膜が成膜される。このため、成膜後に不要の酸化珪素膜を除去しなければいけない。半導体基板1が炭化珪素である場合、炭化珪素の酸化温度がポリシリコンよりも高く、ポリシリコンを酸化して炭化珪素を酸化しない温度で熱処理を行えば、ポリシリコンにだけ酸化珪素膜を成膜できるので、工程数が削減され、製造時間が短縮される。
(第2実施形態)
[半導体装置200の構成]
図3を参照して、第2実施形態に係わる半導体装置200の構成を説明する。半導体装置200は、図1の半導体装置100に比べて、次の点が相違する。
ゲート電極8は、溝5の側部のみに埋め込まれている。図3の切断面において、溝5の両側部に埋め込まれている。ゲート絶縁膜7は、溝5の両側部に埋め込まれたゲート電極8と溝5の内面(側面及び底面)の間にのみ配置されている。つまり、溝5の底面の中央部にゲート絶縁膜7は配置されていない。層間絶縁膜9は、ゲート電極8の突出ゲート部を被覆し、更に、ゲート電極8の内側面も被覆している。ゲート電極8の内側面を被覆する層間絶縁膜9を、アノード絶縁膜9aと呼ぶ。アノード絶縁膜9aは、層間絶縁膜9が同じ二酸化珪素で形成されている。
半導体装置200は、ゲート電極8により囲まれた第2の溝の内部に埋め込まれたアノード領域15を更に有する。アノード領域15は、層間絶縁膜9(アノード絶縁膜9a)を介してゲート電極8に対向している。第2実施形態では、ゲート電極8は溝5の側部のみに埋め込まれ、溝5の中央部には、アノード絶縁膜9aを介してアノード領域15が埋め込まれている。アノード領域15は、アノード絶縁膜9aによってゲート電極8から電気的に絶縁されている。アノード領域15の一部は、ゲート電極8の一部(突出ゲート部)と同様にして、ドリフト領域2の上面17からソース電極13に向けて突出している。アノード領域15の上端は、ソース電極13にオーミック接続されている。したがって、アノード絶縁膜9aを挟持するアノード領域15とゲート電極8は、ゲート/ソース間容量(Cgs)を形成する。
アノード領域15の下端は、溝5の底面において、ドリフト領域2に接触し、ドリフト領域2とアノード領域15の間でダイオードを形成している。第2実施形態では、アノード領域15の一例としてP型のポリシリコンを用いる。これにより、炭化珪素からなるドリフト領域2とアノード領域15との界面はヘテロ接合界面を形成し、ドリフト領域2とアノード領域15の間に、ユニポーラダイオードの一例としてヘテロ接合ダイオードが形成される。このように、図3の半導体装置200は、ヘテロ接合ダイオードを内蔵した絶縁ゲート型トランジスタを構成している。
半導体装置200が備えるダイオードの動作を説明する。ソース電極13の電位を基準として、ドレイン電極12に所定の電位を印加した場合には、アノード領域15をアノードとし、ドリフト領域2をカソードとしたダイオードに還流電流が流れる。なお、半導体装置200が備えるトランジスタの動作は、図1の半導体装置100と同じであるため、説明を省略する。
[半導体装置200の製造方法]
図4A〜図4Fを参照して、図3の半導体装置200の製造方法の一例を説明する。
先ず、図2A〜図2Dに示した製造工程を実施して、ドリフト領域2、ウェル領域3、ソース領域4、溝5、及びゲート絶縁膜7を形成する。
次に、図4Aに示す製造工程において、ゲート電極8となるポリシリコンを、溝5の内面(側面及び底面)及びマスクパターン14の開口の側面に堆積する。ポリシリコンの堆積方法としては減圧CVD法を用いることができる。ポリシリコンの堆積厚さは溝5の幅の二分の一より小さい値にする。これにより、溝5全体がポリシリコンで埋設されず、溝5の側面と底面にはほぼ同じ厚さでポリシリコンを堆積することができる。例えば、溝5の幅が2μmである場合、ポリシリコンの堆積厚さは1μmより薄くする。ポリシリコン堆積後に、950℃の温度でPOCl3中においてアニール処理を施すことで、N型のポリシリコンが形成され、導電性を有するゲート電極8が形成される。
次に、図4Bに示す製造工程において、異方性エッチング法を用いて、マスクを使用せずにN型のポリシリコンをエッチングする。エッチングは、マスクパターン14の上面が表出し、且つ溝5の底面の中央部にゲート絶縁膜7が表出した時点で停止する。異方性エッチング法を用いることにより、溝5の側部及びマスクパターン14の開口の側部に堆積されていたポリシリコンを残し、マスクパターン14の上面及び溝5の底面の中央部に堆積されていたポリシリコンだけを除去することができる。
次に、図4Cに示す製造工程において、溝5の底面の中央部に表出したゲート絶縁膜7をフッ酸で洗浄することで除去する。
次に、図4Dに示す製造工程において、マスクパターン14を除去する。除去方法としては、異方性エッチング法を用いて、マスクを使用せずにマスクパターン14をエッチングすればよい。これにより、溝5の側部に埋め込まれ且つドリフト領域2の上面17から突出するゲート電極8の一部(突出ゲート部)が形成される。
次に、図4Eに示す製造工程において、ゲート電極8の一部(突出ゲート部)及びゲート電極8の内側面を被覆する層間絶縁膜9を形成する。具体的に、ゲート電極8(ポリシリコン)を熱酸化することにより、二酸化珪素からなる層間絶縁膜9を形成することができる。例えば、酸素雰囲気中で、約900℃の温度で熱酸化処理を行う。アノード絶縁膜9aを二酸化珪素で形成する場合、層間絶縁膜9と同時に形成される。これにより、アノード絶縁膜9aで囲まれた第2の溝16が形成される。
次に、図4Fに示す製造工程において、第2の溝16にアノード領域15を埋め込む。アノード領域15をポリシリコンで形成する場合、減圧CVD法を用いることができる。ポリシリコンに添加される不純物の種類及び濃度は、アノード領域15とドリフト領域2の間に形成されるヘテロ接合ダイオードの立ち上がり電圧に応じて、設定すればよい。例えば、アノード領域15をP型のポリシリコンで形成する場合、ポリシリコンの堆積時に、BCl3ガスを導入することにより、ボロン(B)を添加することができる。アノード領域15をN型のポリシリコンで形成する場合、ポリシリコンの堆積時に、BPH3ガスを導入すればよい。第2の溝16全体がポリシリコンで埋設されるまで、ポリシリコンの堆積を継続する。ポリシリコンを堆積した後に、等方性エッチング法を用いて、マスクを使用せずにポリシリコンをエッチバックする。これにより、第2の溝16に埋設されたポリシリコンを残し、ソース領域4の表面等に堆積されたポリシリコンを除去することができる。続いて、第1実施形態と同様にして、ソース電極13及びドレイン電極12を形成する。以上の工程を経て、図3に示す半導体装置200が完成する。
なお、アノード領域15は、ソース電極13と同じ金属、例えば、チタン(Ti)或いはアルミニウム(Al)で形成してもよい。この場合、電子ビーム蒸着法、スパッタ法或いはMOCVD法を使用することができる。また、アノード領域15とドリフト領域2の間に形成されるダイオードは、ユニポーラダイオードの他の例としてのショットキーバリアダイオード(SBD)である。
アノード絶縁膜9aを挟持するアノード領域15とゲート電極8は、ゲート/ソース間容量(Cgs)を形成する。ドリフト領域2の上面17から突出するゲート電極8の高さが一定であっても、図1の半導体装置100に比べて、ゲート/ソース間容量(Cgs)を2倍以上に大きくすることができる。このため、電圧(Vds)に急峻な変化があっても、ゲート/ソース間の電圧(Vgs)を低く抑えられ、誤動作が起こりにくくなる。
溝5の底面において、アノード領域15の下端がドリフト領域2に接触している。これにより、ゲート絶縁膜7を挟持するゲート電極8とドリフト領域2が形成するゲート/ドレイン間容量(Cgd)が図1の半導体装置100に比べて小さくなる。このため、容量の比(Cgs/Cgd)が更に増大する。
アノード領域15とドリフト領域2はダイオードを形成する。半導体装置200がインバーターのスイッチング素子として使用されるとき、還流用ダイオードが不要となる。また、アノード領域15がポリシリコンで形成される場合、ダイオードはユニポーラダイオードとなる。半導体装置200がインバーターのスイッチング素子として使用されるとき、回生時のリカバリ電流がないため、スイッチング損失を低減できる。また、ダイオードの立ち上がり電圧は、ポリシリコン中の不純物濃度で容易に調整することができる。減圧CVD法を用いることにより、ポリシリコンを第2の溝16にカバレッジよく埋設することができる。よって、容易な方法によって信頼性の高い半導体装置を製造することができる。
(半導体装置200の変形例)
図5を参照して、第2実施形態の変形例に係わる半導体装置210の構成を説明する。図5の半導体装置210は、図3の半導体装置200に比べ、次の点が相違する。ゲート電極8の側面に形成される層間絶縁膜9又はアノード絶縁膜9aが高誘電率絶縁膜(ハイケー絶縁膜)11で形成されている。高誘電率絶縁膜11は、誘電率が高く且つ量子トンネル効果によるリーク電流が少ない絶縁膜であり、例えば、窒化珪素膜や、ハフニウム、ジルコニウム及びタンタルの酸化物が含まれる。ここでは、窒化珪素膜を使用する。窒化珪素は二酸化珪素より比誘電率(k)が高い。このため、アノード領域15とゲート電極8で形成されるコンデンサの容量、またはゲート電極8とソース電極13で形成されるコンデンサの容量は、図3の半導体装置200に比べ、増加する。更に、窒化珪素を減圧CVD法で堆積することで、カバレジよく成膜することができる。なお、半導体装置210の動作は、半導体装置200と同じであるため、説明を省略する。
次に、図6A及び図6Bを参照して、高誘電率絶縁膜11の製造方法について説明する。図4Dに示す製造工程を実施した後に、図6Aに示す製造工程に進み、窒化珪素膜11を減圧CVD法で成膜する。成膜量は、溝5が完全に埋めないように設定する。窒化珪素膜11は、ゲート電極8の側面及び上面、溝5の底面、及びドリフト領域2の上面17に成膜される。
次に、図6Bに示す製造工程において、異方性エッチング法を用いて、窒化珪素膜11をマスクを使用せずにエッチングする。エッチングは、ゲート電極8の上面、及びドリフト領域2の上面17が表出し、且つ溝5の底面の中央部にドリフト領域2が表出した時点で停止する。異方性エッチング法を用いることにより、ゲート電極8の側面に堆積されていた窒化珪素膜11を残し、その他の窒化珪素膜11を選択的に除去することができる。
次に、図4Eに示した製造工程を実施することにより、ゲート電極8の上部に表出したポリシリコンを選択的に酸化することで、層間絶縁膜9を形成する。その後、図4Fに示した製造工程を実施することで、半導体装置210が完成する。
このように、窒化珪素膜11を成膜し、マスクを使用せずに窒化珪素膜11を異方性エッチング法を用いてエッチングする。これにより、ゲート電極8の側面に窒化珪素膜11を残すことができる。よって、マスクパターン形成に係わる工程(フォトリソグラフィ工程を含む)が不要となり、且つ、マスクの合わせずれも生じない。よって、製造工程の簡略化及び製造時間の短縮を図ることができる。
(第3実施形態)
図7を参照して、第3実施形態に係わる半導体装置300の構成を説明する。図1の半導体装置100に比べて、半導体装置300は、溝5及びゲート電極8を形成する製造工程に使用したマスクパターン14の一部を残している点が相違する。
層間絶縁膜9の一部は、溝5の形成時に使用したマスクパターン14(絶縁性マスク材)で形成される。具体的には、ゲート電極8の一部(突出ゲート部)の側面の一部がマスクパターン14により被覆され、突出ゲート部の側面の他の一部及びゲート電極8の上面が層間絶縁膜9で被覆されている。よって、突出ゲート部の一部は、マスクパターン14を介してソース電極13と対向することになる。ゲート電極8とソース電極13は、マスクパターン14を挟持することによりゲート/ソース間容量(Cgs)を形成する。
図8A〜図8Cを参照して半導体装置300の製造方法を説明する。図2Fに示す製造工程を実施した後、マスク材14全体を除去せずに、図8Aに示すように、マスクパターン14の一部が残るように、エッチング量を調整する。この時、エッチングマスクを使用しないことが望ましい。次に、図8Bに示すように、ゲート電極8を熱酸化することにより層間絶縁膜9を形成する。
次に、図8Cに示す製造工程において、マスクパターン14を選択的に除去して、ソース領域4とウェル領域3を露出させる。具体的に、レジストをマスクパターン14及び層間絶縁膜9上に堆積し、フォトリソグラフィ法を用いてレジストをパターニングする。パターニングされたレジストの開口から表出するマスクパターン14を、異方性エッチング法或いは等方性エッチング法を用いて選択的にエッチングする。エッチング量はマスクパターン14の厚さに対して数%〜数十%のオーバーエッチングが好適である。エッチング後、レジストを除去する。図8Cはレジストを除去した後の断面を示す。その後、ソース電極13及びドレイン電極12を形成することにより、半導体装置300が完成する。
マスクパターン14及びゲート絶縁膜7が同じ二酸化珪素で形成されている場合、マスクパターン14を全て除去してしまうと、ドリフト領域2の上面17に露出するゲート絶縁膜7も多少エッチングされてしまう。これにより、ゲート絶縁膜7の信頼性が低下する可能性がある。これに対して、マスクパターン14の一部を残すことにより、溝5の側面に配置されたゲート絶縁膜7をエッチングダメージから保護することができる。よって、信頼性の高い半導体装置300及びその製造方法を提供することができる。
なお、マスクパターン14の一部をエッチングすることにより、マスクパターン14を薄膜化した。これに限らず、図2Fに示す製造工程を実施した後、マスクパターン14を薄膜化せずに、層間絶縁膜9を形成してもよい。層間絶縁膜9はゲート電極8の上面のみを被覆し、ゲート電極8(突出ゲート部)の側面はマスクパターン14により被覆されることになる。これにより、マスクパターン14を薄膜化する製造工程を省略することができる。一方、マスクパターン14を薄膜化することにより、ゲート/ソース間容量(Cgs)を増やすことができる。
(半導体装置300の変形例)
図9は、第3実施形態の第1変形例に係わる半導体装置310の構成を示す。半導体装置310は、図3の半導体装置200に対して、マスクパターン14の一部を残す変形を加えている。図10は、第3実施形態の第2変形例に係わる半導体装置320の構成を示す。半導体装置320は、図5の半導体装置210に対して、マスクパターン14の一部を残す変形を加えている。なお、半導体装置310、320の製造方法は、図8A〜図8Cと同様な製造工程を適用することができる。
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
半導体基板として炭化珪素基板を用いた場合を説明したが、バンドギャップが広いその他の半導体材料からなる半導体基板を用いてもよい。バンドギャップが広いその他の半導体材料としては、GaN(窒化ガリウム)、ダイヤモンド、ZnO(酸化亜鉛)、AlGaN系材料が挙げられる。
ゲート電極8の材料としてN型のポリシリコンを例示したが、P型のポリシリコン、P型ポリ炭化珪素、SiGe、Alを含む、導電性を有するその他の半導体材料又は金属材料であってもよい。
ゲート絶縁膜7の材料として酸化珪素を例示したが、窒化珪素、又は酸化珪素と窒化珪素の積層膜であってもよい。窒化珪素をエッチングする場合、160℃の熱燐酸で洗浄すればよい。
1 半導体基板
2 ドリフト領域
3 ウェル領域
4 ソース領域
5 溝
7 ゲート絶縁膜
8 ゲート電極
9 層間絶縁膜
9a アノード絶縁膜
11 窒化珪素膜
12 ドレイン電極
13 ソース電極
14 マスクパターン(絶縁性マスク材)
15 アノード領域
16 第2の溝
100、200、210、300、310、320 半導体装置

Claims (9)

  1. 半導体基板と、
    前記半導体基板の上に形成された第1導電型のドリフト領域と、
    前記ドリフト領域内に形成された第2導電型のウェル領域と、
    前記ウェル領域内に形成された第1導電型のソース領域と、
    前記ドリフト領域の上面から前記ソース領域及び前記ウェル領域を貫通して前記ドリフト領域に至る溝の少なくとも側部に、ゲート絶縁膜を介して埋め込まれたゲート電極と、
    前記ゲート電極を被覆する層間絶縁膜と、
    前記ウェル領域及び前記ソース領域にオーミック接続されたソース電極と、
    前記ドリフト領域にオーミック接続されたドレイン電極と、を備え、
    前記ゲート電極の一部が、前記ドリフト領域の上面から突出し、且つ、前記層間絶縁膜を介して前記ソース電極と対向している
    ことを特徴とする半導体装置。
  2. 前記ゲート電極により囲まれた第2の溝の内部に埋め込まれ、前記層間絶縁膜を介して前記ゲート電極に対向し、且つ前記ソース電極にオーミック接続されたアノード領域を更に有することを特徴とする請求項1に記載の半導体装置。
  3. 前記第2の溝の底面において、前記アノード領域は前記ドリフト領域に接触していることを特徴とする請求項2に記載に半導体装置。
  4. 前記第2の溝の底面において、前記アノード領域と前記ドリフト領域はユニポーラダイオードを形成していることを特徴とする請求項3に記載の半導体装置。
  5. 前記層間絶縁膜は窒化珪素で形成されていることを特徴とする請求項1〜4のいずれか一項に記載の半導体装置。
  6. 半導体基板の上に第1導電型のドリフト領域を形成し、
    前記ドリフト領域内に第2導電型のウェル領域を形成し、
    前記ウェル領域内に第1導電型のソース領域を形成し、
    前記ドリフト領域の上面から前記ソース領域及び前記ウェル領域を貫通して前記ドリフト領域に至る溝を形成し、
    前記溝の少なくとも側部にゲート絶縁膜を介して埋め込まれ、且つ前記ドリフト領域の上面から突出するゲート電極を形成し、
    前記ドリフト領域の上面から突出する前記ゲート電極を被覆する層間絶縁膜を形成し、
    前記ウェル領域及び前記ソース領域にオーミック接続され、且つ層間絶縁膜を介して前記ゲート電極と対向するソース電極を形成する
    ことを特徴とする半導体装置の製造方法。
  7. 前記層間絶縁膜の一部は、前記溝の形成時に使用した絶縁性マスク材で形成されることを特徴とする請求項6に記載の半導体装置の製造方法。
  8. 前記層間絶縁膜は、前記ゲート電極を酸化することにより形成されることを特徴とする請求項6または7に記載の半導体装置の製造方法。
  9. 前記層間絶縁膜を形成する工程には、
    窒化珪素膜を成膜する工程と、
    前記窒化珪素膜を異方性エッチング法を用いてエッチングすることにより、前記ゲート電極の側面に前記窒化珪素膜を残す工程と
    が含まれることが特徴とする請求項6に記載の半導体装置の製造方法。
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