JPS62150778A - 絶縁ゲ−ト半導体装置とその製造方法 - Google Patents
絶縁ゲ−ト半導体装置とその製造方法Info
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- JPS62150778A JPS62150778A JP60290505A JP29050585A JPS62150778A JP S62150778 A JPS62150778 A JP S62150778A JP 60290505 A JP60290505 A JP 60290505A JP 29050585 A JP29050585 A JP 29050585A JP S62150778 A JPS62150778 A JP S62150778A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は絶縁ゲート半導体装置、特に二重拡散による縦
形のパワーＭＯＳ Ｆ’ＥＴ （金属酸化物半導体電界
効果トランジスタ）の容量低減技術に関する。
形のパワーＭＯＳ Ｆ’ＥＴ （金属酸化物半導体電界
効果トランジスタ）の容量低減技術に関する。
ＤＳＡ形と呼ばれる縦形構造のパワーＭＯＳＦＥＴは、
その特性としてオン抵抗ＲＯＭが小さく。
その特性としてオン抵抗ＲＯＭが小さく。
増幅率９ｍが大きくとれ、スイッチング電源用や超音波
応用機器の出力用として実用されている。
応用機器の出力用として実用されている。
ｎチャネル縦形ＭＯ８ＦＥＴの一つのセルは、第９図に
示すように、たとえばｎ−型Ｓｉ基体ｌをドレインとし
てその一主表面にｐ型領域２が形成され、このｐ型領域
の一部にｎ＋型領領域３ソースとして形成され、ソース
の形成されないｐ型領域表面の一部をチャネル部４とし
てこの上にＳ ｉＯ，からなる絶縁膜５を介して多結晶
Ｓｉからなるゲート；極６が形成され、このゲート’Ｈ
極６ヲ覆ウパッシベイション膜７の一部を窓開してソー
スと接続するＡ、６からなる電極８がゲート６上をパン
シベイション膜７を介して重ねられた構造を有する。
示すように、たとえばｎ−型Ｓｉ基体ｌをドレインとし
てその一主表面にｐ型領域２が形成され、このｐ型領域
の一部にｎ＋型領領域３ソースとして形成され、ソース
の形成されないｐ型領域表面の一部をチャネル部４とし
てこの上にＳ ｉＯ，からなる絶縁膜５を介して多結晶
Ｓｉからなるゲート；極６が形成され、このゲート’Ｈ
極６ヲ覆ウパッシベイション膜７の一部を窓開してソー
スと接続するＡ、６からなる電極８がゲート６上をパン
シベイション膜７を介して重ねられた構造を有する。
■工業調査会電子材料１９８１年９月ｐ２２−２７この
ようなＭＯＳＦＥＴのセルは半導体基体表面に縦横に配
置されて複数個形成され、それらのソース及びゲートを
並列に接続することにより大出力のパワーＭＯ８ＦＥＴ
を得ているが、最近はこのセルが微細化するとともに、
その数が一つの半導体チップで１万〜５万と極めて多く
なってきた。
ようなＭＯＳＦＥＴのセルは半導体基体表面に縦横に配
置されて複数個形成され、それらのソース及びゲートを
並列に接続することにより大出力のパワーＭＯ８ＦＥＴ
を得ているが、最近はこのセルが微細化するとともに、
その数が一つの半導体チップで１万〜５万と極めて多く
なってきた。
微細化したセルに畜生する容量にはゲート酸化膜のＣｏ
ｘ＋（Ｃｇｓ ）があり、この他にゲート上のＡ−ｅ膜
との間の層間絶縁膜も薄膜化し、この容量Ｃｏｘ２（Ｃ
ｇｄ ）も１０％〜２０％程度あって無視できな覧ハ。
ｘ＋（Ｃｇｓ ）があり、この他にゲート上のＡ−ｅ膜
との間の層間絶縁膜も薄膜化し、この容量Ｃｏｘ２（Ｃ
ｇｄ ）も１０％〜２０％程度あって無視できな覧ハ。
これまでのＭＯＳＦＥＴでは、第１０図に示すようにゲ
ート電極６を覆う層間絶縁膜７のうち。
ート電極６を覆う層間絶縁膜７のうち。
コンタクト部の上の絶縁膜厚（Ｂ）はゲートの上の絶縁
膜厚囚とを比べると、絶縁膜形成プロセスの関係からＡ
二ＢもしくはＡ＜８である。
膜厚囚とを比べると、絶縁膜形成プロセスの関係からＡ
二ＢもしくはＡ＜８である。
現在行われているＭＯ８ＦＥＴプロセスにおいて、ゲー
ト長「２μｍプロセス」では、上記膜厚囚が６０００＾
程度であるのに対し、さらに微細化したゲート長「１．
３μｍプロセス」では囚は４５００λ程度となって薄膜
化の傾向にある。一方、ゲート酸化膜は電界強度の関係
から、２００Ａ〜３００Ａが限界である。
ト長「２μｍプロセス」では、上記膜厚囚が６０００＾
程度であるのに対し、さらに微細化したゲート長「１．
３μｍプロセス」では囚は４５００λ程度となって薄膜
化の傾向にある。一方、ゲート酸化膜は電界強度の関係
から、２００Ａ〜３００Ａが限界である。
ＤＳＡ形のＭＯＳＦＥＴのゲート駆動にあたりて、２０
０ＫＨｚ以上の高周波領域では、ＭＯＳＦＥＴの損失は
スイッチング損失が主になってくる。
０ＫＨｚ以上の高周波領域では、ＭＯＳＦＥＴの損失は
スイッチング損失が主になってくる。
このスイッチング損失はゲート入力容量の蓄積電荷量に
よって決定される。すなわち、第１０図を参照し、ゲー
ト入力容−１ｉ（Ｃ：５５）はゲート・ソース問答ｆｌ
ｃＯＸｌとゲート・ドレイン問答−ｎｃｏｘｔの和であ
り、 Ｃｏｘ、 ＋ Ｃｏｘ、が大きいほど充放電力が
必要になってくる。
よって決定される。すなわち、第１０図を参照し、ゲー
ト入力容−１ｉ（Ｃ：５５）はゲート・ソース問答ｆｌ
ｃＯＸｌとゲート・ドレイン問答−ｎｃｏｘｔの和であ
り、 Ｃｏｘ、 ＋ Ｃｏｘ、が大きいほど充放電力が
必要になってくる。
前記のように微細化されたセルではｂ Ｃ０Ｘ２が太ぎ
くなり、ドライブ電力による損失が問題になっている。
くなり、ドライブ電力による損失が問題になっている。
本発明は上記した問題を克服するためになされたもので
ある。
ある。
すなわち１本発明の目的とするところは、ゲート・ドレ
イン容量を低減でき、しかも簡単なプロセスで形成でき
る絶縁ゲート半導体装置の提供にある。
イン容量を低減でき、しかも簡単なプロセスで形成でき
る絶縁ゲート半導体装置の提供にある。
本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述および添付図面から明らかになろう。
本明細書の記述および添付図面から明らかになろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ゲート電極の上が層間絶縁膜を介してソース
に接続するＡＡ［極で覆われた縦形ＭＯ８ＦＥＴにおい
て、ゲート電極の上の層間絶縁膜はそれが延長されたゲ
ート近傍部の基体表面上の層間絶縁膜よりも厚く形成さ
れ、その厚さは少なくともゲート・ソース間容量が上記
ＭＯ８ＦＥＴの動作特性に影響を与えることのない厚さ
とするもので、これによりゲートからみた入力容量を小
さくり、ＭＯＳＦＥＴのスイッチング特性を向上させる
ものである。
に接続するＡＡ［極で覆われた縦形ＭＯ８ＦＥＴにおい
て、ゲート電極の上の層間絶縁膜はそれが延長されたゲ
ート近傍部の基体表面上の層間絶縁膜よりも厚く形成さ
れ、その厚さは少なくともゲート・ソース間容量が上記
ＭＯ８ＦＥＴの動作特性に影響を与えることのない厚さ
とするもので、これによりゲートからみた入力容量を小
さくり、ＭＯＳＦＥＴのスイッチング特性を向上させる
ものである。
〔実施例１〕
第１図は本発明の一実施例を示すものであって。
縦形ＮチャネルＭＯ８ＦＥＴのゲートを挾んだ２つのセ
ルの形態を示す断面図である。
ルの形態を示す断面図である。
同図において前掲第９図で説明したＭＯ８ＦＥＴにおけ
る各構成部分と共通の構成部分には第９図と同一の符号
が使用される。
る各構成部分と共通の構成部分には第９図と同一の符号
が使用される。
この発明ではポリＳｉからなるゲート［極６の上を覆う
層間絶縁膜は第１の絶縁膜９と、さらにその上に形成さ
れ、ソース部へ延在する第２の絶縁膜７とからなり、ソ
ース領域（ｎ 拡散層３゜９層２）Ｋ接続するＡ２電極
８は第２の絶縁膜７を覆うように形成される。
層間絶縁膜は第１の絶縁膜９と、さらにその上に形成さ
れ、ソース部へ延在する第２の絶縁膜７とからなり、ソ
ース領域（ｎ 拡散層３゜９層２）Ｋ接続するＡ２電極
８は第２の絶縁膜７を覆うように形成される。
上記第１の絶縁膜９は厚さ１００ＯＡ程度の熱酸化膜又
はＨＬＤ（高温低圧・堆積）法による厚さ２０００〜５
０００Ａの５ｉＯｚ膜であり、第２の絶縁膜７は厚さ６
０００〜１００ＯＯＡのＰＳＧ（リン・シリケート・ガ
ラス）からなる。
はＨＬＤ（高温低圧・堆積）法による厚さ２０００〜５
０００Ａの５ｉＯｚ膜であり、第２の絶縁膜７は厚さ６
０００〜１００ＯＯＡのＰＳＧ（リン・シリケート・ガ
ラス）からなる。
ｌＯはドレイン電極を低抵抗接続させるための高濃度ｎ
Ｓｌ（又はＳｉ基板）である。
Ｓｌ（又はＳｉ基板）である。
以上実施例１で述べた本発明によれば、ゲート電極の上
に形成する層間絶縁膜を第１の絶縁膜と第２の絶縁膜の
２層とすることにより、＠２の絶縁膜の薄膜化を第１の
絶縁膜でカバーして厚くなり、この部分でのゲート・ド
レイン容量Ｃｏｘ、の大きくなるのを阻止し、ゲートか
らみた容量（大刀容量）Ｃｉｎが小さくなり、スイッチ
ング特性の向上が期待できるという効果が得られる。
に形成する層間絶縁膜を第１の絶縁膜と第２の絶縁膜の
２層とすることにより、＠２の絶縁膜の薄膜化を第１の
絶縁膜でカバーして厚くなり、この部分でのゲート・ド
レイン容量Ｃｏｘ、の大きくなるのを阻止し、ゲートか
らみた容量（大刀容量）Ｃｉｎが小さくなり、スイッチ
ング特性の向上が期待できるという効果が得られる。
〔実施例２〕
第２図乃至第８図は本発明の他の一実施例を示すもので
あり、前述した縦形ｐチャネルＭＯ８ＦＥＴの製造プロ
セスの一部セルの工程断面である。
あり、前述した縦形ｐチャネルＭＯ８ＦＥＴの製造プロ
セスの一部セルの工程断面である。
以下、各工程にしたがって詳述する。
（１）第２図に示すようにｎ−型Ｓｉ基板（サブストレ
ート）１の底面にドレインコンタクトのためのｎ＋拡散
層１０を形成したものを用意し、熱酸化により表面にゲ
ート用の酸化膜（５ｉ０２ ’）５を２００〜５００Ａ
の厚さに形成する。この上にＳｔをデポジットし、ゲー
）Ｘ極のためのポリＳｉ膜６を厚さ６０００〜１０００
０＾程度に形成する。
ート）１の底面にドレインコンタクトのためのｎ＋拡散
層１０を形成したものを用意し、熱酸化により表面にゲ
ート用の酸化膜（５ｉ０２ ’）５を２００〜５００Ａ
の厚さに形成する。この上にＳｔをデポジットし、ゲー
）Ｘ極のためのポリＳｉ膜６を厚さ６０００〜１０００
０＾程度に形成する。
このポリＳｉ膜６にはデポジット時又はその後に不純物
をドープすることによって低抵抗化する。
をドープすることによって低抵抗化する。
（２）ポリＳｉ膜６の上に第１の層間絶縁膜として５ｉ
０２膜９を形成する。（第３図）このＳｉｎ、膜９は熱
酸化によってポリＳｉ膜６０表面を１０００＾程度酸化
するか、又は、デポジット方式により）ＩＬＤ（高温低
圧堆積法）等圧より１０００〜３０００にの厚さに形成
するものであってもよい。
０２膜９を形成する。（第３図）このＳｉｎ、膜９は熱
酸化によってポリＳｉ膜６０表面を１０００＾程度酸化
するか、又は、デポジット方式により）ＩＬＤ（高温低
圧堆積法）等圧より１０００〜３０００にの厚さに形成
するものであってもよい。
（３）ホトレジストマスク（点線１１）を用い、Ｓ ｉ
０２膜９の一部をフッ酸によりエッチ除去し、次いでポ
リＳｉをエゾチしてポリＳｔゲート部を形成する。（第
４図） （４）上記ポリＳｔゲート部をマスクに不純物Ｂ（ボロ
ン）をイオン打込み拡散してチャネル部となるｐ型層４
及びコンタクト用ｐ型層（後工程で拡散）２を形成する
。（第５図） （５）次いでＨＬＤ等によるマスク１２を形成し。
０２膜９の一部をフッ酸によりエッチ除去し、次いでポ
リＳｉをエゾチしてポリＳｔゲート部を形成する。（第
４図） （４）上記ポリＳｔゲート部をマスクに不純物Ｂ（ボロ
ン）をイオン打込み拡散してチャネル部となるｐ型層４
及びコンタクト用ｐ型層（後工程で拡散）２を形成する
。（第５図） （５）次いでＨＬＤ等によるマスク１２を形成し。
Ａ３（ヒ素）イオン打込み、拡散によりソース・コンタ
クトのためのｎ 型層３を形成する（第６図） （６）全面に第２の層間絶縁膜としてＣＶＤ（化学的気
相堆積）法によりＰＳＧ（リン・シリケートガラス）膜
７を４５００〜６０００にの厚さに形成す２１−（筑７
１Ｕ） （７） コンタクトホトエッチを行ってＰＳＧ膜、Ｓ
１０．膜の一部を窓開し、ＡＡ蒸着（スパッタ）。
クトのためのｎ 型層３を形成する（第６図） （６）全面に第２の層間絶縁膜としてＣＶＤ（化学的気
相堆積）法によりＰＳＧ（リン・シリケートガラス）膜
７を４５００〜６０００にの厚さに形成す２１−（筑７
１Ｕ） （７） コンタクトホトエッチを行ってＰＳＧ膜、Ｓ
１０．膜の一部を窓開し、ＡＡ蒸着（スパッタ）。
アニール、バターニングエッチすることによりｎ＋層及
びｐ＄にコンタクトするソースＡ、６電極８を形成し、
ＭＯＳＦＥＴを完成する。
びｐ＄にコンタクトするソースＡ、６電極８を形成し、
ＭＯＳＦＥＴを完成する。
以上実施例２で述べた本発明によれば、ポリｓｉゲート
電極６の上に層間膜の一部として５ｉｎ２膜９を形成す
ること罠よりゲート上の層間絶縁膜の厚さを調整し、ゲ
ート・ドレイン容量Ｃｏｘ ｔを小さくすることができ
る。
電極６の上に層間膜の一部として５ｉｎ２膜９を形成す
ること罠よりゲート上の層間絶縁膜の厚さを調整し、ゲ
ート・ドレイン容量Ｃｏｘ ｔを小さくすることができ
る。
本発明のプロセスによれば、ポリＳｉ膜とＳｉｎ。
膜９を積層した形で同時にゲート形成のためのホトエッ
チすることにより、ｌｆ！ｊにホトマスク工程を増やす
ことなく、比較的簡単なプロセスでセルに寄生する容量
を低減し、スイッチング特性を向上したＭＯＳＦＥＴを
実現できる。
チすることにより、ｌｆ！ｊにホトマスク工程を増やす
ことなく、比較的簡単なプロセスでセルに寄生する容量
を低減し、スイッチング特性を向上したＭＯＳＦＥＴを
実現できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限宇されろ
本ので番±ｔｒ ＜−七の４騨を椿ルφ１−ない範囲で
種々変更可能である。
具体的に説明したが１本発明は上記実施例に限宇されろ
本ので番±ｔｒ ＜−七の４騨を椿ルφ１−ない範囲で
種々変更可能である。
たとえば第１及び第２の層間絶縁膜には５ｉｎ２ＰＳＧ
以外の物質からなる絶縁膜を使用することができる。
以外の物質からなる絶縁膜を使用することができる。
本発明は縦形パワーＭＯ８ＦＥＴその他大容イλのＭＯ
ＳＦＥＴに応用した場合もっとも効果が得られる。
ＳＦＥＴに応用した場合もっとも効果が得られる。
第１図は本発明による一実施例を示す縦形ＭＯ８ＦＥＴ
の一つのセルの縦断面図である。 第２図乃至第８図は本発明による一実施例を示すＭＯＳ
ＦＥＴの製造プロセスの工程断面図である。 第９図は従来による縦形ＭＯ８ＦＥＴの一つのセルの縦
断面図。 第１０図は第９図における一部拡大図である。 １・・・ｎ−型Ｓｉ基板、２・・・ｐ型層、３・・・ソ
ースｎ＋型層、４・・・ｐ型チャネル層、５・・・ゲー
ト酸化膜、６・・・ボＩＪ Ｓ ｉゲート電極、７・・
・層間絶縁膜（ＰＳＧ）、訃・・ソースＡ２電極、９・
・・層間絶縁膜（Ｓｉｎ、）、１０・ ｎ＋層。 代理人 弁理士 小 川 勝 男 第 １ 図 第 ２ 図 第 ４ 図 第 ５ 図
の一つのセルの縦断面図である。 第２図乃至第８図は本発明による一実施例を示すＭＯＳ
ＦＥＴの製造プロセスの工程断面図である。 第９図は従来による縦形ＭＯ８ＦＥＴの一つのセルの縦
断面図。 第１０図は第９図における一部拡大図である。 １・・・ｎ−型Ｓｉ基板、２・・・ｐ型層、３・・・ソ
ースｎ＋型層、４・・・ｐ型チャネル層、５・・・ゲー
ト酸化膜、６・・・ボＩＪ Ｓ ｉゲート電極、７・・
・層間絶縁膜（ＰＳＧ）、訃・・ソースＡ２電極、９・
・・層間絶縁膜（Ｓｉｎ、）、１０・ ｎ＋層。 代理人 弁理士 小 川 勝 男 第 １ 図 第 ２ 図 第 ４ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基体をドレインとしてその一主表面の一部に
基体と逆導電型の領域が形成され、この逆導電型領域表
面の一部に基体と同導電型領域がソースとして形成され
、ソースの形成されない導電型領域表面の一部をチャネ
ル部としてその上に絶縁膜を介して多結晶半導体ゲート
が形成され、このゲートの上は上記ソースに接続する導
体膜が層間絶縁膜を介して覆われてなる絶縁ゲート半導
体装置であって、上記ゲート上の層間絶縁膜はそれが延
長されたゲート近傍部の基体表面上の層間絶縁膜よりも
厚く形成されていることを特徴とする絶縁ゲート半導体
装置。 ２、上記ゲート上の絶縁膜厚は少なくともゲート・ソー
ス間容量が上記半導体装置の動作特性に影響を与えるこ
とのない程度に充分に厚い特許請求の範囲第１項に記載
の絶縁ゲート半導体装置。 ３、半導体基体の一主面上に第１の絶縁膜を介して多結
晶半導体膜をこの上に重ねて第２の絶縁膜を形成した後
、上記多結晶半導体膜と第２の絶縁膜とを同じマスクに
よって部分エッチすることにより絶縁ゲートを形成し、
この後、上記絶縁ゲートをマスクにして不純物の２重拡
散を行うことにより上記基体表面にチャネル部となる半
導体領域及びソースとなる半導体領域を形成し、さらに
上記絶縁ゲートを覆う第３の絶縁膜をパッシベィション
として形成することを特徴とする絶縁ゲート半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290505A JPS62150778A (ja) | 1985-12-25 | 1985-12-25 | 絶縁ゲ−ト半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290505A JPS62150778A (ja) | 1985-12-25 | 1985-12-25 | 絶縁ゲ−ト半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150778A true JPS62150778A (ja) | 1987-07-04 |
Family
ID=17756884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60290505A Pending JPS62150778A (ja) | 1985-12-25 | 1985-12-25 | 絶縁ゲ−ト半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150778A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468971A (en) * | 1987-09-09 | 1989-03-15 | Nec Corp | Vertical field-effect transistor |
| WO2015155828A1 (ja) * | 2014-04-08 | 2015-10-15 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| JP2017139292A (ja) * | 2016-02-02 | 2017-08-10 | 富士電機株式会社 | 半導体装置及びその製造方法 |
-
1985
- 1985-12-25 JP JP60290505A patent/JPS62150778A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468971A (en) * | 1987-09-09 | 1989-03-15 | Nec Corp | Vertical field-effect transistor |
| WO2015155828A1 (ja) * | 2014-04-08 | 2015-10-15 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| JPWO2015155828A1 (ja) * | 2014-04-08 | 2017-04-13 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| JP2017139292A (ja) * | 2016-02-02 | 2017-08-10 | 富士電機株式会社 | 半導体装置及びその製造方法 |
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