JPS5987871A - 絶縁ゲ−ト電界効果半導体装置 - Google Patents
絶縁ゲ−ト電界効果半導体装置Info
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- JPS5987871A JPS5987871A JP19752282A JP19752282A JPS5987871A JP S5987871 A JPS5987871 A JP S5987871A JP 19752282 A JP19752282 A JP 19752282A JP 19752282 A JP19752282 A JP 19752282A JP S5987871 A JPS5987871 A JP S5987871A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高耐圧パワーＭＯ８ＦＥＴ（絶縁ゲ一 −ト
電界効果トランジスタ）ＦＣ関する。
電界効果トランジスタ）ＦＣ関する。
パワーＭＯ８ＦＥＴとして縦形構造のＭＯＳＦＥＴが知
られている。この縦形ＭＯ８ＦＥＴは第１図に示すよう
に、例えばｎｍ５ｉ基体１をドレイン（Ｄ）とし、基体
の裏面にｎ＋＋層２を形成し基体表面の一部にｐ副領域
３を形成し、このｐ副領域３の表面の一部にｎ＋型領領
域４形成してソース（８）となし、ソースの形成されな
いｐ型領域３ａ表面上に絶縁Ｍ４を介してゲート電極５
（Ｇ）を形成し、このゲート電極５に電圧を印加するこ
とによりｐ型領域表面（チャネル部）のソース・ドレイ
ン電流を制御させるものである。
られている。この縦形ＭＯ８ＦＥＴは第１図に示すよう
に、例えばｎｍ５ｉ基体１をドレイン（Ｄ）とし、基体
の裏面にｎ＋＋層２を形成し基体表面の一部にｐ副領域
３を形成し、このｐ副領域３の表面の一部にｎ＋型領領
域４形成してソース（８）となし、ソースの形成されな
いｐ型領域３ａ表面上に絶縁Ｍ４を介してゲート電極５
（Ｇ）を形成し、このゲート電極５に電圧を印加するこ
とによりｐ型領域表面（チャネル部）のソース・ドレイ
ン電流を制御させるものである。
縦形ＭＯ８ＦＥＴを高耐圧化するためには、ｎ型Ｓｉ基
体の厚さを太き（するか、その比抵抗を高くするか、又
はｐｎ接合の曲率半径を太き（する等の条件を充たす必
要があるが、このような高耐圧化条件は同時にＭＯＳＦ
ＥＴのオン抵抗（単位チップ面積当り）を大きくし、電
流容量が低下するという問題がある。
体の厚さを太き（するか、その比抵抗を高くするか、又
はｐｎ接合の曲率半径を太き（する等の条件を充たす必
要があるが、このような高耐圧化条件は同時にＭＯＳＦ
ＥＴのオン抵抗（単位チップ面積当り）を大きくし、電
流容量が低下するという問題がある。
一般に縦形Ｍ０８ＦＥＴにおけるオン抵抗ＥＥＥｏＢτ
）とソニＪαン間のブレークダウン電８Ｂ Ｒ（ｏｎ） ｏｃ （ＢＶＤ、８）”〜２７の関係があ
るが高耐圧領域では’ｋｉ、 （ｏｎ）の増大が顕著に
なり、２．７乗を超えることが生じ易い。
）とソニＪαン間のブレークダウン電８Ｂ Ｒ（ｏｎ） ｏｃ （ＢＶＤ、８）”〜２７の関係があ
るが高耐圧領域では’ｋｉ、 （ｏｎ）の増大が顕著に
なり、２．７乗を超えることが生じ易い。
第２図は各ゲート電圧■。Ｓについてのドレイン電流Ｉ
Ｄ・ソース・ドレインＶＤｓｑ性曲線群を示し、曲線群
の傾きが１／Ｒ（ｏｎ）を示し、又、右端の縦の線はブ
レークダウン電圧ＢＶＤ８８を示して℃する。
・ 本願発明者はこのようなブレークダウン電圧を解析し、
オン抵抗とブレークダウン電圧のメカニズムを解明すや
ことに着目した。すなわち、本発明の目的とするところ
は、高耐圧であって、しかもオン抵抗を低減できるパワ
ーＭＯ８ＦＥＴの提供にある。
Ｄ・ソース・ドレインＶＤｓｑ性曲線群を示し、曲線群
の傾きが１／Ｒ（ｏｎ）を示し、又、右端の縦の線はブ
レークダウン電圧ＢＶＤ８８を示して℃する。
・ 本願発明者はこのようなブレークダウン電圧を解析し、
オン抵抗とブレークダウン電圧のメカニズムを解明すや
ことに着目した。すなわち、本発明の目的とするところ
は、高耐圧であって、しかもオン抵抗を低減できるパワ
ーＭＯ８ＦＥＴの提供にある。
上記目的を達成するため本発明の要旨とするところは、
縦形ＭＯ８ＦＥＴにおいて、その基体（チップ）の周辺
部は、能動領域となる中央部よ−りも表面層の比抵抗を
高くしたものである。
縦形ＭＯ８ＦＥＴにおいて、その基体（チップ）の周辺
部は、能動領域となる中央部よ−りも表面層の比抵抗を
高くしたものである。
以下、実施例にそって詳述する。
第３図は本発明による縦形ｎチャネルＭＯ８ＦＥＴの一
実施例の要部断面を示す。
実施例の要部断面を示す。
同図において、左側（Ａ部）に半導体基体の周辺部が示
され能動機能領域となる中央部（８部）は右側となる。
され能動機能領域となる中央部（８部）は右側となる。
１は共通のドレイン領域となる基体で比較的高比抵抗の
ｎ型Ｓｉ基板からなり、その裏面に低比抵抗のｎ＋型８
ｉ層２が形成されドレイン電極（Ｄ）が設けられている
。３はｐ型拡散領域、４はｎ１型ソース領域、５は絶縁
ゲートでこれらは第１図で示し７．、ＭＯＳＦＥＴと同
じ構成を有するものである。６は周辺部近傍ｐ型層（ウ
ェル）で耐圧を決定するために設けられ、７はさらに周
辺部にそって設けた電界緩和のためのｐ型フィールドリ
ミテイングリングである。８はフィールド８ｉ０２膜、
９はゲート５及びフィールド８ ｉ ０２膜表面を覆う
ＰＳＧ（リンシリケートガラス）等の絶縁膜である。１
０はＡ７からなるソース電極でｎ＋＋拡散ソース４とｐ
型拡散層３を短絡するように接続しＰＳＧ膜上に延在す
る。
ｎ型Ｓｉ基板からなり、その裏面に低比抵抗のｎ＋型８
ｉ層２が形成されドレイン電極（Ｄ）が設けられている
。３はｐ型拡散領域、４はｎ１型ソース領域、５は絶縁
ゲートでこれらは第１図で示し７．、ＭＯＳＦＥＴと同
じ構成を有するものである。６は周辺部近傍ｐ型層（ウ
ェル）で耐圧を決定するために設けられ、７はさらに周
辺部にそって設けた電界緩和のためのｐ型フィールドリ
ミテイングリングである。８はフィールド８ｉ０２膜、
９はゲート５及びフィールド８ ｉ ０２膜表面を覆う
ＰＳＧ（リンシリケートガラス）等の絶縁膜である。１
０はＡ７からなるソース電極でｎ＋＋拡散ソース４とｐ
型拡散層３を短絡するように接続しＰＳＧ膜上に延在す
る。
１１．１２はＡ７からなるフィールドプレート電極でｐ
型拡散層６．７にそれぞれ接続し、ＰＥＧ膜上に延在す
る。なお、フィールドプレート電極１１は図示されてい
ない部分におい又、ソース電極１０に電気的に接続され
℃いる。
型拡散層６．７にそれぞれ接続し、ＰＥＧ膜上に延在す
る。なお、フィールドプレート電極１１は図示されてい
ない部分におい又、ソース電極１０に電気的に接続され
℃いる。
本発明によるＭＯＳ Ｆ ＥＴにおいては上記ｎ型基体
の周辺部の表面層には基体と反対の導電型、すなわちｐ
型の不純物、例えばＢ（ボロン）が選択的に低濃度にド
ープされ、基体の深さ方向に引き延ｌ−拡散して高比抵
抗化（ｎ−型層化）層１３を形成しである。
の周辺部の表面層には基体と反対の導電型、すなわちｐ
型の不純物、例えばＢ（ボロン）が選択的に低濃度にド
ープされ、基体の深さ方向に引き延ｌ−拡散して高比抵
抗化（ｎ−型層化）層１３を形成しである。
第４図は半導体基体（チップ）において、ＭＯＳＦＥＴ
の形成される中央部と□、表面層を高比抵抗化した周辺
部の平面配置を示すものである。
の形成される中央部と□、表面層を高比抵抗化した周辺
部の平面配置を示すものである。
第５図〜第８図は本発明によるＭ ０８ Ｆ ＥＴの製
造プロセスの主要工程を示すものである。
造プロセスの主要工程を示すものである。
（１）第５図に示すように高比抵抗ｎ型（不純物濃度：
２．ＯＸｌ ０１４／ｅｒａ）の８ｉ基板１の一生面
にｎ＋型型数散層２形成した基体を用意し、表面８１０
２膜１をマスクとして基体周辺部表面に反対ン打込みし
拡散してｎ型の一部を打消すことにより、さらに高比抵
抗（１，３×１０１４／Ｃ［ｌｌ）化層１３を形成する
。との場合、ｎ型基体表面がｐ型反転しない範囲にドー
プ量を制御する必要があ木。
２．ＯＸｌ ０１４／ｅｒａ）の８ｉ基板１の一生面
にｎ＋型型数散層２形成した基体を用意し、表面８１０
２膜１をマスクとして基体周辺部表面に反対ン打込みし
拡散してｎ型の一部を打消すことにより、さらに高比抵
抗（１，３×１０１４／Ｃ［ｌｌ）化層１３を形成する
。との場合、ｎ型基体表面がｐ型反転しない範囲にドー
プ量を制御する必要があ木。
（２）第６図に示すように５ｉ０２膜１５の一部をエッ
チ除去したマスクを通してｐ型ウェル拡散し、ｐ型層３
．６．７を形成する。
チ除去したマスクを通してｐ型ウェル拡散し、ｐ型層３
．６．７を形成する。
（３）第７図に示すようにｐ型ウェル層３を囲みチャネ
ル部となる“浅いｐ型拡散層３’ａを形成する。
ル部となる“浅いｐ型拡散層３’ａを形成する。
この後、中央部の８ｉ０２膜墓エツチ除去し、熱酸化に
より薄いゲートＳｉＯ２膜１６を形成する。周辺部には
フィールド絶縁膜として厚い８ｉ０２膜１５が残存する
。
より薄いゲートＳｉＯ２膜１６を形成する。周辺部には
フィールド絶縁膜として厚い８ｉ０２膜１５が残存する
。
（４）第８図に示すようにＳｉをデポジットしてポリＳ
ｉ層５，５ａを形成し、一部をゲートとするホトエッチ
を行ない、その後、ボ１ＪＳｉ層５，５ａをマスクとし
℃ゲー）８ｉ０２膜化にｎ＋型ソース４を自己整合的に
形成する。ｐ型層３中央部のポリＳｉ層５ａはこの後除
去する。
ｉ層５，５ａを形成し、一部をゲートとするホトエッチ
を行ない、その後、ボ１ＪＳｉ層５，５ａをマスクとし
℃ゲー）８ｉ０２膜化にｎ＋型ソース４を自己整合的に
形成する。ｐ型層３中央部のポリＳｉ層５ａはこの後除
去する。
この後は通常のＭＯ８ＦＥＴプロセスに従い、ＰＳＧデ
ポジション、コンタクトホトエッチ。
ポジション、コンタクトホトエッチ。
ＡＩ蒸着、ホトエッチ等の諸工程を経て第３図に示され
るＭ ０８ Ｆ Ｅ Ｔを完成する。
るＭ ０８ Ｆ Ｅ Ｔを完成する。
このような構成によれば下記の理由で本発明の目的が達
成できる。
成できる。
縦形ＭＯ８ＦＥＴの耐圧は前述したごとくｎ型基体の厚
さ、比抵抗により決定されるが、一般にプアーす型構造
を有するＭＯ８ＦＥ’Ｔにおいては、周辺部の耐圧は中
央部のそれより低い。なぜならば、周辺部の空乏層は曲
部をもっためである。この定め、ＭＯＳＦＥＴの耐圧は
、周辺部で決定される。しかし、本発明のように周辺部
のみの比抵抗を上げることにより周辺部の耐圧の改善が
でき、全体としてＭＯＳＦＥＴの耐圧値（ブレークダウ
ン電圧値）を改善することができる。第３図で破線１７
で示すのはブレークダウン時の空乏層の位置を示す。
− 一部、中央部は周辺部に比較して高い不純物濃度のｎ型
基体にＭＯＳＦＥＴを形成できオン抵抗が高くなるのを
おさえることができる。
さ、比抵抗により決定されるが、一般にプアーす型構造
を有するＭＯ８ＦＥ’Ｔにおいては、周辺部の耐圧は中
央部のそれより低い。なぜならば、周辺部の空乏層は曲
部をもっためである。この定め、ＭＯＳＦＥＴの耐圧は
、周辺部で決定される。しかし、本発明のように周辺部
のみの比抵抗を上げることにより周辺部の耐圧の改善が
でき、全体としてＭＯＳＦＥＴの耐圧値（ブレークダウ
ン電圧値）を改善することができる。第３図で破線１７
で示すのはブレークダウン時の空乏層の位置を示す。
− 一部、中央部は周辺部に比較して高い不純物濃度のｎ型
基体にＭＯＳＦＥＴを形成できオン抵抗が高くなるのを
おさえることができる。
すなわち、周辺部の不純物濃度でドレイン・ソース間の
耐圧ＶＤＳｓを決め、１．３〜１．６倍の不純物濃度で
中央部のｎ型基体を決定しこれによりオン抵抗を３０〜
４０％低減できる。例えば８００〜１０００Ｖの耐圧の
素子に２い又オン抵抗を単位チャネル幅当り１６．０（
Ω／ｃｍ）から９０〜１００（Ω／ ｃｍ ）に改善で
きる。
耐圧ＶＤＳｓを決め、１．３〜１．６倍の不純物濃度で
中央部のｎ型基体を決定しこれによりオン抵抗を３０〜
４０％低減できる。例えば８００〜１０００Ｖの耐圧の
素子に２い又オン抵抗を単位チャネル幅当り１６．０（
Ω／ｃｍ）から９０〜１００（Ω／ ｃｍ ）に改善で
きる。
本発明は高耐圧パワーＭＯ８ＦＥＴ、特に耐圧値７００
Ｖ以上の縦形ＭＯ８ＦＥＴにより効果的に適用できるも
のである。
Ｖ以上の縦形ＭＯ８ＦＥＴにより効果的に適用できるも
のである。
第１図は縦形Ｍ ＯＳ Ｆ Ｅ Ｔの一例を示す一部縦
断面図である。 第２図はＭＯＳＦＥＴにおける工。−Ｖｏｓ特性を示す
曲線図である。 第３図は本発明による縦形ＭＯ８ＦＥＴの一実施例を示
す一部縦断面図である。 第４図は本発明によるＭＯ８ＦＥＴチップの周辺部の範
囲を示す平面図である。 第５図〜第８図は本発明によるＭＯ８ＦＥＴプロセスの
一部を示す工程断面図である。 １・・・ｎ型８ｉ基体（ドレイン）、２・・・ｎ＋型層
、３・・・ｐ型層（ウェル）、４・・・ｎ＋型ンソー、
５・・・絶縁ゲート、６，７・・・ｐ型層、８・・・フ
ィールド５ｉ０２膜、９・・・ＰＥＧ膜、１０・・・ソ
ース電極、１１．１２・・・Ａ７ブＬ／−）、１３・・
・高比抵抗化（ｎ−）層、１４，１５・・・ＳｉＯ２マ
スク、１６・・・ゲートＳｉＯ，膜、１７・・・空乏層
。 −″２゜
断面図である。 第２図はＭＯＳＦＥＴにおける工。−Ｖｏｓ特性を示す
曲線図である。 第３図は本発明による縦形ＭＯ８ＦＥＴの一実施例を示
す一部縦断面図である。 第４図は本発明によるＭＯ８ＦＥＴチップの周辺部の範
囲を示す平面図である。 第５図〜第８図は本発明によるＭＯ８ＦＥＴプロセスの
一部を示す工程断面図である。 １・・・ｎ型８ｉ基体（ドレイン）、２・・・ｎ＋型層
、３・・・ｐ型層（ウェル）、４・・・ｎ＋型ンソー、
５・・・絶縁ゲート、６，７・・・ｐ型層、８・・・フ
ィールド５ｉ０２膜、９・・・ＰＥＧ膜、１０・・・ソ
ース電極、１１．１２・・・Ａ７ブＬ／−）、１３・・
・高比抵抗化（ｎ−）層、１４，１５・・・ＳｉＯ２マ
スク、１６・・・ゲートＳｉＯ，膜、１７・・・空乏層
。 −″２゜
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体をドレイン（又はソース）と
して、基体表面の一部に第２導電型領域が形成され、こ
の第２導電型領域表面の一部に第１導電型領域がソース
（又はドレイン）として形成され、この第１導電型領域
の形成されない第２導電型領域表面上に絶縁ゲートが形
成され、上記ゲート電圧印加により第２導電型領域表面
のソース・ドレイン電流を制御するように構成された絶
縁ゲート電界効果半導体装置において、上記半導体の周
辺部表面層は能動機能領域となる中央部表面層よりも比
抵抗が高く形成されていることを特徴とする絶縁ゲート
電界効果半導体装置。 ２、半導体基体周辺部表面層には基体の導電型と逆の導
電型の不純物が基体の導電型を反転しない範囲でドープ
されかつ拡散されることによりその部分の比抵抗を高い
ものとした、特許請求の範囲第１項に記載の絶縁ゲート
電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19752282A JPS5987871A (ja) | 1982-11-12 | 1982-11-12 | 絶縁ゲ−ト電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19752282A JPS5987871A (ja) | 1982-11-12 | 1982-11-12 | 絶縁ゲ−ト電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5987871A true JPS5987871A (ja) | 1984-05-21 |
Family
ID=16375861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19752282A Pending JPS5987871A (ja) | 1982-11-12 | 1982-11-12 | 絶縁ゲ−ト電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987871A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998558A (ja) * | 1982-11-27 | 1984-06-06 | Nissan Motor Co Ltd | Ｍｏｓトランジスタ |
| JPS63173373A (ja) * | 1987-01-13 | 1988-07-16 | Nec Corp | 電界効果トランジスタ |
| JPH07193241A (ja) * | 1990-12-21 | 1995-07-28 | Siliconix Inc | シリコン集積回路の製造に於ける欠陥形成の制御方法、酸化膜の品質及び欠陥形成の制御方法、二重拡散集積回路デバイスセルと、集積回路ｍｏｓｆｅｔセルの形成方法 |
| JP2005136116A (ja) * | 2003-10-30 | 2005-05-26 | Sanken Electric Co Ltd | 半導体素子およびその製造方法 |
| WO2007069571A1 (ja) * | 2005-12-14 | 2007-06-21 | Sanken Electric Co., Ltd. | トレンチ構造半導体装置 |
| WO2011045834A1 (ja) * | 2009-10-14 | 2011-04-21 | 三菱電機株式会社 | 電力用半導体装置 |
-
1982
- 1982-11-12 JP JP19752282A patent/JPS5987871A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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