JPS6152591B2 - - Google Patents
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- JPS6152591B2 JPS6152591B2 JP54037523A JP3752379A JPS6152591B2 JP S6152591 B2 JPS6152591 B2 JP S6152591B2 JP 54037523 A JP54037523 A JP 54037523A JP 3752379 A JP3752379 A JP 3752379A JP S6152591 B2 JPS6152591 B2 JP S6152591B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/781—Inverted VDMOS transistors, i.e. Source-Down VDMOS transistors
-
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Description
【発明の詳細な説明】
本発明は電界効果トランジスタに関し特に、デ
ユアルゲート型の絶縁ゲート型電界効果トランジ
スタに関するものである。
ユアルゲート型の絶縁ゲート型電界効果トランジ
スタに関するものである。
高周波用の増幅素子として最近デユアルゲート
型絶縁ゲート型電界効果トランジスタ（DG―
IGFET）が用いられており、優れたRF（高周
波）特性を有する素子が提案されている。この場
合寄生容量を削減するために高抵抗の基板を用い
ると、いわゆるデイプレツシヨン型のトランジス
タとなり好ましくない。
型絶縁ゲート型電界効果トランジスタ（DG―
IGFET）が用いられており、優れたRF（高周
波）特性を有する素子が提案されている。この場
合寄生容量を削減するために高抵抗の基板を用い
ると、いわゆるデイプレツシヨン型のトランジス
タとなり好ましくない。
この様な欠点をなくすために、第１図の構造の
DG―IGFETが提案されている。すなわち、Ｐ型
の高抵抗基板１を用い、この基板内に基板と同導
電型のＰ型領域２ａ，２ｂをそれぞれ形成し、し
かる後にこれらＰ型領域の形成に用いた拡散窓を
再び用いてこれら領域内にＮ型のソース、ドレイ
ン領域３，４を形成し、不純物の横方向拡散の差
を利用していわゆる短チヤンネル化を図つたもの
である。図において、５がドレイン領域となり、
このドレイン領域５とＮ型領域３との間の基板表
面に第２のゲート膜６を介して第２のゲート電極
G2を設ける。またソース領域４とＮ型領域３と
の間の基板表面に第１のゲート膜７を介して第１
のゲート電極G1を形成するものであるが、ゲー
トG1が第２ゲートG2のチヤンネル領域として動
作するＰ型領域２ａに対して電気的に影響を及ぼ
さないように、このＰ型領域２ａとゲートG1と
は所定の離間距離が必要となる。従つて、その離
間距離に相当する基板表面はゲートG1の電界が
及ばなくなる関係上、その部分に図の如く、Ｎ型
の不純物領域３ａを形成してＮ型領域３と電気的
に接続する必要がある。
DG―IGFETが提案されている。すなわち、Ｐ型
の高抵抗基板１を用い、この基板内に基板と同導
電型のＰ型領域２ａ，２ｂをそれぞれ形成し、し
かる後にこれらＰ型領域の形成に用いた拡散窓を
再び用いてこれら領域内にＮ型のソース、ドレイ
ン領域３，４を形成し、不純物の横方向拡散の差
を利用していわゆる短チヤンネル化を図つたもの
である。図において、５がドレイン領域となり、
このドレイン領域５とＮ型領域３との間の基板表
面に第２のゲート膜６を介して第２のゲート電極
G2を設ける。またソース領域４とＮ型領域３と
の間の基板表面に第１のゲート膜７を介して第１
のゲート電極G1を形成するものであるが、ゲー
トG1が第２ゲートG2のチヤンネル領域として動
作するＰ型領域２ａに対して電気的に影響を及ぼ
さないように、このＰ型領域２ａとゲートG1と
は所定の離間距離が必要となる。従つて、その離
間距離に相当する基板表面はゲートG1の電界が
及ばなくなる関係上、その部分に図の如く、Ｎ型
の不純物領域３ａを形成してＮ型領域３と電気的
に接続する必要がある。
この様に第１図の構成においては、短チヤンネ
ルでかつエンハンスメント型のDG―IGFETを得
ることができ、優れた混変調特性や飽和特性が可
能となる反面、Ｎ型領域３ａの拡散工程が必要と
なり、その拡散制御が困難なために、歩留りの劣
化を招いていた。また、この拡散をイオン注入に
て行う方法もあるがコスト高となる欠点ある。
ルでかつエンハンスメント型のDG―IGFETを得
ることができ、優れた混変調特性や飽和特性が可
能となる反面、Ｎ型領域３ａの拡散工程が必要と
なり、その拡散制御が困難なために、歩留りの劣
化を招いていた。また、この拡散をイオン注入に
て行う方法もあるがコスト高となる欠点ある。
本発明の目的は製造容易なかつ短チヤンネルの
DG―IGFETを提供することである。
DG―IGFETを提供することである。
以下本発明を図面を用いて説明する。
第２図Ａ〜Ｆは本発明のトランジスタを得るた
めの製造工程順の各断面を示す図である。先ず例
えば1018／cm3以上のＮ型不純物（アンチモン）濃
度を有する低抵抗の半導体基板１０の一主面上
に、ボロンを表面濃度1017／cm3程度に拡散しＰ型
不純物層１１を形成する（Ａ）。この層１１の上
面に高抵抗のＰ型（又はＮ型又は真性半導体層１
２をエピタキシヤル成長により被着形成する
（Ｂ）。
めの製造工程順の各断面を示す図である。先ず例
えば1018／cm3以上のＮ型不純物（アンチモン）濃
度を有する低抵抗の半導体基板１０の一主面上
に、ボロンを表面濃度1017／cm3程度に拡散しＰ型
不純物層１１を形成する（Ａ）。この層１１の上
面に高抵抗のＰ型（又はＮ型又は真性半導体層１
２をエピタキシヤル成長により被着形成する
（Ｂ）。
次このエピタキシヤル層１２内に表面濃度
1017／cm3程度となるようにボロンを選択的に拡散
してＰ型の第１の不純物領域１３を形成する
（Ｃ）。この場合この領域１３が下層の拡散層１１
に達するように形成する。しかる後に、（Ｄ）に
示す如く第１の不純物領域１３内にＮ型の高濃度
の第２の不純物領域１４を、また、第１の不純物
領域１３を所定距離だけおいてリング状に取り囲
むように同じくＮ型の高濃度の領域１５をそれぞ
れ形成すべく、リンの選択拡散をなす。領域１４
の拡散は、第１の領域１３の拡散窓を用いて行わ
れる。
1017／cm3程度となるようにボロンを選択的に拡散
してＰ型の第１の不純物領域１３を形成する
（Ｃ）。この場合この領域１３が下層の拡散層１１
に達するように形成する。しかる後に、（Ｄ）に
示す如く第１の不純物領域１３内にＮ型の高濃度
の第２の不純物領域１４を、また、第１の不純物
領域１３を所定距離だけおいてリング状に取り囲
むように同じくＮ型の高濃度の領域１５をそれぞ
れ形成すべく、リンの選択拡散をなす。領域１４
の拡散は、第１の領域１３の拡散窓を用いて行わ
れる。
そして、第１及び第２の不純物領域１３及び１
４、更には不純物拡散層である埋込層１１を貫通
するように異方性エツチングを施しＶ溝１６を形
成する（Ｅ）。かかる後にＶ溝１６の表面及びリ
ング状領域１５と第２の不純物領域１４との間の
表面にそれぞれ第１及び第２のゲート絶縁膜１７
及び１８を被着形成し、他の部分には厚いフイー
ルド絶縁膜１９を形成する。このゲート絶縁膜１
７及び１８上にそれぞれ第１及び第２のゲート電
極G1及びG2を形成し、またリング状領域１５か
らドレイン電極Ｄを、基板１０からソース電極Ｓ
をそれぞれ導出していわゆるDG―IGFETが
（Ｆ）に示す如く得られる。
４、更には不純物拡散層である埋込層１１を貫通
するように異方性エツチングを施しＶ溝１６を形
成する（Ｅ）。かかる後にＶ溝１６の表面及びリ
ング状領域１５と第２の不純物領域１４との間の
表面にそれぞれ第１及び第２のゲート絶縁膜１７
及び１８を被着形成し、他の部分には厚いフイー
ルド絶縁膜１９を形成する。このゲート絶縁膜１
７及び１８上にそれぞれ第１及び第２のゲート電
極G1及びG2を形成し、またリング状領域１５か
らドレイン電極Ｄを、基板１０からソース電極Ｓ
をそれぞれ導出していわゆるDG―IGFETが
（Ｆ）に示す如く得られる。
こゝで、Ｎ型半導体基板１０の一主面において
ボロンのＰ型埋込層１１を設け、これに連結する
ようにＰ型の不純物領域１３を形成したのは、Ｐ
型埋込層１１からのボロンの再分布により、Ｐ型
不純物領域１３の下側すなわちソースに近い方の
濃度が、上側のドレインとなるＮ型領域１４と接
する部分の濃度よりも高くなり、よつて領域１３
のゲートG1に沿つたチヤンネル部分の濃度勾配
がソース側からドレイン側へ向つて減少する如く
なつてチヤンネル電流が流れ易くなるという利点
がある。この様な濃度公配とするためには、Ｎ型
半導体基板１０の不純物を拡散係数が小なるアン
チモン（Sb）を用い、拡散層１１の形成のため
には拡散係数がより大なる例えばボロンを用い
て、上記再分布をより効果的に行うのが良い。
ボロンのＰ型埋込層１１を設け、これに連結する
ようにＰ型の不純物領域１３を形成したのは、Ｐ
型埋込層１１からのボロンの再分布により、Ｐ型
不純物領域１３の下側すなわちソースに近い方の
濃度が、上側のドレインとなるＮ型領域１４と接
する部分の濃度よりも高くなり、よつて領域１３
のゲートG1に沿つたチヤンネル部分の濃度勾配
がソース側からドレイン側へ向つて減少する如く
なつてチヤンネル電流が流れ易くなるという利点
がある。この様な濃度公配とするためには、Ｎ型
半導体基板１０の不純物を拡散係数が小なるアン
チモン（Sb）を用い、拡散層１１の形成のため
には拡散係数がより大なる例えばボロンを用い
て、上記再分布をより効果的に行うのが良い。
第２図Ｆに示す構造により、ゲートG1のチヤ
ンネルは２重縦方向拡散構造となり、またゲート
G2のチヤンネルは２重横方向拡散構造となつ
て、共に短チヤンネルが可能となると共に、第１
図の如き短チヤンネルとするために歩留りの低下
を招来する拡散領域３ａの拡散工程が不要とな
る。
ンネルは２重縦方向拡散構造となり、またゲート
G2のチヤンネルは２重横方向拡散構造となつ
て、共に短チヤンネルが可能となると共に、第１
図の如き短チヤンネルとするために歩留りの低下
を招来する拡散領域３ａの拡散工程が不要とな
る。
以上の如く、本発明によれば極めて簡単な方法
によりDG―IGFETが得られるので歩留りの向上
及びコスト低下に大きく寄与することが可能とな
ると共に、高周波特性も良好なるDG―IGFETが
得られる。
によりDG―IGFETが得られるので歩留りの向上
及びコスト低下に大きく寄与することが可能とな
ると共に、高周波特性も良好なるDG―IGFETが
得られる。
尚、上記において特定の導電型を明示して説明
したがこれに限定されるものではないことは明白
であり、また第１ゲートG1の部分もＶ溝構造に
限定されることなく凹部状であればよいことは勿
論である。
したがこれに限定されるものではないことは明白
であり、また第１ゲートG1の部分もＶ溝構造に
限定されることなく凹部状であればよいことは勿
論である。
第１図は従来のDG―IGFETの断面図、第２図
Ａ〜Ｆは本発明の一実施例装置をうるための製造
工程順の断面図である。 主要部分の符号の説明、１０……半導体基板、
１１……埋込層、１２……エピタキシヤル層、１
３，１４……不純物領域、１５……ドレイン領
域、G1，G2……ゲート。
Ａ〜Ｆは本発明の一実施例装置をうるための製造
工程順の断面図である。 主要部分の符号の説明、１０……半導体基板、
１１……埋込層、１２……エピタキシヤル層、１
３，１４……不純物領域、１５……ドレイン領
域、G1，G2……ゲート。
Claims (1)
- 【特許請求の範囲】 １ ソース領域として動作する低抵抗の半導体基
板と、前記基板上に形成された所定導電型の高抵
抗半導体層と、前記半導体層内に設けられた前記
基板と逆導電型の第１の不純物領域と、前記第１
の不純物領域内に設けられた前記基板と同導電型
の第２の不純物領域と、これら両不純物領域を貫
通するように形成された凹部と、前記半導体層表
面に沿つて前記第１の不純物領域と所定距離だけ
離れてこの半導体層内に形成されドレイン領域と
して動作する前記基板と同導電型の低抵抗領域
と、前記凹部表面に絶縁膜を介して設けられた第
１のゲート電極と、前記第２の不純物領域と前記
ドレイン領域との間の前記半導体表面に絶縁膜を
介して設けられた第２のゲート電極とを含むこと
を特徴とする絶縁ゲート型電界効果トランジス
タ。 ２ 前記半導体基板はその主面上にこの基板と逆
導電型の不純物を有しており、前記第１の不純物
領域は前記不純物層と連結するように形成されて
いることを特徴とする特許請求の範囲第１項記載
の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3752379A JPS55130173A (en) | 1979-03-29 | 1979-03-29 | Insulated gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3752379A JPS55130173A (en) | 1979-03-29 | 1979-03-29 | Insulated gate field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55130173A JPS55130173A (en) | 1980-10-08 |
| JPS6152591B2 true JPS6152591B2 (ja) | 1986-11-13 |
Family
ID=12499895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3752379A Granted JPS55130173A (en) | 1979-03-29 | 1979-03-29 | Insulated gate field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55130173A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61129699U (ja) * | 1985-02-01 | 1986-08-14 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10131704A1 (de) | 2001-06-29 | 2003-01-16 | Atmel Germany Gmbh | Verfahren zur Dotierung eines Halbleiterkörpers |
| DE10131706B4 (de) | 2001-06-29 | 2005-10-06 | Atmel Germany Gmbh | Verfahren zur Herstellung eines DMOS-Transistors |
| DE10131707B4 (de) | 2001-06-29 | 2009-12-03 | Atmel Automotive Gmbh | Verfahren zur Herstellung eines DMOS-Transistors und dessen Verwendung zur Herstellung einer integrierten Schaltung |
| DE10131705B4 (de) | 2001-06-29 | 2010-03-18 | Atmel Automotive Gmbh | Verfahren zur Herstellung eines DMOS-Transistors |
| DE10345347A1 (de) | 2003-09-19 | 2005-04-14 | Atmel Germany Gmbh | Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil |
| KR101801406B1 (ko) | 2011-02-12 | 2017-11-24 | 엔엑스피 유에스에이, 인코포레이티드 | 반도체 장치 및 관련 제조 방법 |
| CN102637722B (zh) * | 2011-02-12 | 2016-10-19 | 飞思卡尔半导体公司 | 半导体器件及相关制作方法 |
| JP2013258333A (ja) * | 2012-06-13 | 2013-12-26 | Toshiba Corp | 電力用半導体装置 |
-
1979
- 1979-03-29 JP JP3752379A patent/JPS55130173A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61129699U (ja) * | 1985-02-01 | 1986-08-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55130173A (en) | 1980-10-08 |
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