JPS6055995B2 - 接合型電界効果トランジスタ - Google Patents
接合型電界効果トランジスタInfo
- Publication number
- JPS6055995B2 JPS6055995B2 JP4570876A JP4570876A JPS6055995B2 JP S6055995 B2 JPS6055995 B2 JP S6055995B2 JP 4570876 A JP4570876 A JP 4570876A JP 4570876 A JP4570876 A JP 4570876A JP S6055995 B2 JPS6055995 B2 JP S6055995B2
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- JP
- Japan
- Prior art keywords
- region
- gate
- type
- fet
- impurity concentration
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は接合型電界効果トランジスタに関する。
接合型電界効果トランジスタ（以下ＦＥＴと略−記す
る）において重要なパラメーターである相互コンダクタ
ンスｇｍは、チャンネル領域の抵抗率が低い方が高くな
る。
る）において重要なパラメーターである相互コンダクタ
ンスｇｍは、チャンネル領域の抵抗率が低い方が高くな
る。
しかるに一般に耐圧に関しては抵抗率が高い方が高い耐
圧が得られるという関係にあるため高耐圧で高評のＦＥ
Ｔを製作することが困難であつた。 ＦＥＴの基本構造
の断面図は第１図に示す如きものが一般的である。
圧が得られるという関係にあるため高耐圧で高評のＦＥ
Ｔを製作することが困難であつた。 ＦＥＴの基本構造
の断面図は第１図に示す如きものが一般的である。
図においてＤ、Ｓ、Ｇ１およびＧ２はそれぞれドレイン
電極、ソース電極、ゲート１電極およびゲート２電極で
ある。この場合、ドレイン、ゲート間耐圧はドレイン、
ゲート間に存在するＰ−Ｎ接合の逆耐圧で決まる。特に
高評のＦＥＴを得るために、チャンネル領域の不純物濃
度を高くした場合、十分な高耐圧は得られない。 この
ような不都合を避けるためには、チャンネル領域の不純
物濃度は高く、ドレイン領域の不純物濃度を低くするこ
とにより良好な結果が得られることは容易に類推できる
ものである。
電極、ソース電極、ゲート１電極およびゲート２電極で
ある。この場合、ドレイン、ゲート間耐圧はドレイン、
ゲート間に存在するＰ−Ｎ接合の逆耐圧で決まる。特に
高評のＦＥＴを得るために、チャンネル領域の不純物濃
度を高くした場合、十分な高耐圧は得られない。 この
ような不都合を避けるためには、チャンネル領域の不純
物濃度は高く、ドレイン領域の不純物濃度を低くするこ
とにより良好な結果が得られることは容易に類推できる
ものである。
しかしながらＦＥＴの製造工程においてはチャンネル領
域とドレイン領域は同一工程にて形成するのが一般的で
あるため実現不可能である。又、ドレイン領域の厚さは
数μ程度であるため高電圧ではりーチ・スルー現象が起
り、高耐圧化に適さない。 本発明の目的は高耐圧でか
つｇｍの高いＦＥＴを提供することである。本発明の他
の目的は高周波特性の改善されたＦＥＴを提供すること
である。 以下本発明はその実施例に従つて説明する。
第２図は本発明接合型電界効果トランジスタの実施例
を示す領域構造断面図である。１はＮ１厘シリコン層で
ドレイン電極Ｄに接続されている。
域とドレイン領域は同一工程にて形成するのが一般的で
あるため実現不可能である。又、ドレイン領域の厚さは
数μ程度であるため高電圧ではりーチ・スルー現象が起
り、高耐圧化に適さない。 本発明の目的は高耐圧でか
つｇｍの高いＦＥＴを提供することである。本発明の他
の目的は高周波特性の改善されたＦＥＴを提供すること
である。 以下本発明はその実施例に従つて説明する。
第２図は本発明接合型電界効果トランジスタの実施例
を示す領域構造断面図である。１はＮ１厘シリコン層で
ドレイン電極Ｄに接続されている。
２はＮ一型シリコン基板でドレイン領域、３はＰ型埋込
みゲート２領域て中央部に少くとも１個のスリット又は
孔４が設けられている。
みゲート２領域て中央部に少くとも１個のスリット又は
孔４が設けられている。
５はＮ型エピタキシャル層、５″はチャンネル領域、６
はＰ型ゲート２引出し領域、７はＰ型ゲート１領域、８
はＮ＋型ソース領域、９は酸化シリコン層、である。
はＰ型ゲート２引出し領域、７はＰ型ゲート１領域、８
はＮ＋型ソース領域、９は酸化シリコン層、である。
このような構造においては、ドレイン領域２の不純物濃
度を低くでき、同時に、チャンネル領域５″の不純物濃
度は高く設定することができる。第３図は第２図に示し
たＦＥＴの高電圧印加時の空間電荷層１０の拡がりを示
す図であるが、この図からも判るように、ドレイン、ゲ
ート間耐圧はドレイン領域２とゲート２領域３によるＰ
Ｎ接合の耐圧て決定される。いいかえるとゲート１領域
およびチャンネル領域５″はドレイン、ゲート間耐圧に
ほとんど奇与しない。従つてチャンネル領域５″の不純
物濃度を高くすることによつて、ドレイン、ゲート間耐
圧が高く、胛の高いＦＥＴが得られる。又、チャンネル
長も従来の接合型ＦＥＴ同様比較的自由に設計できるた
め、チャンネル長を大きくした出力抵抗を大きくするこ
とも可能てある。次に本発明によれば高周波特性のすぐ
れた接合型ＦＥＴが得られる。
度を低くでき、同時に、チャンネル領域５″の不純物濃
度は高く設定することができる。第３図は第２図に示し
たＦＥＴの高電圧印加時の空間電荷層１０の拡がりを示
す図であるが、この図からも判るように、ドレイン、ゲ
ート間耐圧はドレイン領域２とゲート２領域３によるＰ
Ｎ接合の耐圧て決定される。いいかえるとゲート１領域
およびチャンネル領域５″はドレイン、ゲート間耐圧に
ほとんど奇与しない。従つてチャンネル領域５″の不純
物濃度を高くすることによつて、ドレイン、ゲート間耐
圧が高く、胛の高いＦＥＴが得られる。又、チャンネル
長も従来の接合型ＦＥＴ同様比較的自由に設計できるた
め、チャンネル長を大きくした出力抵抗を大きくするこ
とも可能てある。次に本発明によれば高周波特性のすぐ
れた接合型ＦＥＴが得られる。
一般にＦＥＴを中和回路なしで用いるような場合、高周
波における性能を示す要素としてＧｍ／Ｃｒｓｓが考慮
される。ここにＣｒｓｓは帰還容量でドレイン・ゲート
間容量に対応するものである。高周波特性を改善するた
め、高い胛のＦＥＴをうるにはチャンネルのソース側内
部抵抗を少なくするため、チャンネル領域の不純物．濃
度を高くする。そうすると当然チャンネル領域の不純物
濃度の約１１凍に比例してドレイン、ゲート間のＰＮ接
合容量が大きくなつてしまう。ところが、本発明の接合
型ＦＥＴにおいてはゲート２電極Ｇ２を交流的に接地し
た場合高電圧動作領域ではゲート２領域３がドレイン領
域とゲート１領域７とに対して遮へい効果を有すること
により、帰還容量は従来の１１１０程度以下に減少する
。つまり高周波特性は１皓以上改善されるのである。当
然のことながら、高周波用には、高耐圧用一とちがつて
、ドレイン領域の不純物濃度は例えば１０１６ａｔ０ｍ
Ｓ／ＣＴＩ程度、厚さは３×１０−４ｃｍ程度に設定す
る。次に本発明接合型ＦＥＴの製造方法を説明する。
波における性能を示す要素としてＧｍ／Ｃｒｓｓが考慮
される。ここにＣｒｓｓは帰還容量でドレイン・ゲート
間容量に対応するものである。高周波特性を改善するた
め、高い胛のＦＥＴをうるにはチャンネルのソース側内
部抵抗を少なくするため、チャンネル領域の不純物．濃
度を高くする。そうすると当然チャンネル領域の不純物
濃度の約１１凍に比例してドレイン、ゲート間のＰＮ接
合容量が大きくなつてしまう。ところが、本発明の接合
型ＦＥＴにおいてはゲート２電極Ｇ２を交流的に接地し
た場合高電圧動作領域ではゲート２領域３がドレイン領
域とゲート１領域７とに対して遮へい効果を有すること
により、帰還容量は従来の１１１０程度以下に減少する
。つまり高周波特性は１皓以上改善されるのである。当
然のことながら、高周波用には、高耐圧用一とちがつて
、ドレイン領域の不純物濃度は例えば１０１６ａｔ０ｍ
Ｓ／ＣＴＩ程度、厚さは３×１０−４ｃｍ程度に設定す
る。次に本発明接合型ＦＥＴの製造方法を説明する。
第４図ａ−ｂは本発明接合型ＦＥＴの製造方法を示す工
程順の断面図である。
程順の断面図である。
厚さ１０−３ｃ７！〜１０−１ｄ程度で不純物濃度１０
１３〜１０１５ａｔ０ｍｓ／Ｃ７ｌ程度のＮ一型シリコ
ン基板２の一表面に例へば不純物濃度１０１７ａｔ０ｍ
ｓ／ｃ！Ｌ以上のＮ８型シリコン層を熱拡散法等により
形成する（第４図ａ）。次にＮ一型シリコン基板２の他
の表面に部分的にＰ型拡散領域３″を形成する。このＰ
型拡散領域３゛は次工程以後の熱的影響をうけて最終的
にはＰ型埋込みゲート２領域３となる。Ｐ型埋込みゲー
ト２領域３は所定の幅を有するスリットあるいは孔を一
個以上有し、その幅はＮ一型シリコン基板２とＰ型埋込
みゲート２領域３の間に逆方向バイアスを印加した場合
望ましくは目的とするＦＥＴのしきい値電圧ＶＴの２倍
程度以上、少くともＶＴ以上の電圧（４）．３■〜５■
程度）てスリット又は孔がＰ−Ｎ接合の形成された空間
電荷領域にて閉じられるような巾にする。次にＮ型エピ
タキシャル層５を形成するが、その不純物濃度は１０１
５〜１０１７ａｔ０ｍｓ／Ｃｆｌ程度の厚さは１０−４
〜１０−３ｃ１ｒｔ程度が望ましい。比較的薄いＮ型層
を形成する場合、エピタキシャル成長以外に例えばイオ
ン打込等の手段も可能である。次に埋込み領域となつた
Ｐ型拡散領域３″を電気的に表面より接続するためにＰ
型ゲート引出し領域６をＮ型エピタキシャル層５の厚さ
以上の深さに形成する（第４図ｂ）。Ｐ型ゲート引出し
領域６は閉じた帯状又はその変形の形状を有し、領域６
に囲まれた内部のＮ型エピタキシャル層５は外側のＮ型
層５あるいはＮ一型シリコン基板２とはＰ型埋込み領域
によつて形成されたスリットあるいは孔４によつてのみ
接続されており、その他は全てＰ−Ｎ接合によつて囲ま
れている構造となる（第４図ｂ）。次に内側のＮ型領域
５にＰ型不純物を拡散してＰ型ゲート２領域７を形成す
る。
１３〜１０１５ａｔ０ｍｓ／Ｃ７ｌ程度のＮ一型シリコ
ン基板２の一表面に例へば不純物濃度１０１７ａｔ０ｍ
ｓ／ｃ！Ｌ以上のＮ８型シリコン層を熱拡散法等により
形成する（第４図ａ）。次にＮ一型シリコン基板２の他
の表面に部分的にＰ型拡散領域３″を形成する。このＰ
型拡散領域３゛は次工程以後の熱的影響をうけて最終的
にはＰ型埋込みゲート２領域３となる。Ｐ型埋込みゲー
ト２領域３は所定の幅を有するスリットあるいは孔を一
個以上有し、その幅はＮ一型シリコン基板２とＰ型埋込
みゲート２領域３の間に逆方向バイアスを印加した場合
望ましくは目的とするＦＥＴのしきい値電圧ＶＴの２倍
程度以上、少くともＶＴ以上の電圧（４）．３■〜５■
程度）てスリット又は孔がＰ−Ｎ接合の形成された空間
電荷領域にて閉じられるような巾にする。次にＮ型エピ
タキシャル層５を形成するが、その不純物濃度は１０１
５〜１０１７ａｔ０ｍｓ／Ｃｆｌ程度の厚さは１０−４
〜１０−３ｃ１ｒｔ程度が望ましい。比較的薄いＮ型層
を形成する場合、エピタキシャル成長以外に例えばイオ
ン打込等の手段も可能である。次に埋込み領域となつた
Ｐ型拡散領域３″を電気的に表面より接続するためにＰ
型ゲート引出し領域６をＮ型エピタキシャル層５の厚さ
以上の深さに形成する（第４図ｂ）。Ｐ型ゲート引出し
領域６は閉じた帯状又はその変形の形状を有し、領域６
に囲まれた内部のＮ型エピタキシャル層５は外側のＮ型
層５あるいはＮ一型シリコン基板２とはＰ型埋込み領域
によつて形成されたスリットあるいは孔４によつてのみ
接続されており、その他は全てＰ−Ｎ接合によつて囲ま
れている構造となる（第４図ｂ）。次に内側のＮ型領域
５にＰ型不純物を拡散してＰ型ゲート２領域７を形成す
る。
Ｐ型ゲート１領域７はＦＥＴのゲート領域の一つとなる
もので一方のゲート領域となるＰ型埋込みゲート２領域
３の上方においてスリット又は孔４を囲む帯状に形成さ
れなければならず、又Ｐ型ゲート１領域７とＰ型ゲート
２領域３との間隔はＦＥＴのピンチオフ電圧、あるいは
しきい値電圧ＶＴを決定するもので１×１０−５〜３×
１０−４ｃｒｒｔ程度に制御しなければならない。次に
、内側のＮ側エピタキシャル層５内にＮ＋型不純物を拡
散して、Ｐ型領域６，７を形成した残りの領域てかつ、
Ｐ型ゲート１領域７により分離され、下部にスリットあ
るいは孔４の存在しない領域に、Ｎ＋型ソース領域８を
形成する。
もので一方のゲート領域となるＰ型埋込みゲート２領域
３の上方においてスリット又は孔４を囲む帯状に形成さ
れなければならず、又Ｐ型ゲート１領域７とＰ型ゲート
２領域３との間隔はＦＥＴのピンチオフ電圧、あるいは
しきい値電圧ＶＴを決定するもので１×１０−５〜３×
１０−４ｃｒｒｔ程度に制御しなければならない。次に
、内側のＮ側エピタキシャル層５内にＮ＋型不純物を拡
散して、Ｐ型領域６，７を形成した残りの領域てかつ、
Ｐ型ゲート１領域７により分離され、下部にスリットあ
るいは孔４の存在しない領域に、Ｎ＋型ソース領域８を
形成する。
Ｎ＋型ソース領域８は後にに形成するソース電極とのオ
ーミック接触を容易にするためのものである。次に表面
保護の酸化シリコン層９、ゲート１電極Ｇ１、ソース電
極Ｓ１ゲート２電極Ｇ２、ドレイン電極Ｄを形成するこ
とにより本発明によるＦＥＴのウェハー工程が完了する
（第２図）。なお、簡単のため、Ｇｌ，Ｇ２，Ｓおよび
Ｄはそれぞれの電極端子および金属電極の双方を表わす
記号とに用いた。第５図は本発明接合型ＦＥＴの他の実
施例を示す領域構造断面図で、ゲート１領域７″がスリ
ット又は孔の上部全面に延長して形成されている。
ーミック接触を容易にするためのものである。次に表面
保護の酸化シリコン層９、ゲート１電極Ｇ１、ソース電
極Ｓ１ゲート２電極Ｇ２、ドレイン電極Ｄを形成するこ
とにより本発明によるＦＥＴのウェハー工程が完了する
（第２図）。なお、簡単のため、Ｇｌ，Ｇ２，Ｓおよび
Ｄはそれぞれの電極端子および金属電極の双方を表わす
記号とに用いた。第５図は本発明接合型ＦＥＴの他の実
施例を示す領域構造断面図で、ゲート１領域７″がスリ
ット又は孔の上部全面に延長して形成されている。
本発明ＦＥＴはゲート１電極Ｇ１とゲート２電極２とを
短絡して用いてもよいことはいうまでもない。以上Ｎチ
ャンネルの場合について実施例をあげて説明したが、Ｐ
チャンネルの場合やもしくはシリコン以外の半導体に本
発明を適用しうることは明らかなことである。
短絡して用いてもよいことはいうまでもない。以上Ｎチ
ャンネルの場合について実施例をあげて説明したが、Ｐ
チャンネルの場合やもしくはシリコン以外の半導体に本
発明を適用しうることは明らかなことである。
本発明によれば、高耐圧、高胛、あるいは高周波高出力
の接合型電界効果トランジスタが得られる。
の接合型電界効果トランジスタが得られる。
第１図は従来の接合型電界効果トランジスタの基本構造
の断面図、第２図は本発明の実施例を示す領域構造断面
図、第３図は第２図に示したＦＥＴの高電圧印加時の空
間電荷層の拡がりを示す図、第４図ａ−ｂは本発明接合
型ＦＥＴの製造方法を示す工程順の断面図、第５図は本
発明接合型ＦＥＴの他の実施例を示す領域構造断面図で
ある。 Ｄ・・・・・・ドレイン電極、Ｓ・・・・・・ソース電
極、Ｇ１・・・・・・ゲート１電極、Ｇ２・・・・・・
ゲート２電極、１・・・・・・Ｎ＋型シリコン層、２・
・・・・・Ｎ一型シリコン基板、３・・・・・・Ｐ型埋
込みゲート２領域、４・・・・・・スリット又は孔、５
・・・・・・Ｎ型エピタキシャル層、５゛・・・・・・
チャンネル領域、６・・・・・・Ｐ型ゲート２引出し領
・域、７・・・・・・ゲート１領域、８・・・・・・Ｎ
＋型ソース領域、９・・・・・・酸化シリコン層、１０
・・・・・・空間電荷層。
の断面図、第２図は本発明の実施例を示す領域構造断面
図、第３図は第２図に示したＦＥＴの高電圧印加時の空
間電荷層の拡がりを示す図、第４図ａ−ｂは本発明接合
型ＦＥＴの製造方法を示す工程順の断面図、第５図は本
発明接合型ＦＥＴの他の実施例を示す領域構造断面図で
ある。 Ｄ・・・・・・ドレイン電極、Ｓ・・・・・・ソース電
極、Ｇ１・・・・・・ゲート１電極、Ｇ２・・・・・・
ゲート２電極、１・・・・・・Ｎ＋型シリコン層、２・
・・・・・Ｎ一型シリコン基板、３・・・・・・Ｐ型埋
込みゲート２領域、４・・・・・・スリット又は孔、５
・・・・・・Ｎ型エピタキシャル層、５゛・・・・・・
チャンネル領域、６・・・・・・Ｐ型ゲート２引出し領
・域、７・・・・・・ゲート１領域、８・・・・・・Ｎ
＋型ソース領域、９・・・・・・酸化シリコン層、１０
・・・・・・空間電荷層。
Claims (1)
- １ 一導電型で第１の不純物濃度をもつ半導体基板と、
該半導体基板上に形成された前記第１の不純物濃度より
も高い第２の不純物濃度をもつ前記一導電型の半導体層
と、前記半導体基板と前記半導体層との境界部に形成さ
れ、スリット又は孔を有し、その周辺部は前記半導体層
表面に露出して前記半導体層を内領域と外領域に分離す
る他の導電型の埋込みゲート領域と、該埋込みゲート領
域上で前記スリット又は孔近傍の前記半導体層に形成さ
れた前記他の導電型の表面ゲート領域と、前記埋込みゲ
ート領域上の前記半導体層の内領域であつて前記表面ゲ
ート領域と前記埋込みゲート領域の前記周辺部間に設け
られたソース電極領域と、前記半導体基板底面に設けら
れたドレイン電極領域とを有し、前記スリット又は孔は
、前記半導体層と前記埋込みゲート領域とが形成するＰ
Ｎ接合の耐圧より低い電圧で前記埋込みゲート領域から
伸びる空乏層により埋まつてしまうように形成されてい
ることを特徴とする接合型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4570876A JPS6055995B2 (ja) | 1976-04-20 | 1976-04-20 | 接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4570876A JPS6055995B2 (ja) | 1976-04-20 | 1976-04-20 | 接合型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52128080A JPS52128080A (en) | 1977-10-27 |
| JPS6055995B2 true JPS6055995B2 (ja) | 1985-12-07 |
Family
ID=12726847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4570876A Expired JPS6055995B2 (ja) | 1976-04-20 | 1976-04-20 | 接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055995B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478675A (en) * | 1977-12-05 | 1979-06-22 | Nec Corp | Junction-type field effect transistor |
| JPS5965486A (ja) * | 1982-10-06 | 1984-04-13 | Matsushita Electronics Corp | 接合型電界効果トランジスタ |
| JP4848591B2 (ja) * | 2001-03-30 | 2011-12-28 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| JP4740712B2 (ja) * | 2005-10-14 | 2011-08-03 | 株式会社山武 | 温度調節器 |
-
1976
- 1976-04-20 JP JP4570876A patent/JPS6055995B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52128080A (en) | 1977-10-27 |
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