JPS626352B2 - - Google Patents
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- JPS626352B2 JPS626352B2 JP14215876A JP14215876A JPS626352B2 JP S626352 B2 JPS626352 B2 JP S626352B2 JP 14215876 A JP14215876 A JP 14215876A JP 14215876 A JP14215876 A JP 14215876A JP S626352 B2 JPS626352 B2 JP S626352B2
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- 239000004065 semiconductor Substances 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 12
- 230000015556 catabolic process Effects 0.000 description 30
- 108091006146 Channels Proteins 0.000 description 18
- 239000008186 active pharmaceutical agent Substances 0.000 description 18
- 230000005684 electric field Effects 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 8
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000000790 scattering method Methods 0.000 description 1
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Description
【発明の詳細な説明】
本発明は、PN接合表面端部での絶縁破壊を防
止することによつて耐圧を高めた横型構造の接合
形FFT等の半導体装置に関するものである。
止することによつて耐圧を高めた横型構造の接合
形FFT等の半導体装置に関するものである。
PN接合を有する半導体装置の絶縁破壊電圧
は、半導体基体（バルク）の不純物濃度、高比抵
抗（低濃度）領域の幅（厚み）、不純物濃度勾配
等により決定される。しかし現実にはバルク内で
の絶縁破壊が生ずる以前の電圧で、表面のPN接
合終端部が絶縁破壊されるため、上記表面の破壊
電圧にまで半導体装置の耐圧が低せられてしま
う。また表面での絶縁破壊は一般に不安定であ
り、半導体装置におよぼす悪影響も大である。
は、半導体基体（バルク）の不純物濃度、高比抵
抗（低濃度）領域の幅（厚み）、不純物濃度勾配
等により決定される。しかし現実にはバルク内で
の絶縁破壊が生ずる以前の電圧で、表面のPN接
合終端部が絶縁破壊されるため、上記表面の破壊
電圧にまで半導体装置の耐圧が低せられてしま
う。また表面での絶縁破壊は一般に不安定であ
り、半導体装置におよぼす悪影響も大である。
したがつてPN接合の半導体主面における端部
での絶縁破壊を防止することが、半導体装置の耐
圧を高める上で重要とされる。このため、PN接
合露出部を斜めに加工するいわゆるベベリングが
広く行なわれているが、これは加工が面倒であ
り、PN接合表面端部を同一半導体基体の一主面
に形成するいわゆるプレーナ構造の半導体装置に
比べて信頼性や特性の点で不利である。また接合
型FET（以下、Ｊ FETと称す）のようにベベ
ル構造がとりにくい半導体装置もある。このよう
なJFETの場合には、特性あるいは製造時の素子
のバラツキ等の問題から、上部ゲートの拡散深さ
をあまり深くすることができず、拡散深さが浅い
と耐圧を高める上で不利である。このため、各部
の不純物濃度をかなり低くすることでしか高耐圧
化が望めないのが現状である。
での絶縁破壊を防止することが、半導体装置の耐
圧を高める上で重要とされる。このため、PN接
合露出部を斜めに加工するいわゆるベベリングが
広く行なわれているが、これは加工が面倒であ
り、PN接合表面端部を同一半導体基体の一主面
に形成するいわゆるプレーナ構造の半導体装置に
比べて信頼性や特性の点で不利である。また接合
型FET（以下、Ｊ FETと称す）のようにベベ
ル構造がとりにくい半導体装置もある。このよう
なJFETの場合には、特性あるいは製造時の素子
のバラツキ等の問題から、上部ゲートの拡散深さ
をあまり深くすることができず、拡散深さが浅い
と耐圧を高める上で不利である。このため、各部
の不純物濃度をかなり低くすることでしか高耐圧
化が望めないのが現状である。
本発明はこのような実情に鑑みてなされたもの
であり、たとえばＪ FETの場合には、チヤネ
ル形成層の厚さと不純物濃度を選定することによ
つて、ゲートのPN接合露出部での絶縁破壊電圧
に到達する以前に、PN接合表面端部とドレイン
電極間の半導体基板の厚み方向の全巾にわたつて
空乏層を形成させ、上記PN接合表面端部での絶
縁破壊を防止した高耐圧の半導体装置を提供する
ものである。
であり、たとえばＪ FETの場合には、チヤネ
ル形成層の厚さと不純物濃度を選定することによ
つて、ゲートのPN接合露出部での絶縁破壊電圧
に到達する以前に、PN接合表面端部とドレイン
電極間の半導体基板の厚み方向の全巾にわたつて
空乏層を形成させ、上記PN接合表面端部での絶
縁破壊を防止した高耐圧の半導体装置を提供する
ものである。
以下、本発明に係る好ましい実施例について図
面を参照しながら説明する。
面を参照しながら説明する。
第１図は本発明に係る第１の実施例としてのＪ
FETを示す。半導体基体１の一主面（表面）
に臨む比較的低不純物濃度の第１導電型たとえば
Ｎ型のチヤネル形成層２は、反対導電型たとえば
Ｐ型の下部ゲート層３上にエピタキシヤル成長法
により形成され、第１のPN接合４が得られてい
る。
FETを示す。半導体基体１の一主面（表面）
に臨む比較的低不純物濃度の第１導電型たとえば
Ｎ型のチヤネル形成層２は、反対導電型たとえば
Ｐ型の下部ゲート層３上にエピタキシヤル成長法
により形成され、第１のPN接合４が得られてい
る。
またチヤネル形成層２には、上記表面に臨んで
反対導電型たとえばＰ型の上部ゲート領域５が振
散法により形成され、第２のPN接合６が得られ
ている。さらに、チヤネル形成層２の上記表面に
臨んで、上記上部ゲート領域５を挾むように、ソ
ース、ドレイン電極取出用の高濃度の第１導電型
（N+型）拡散領域７，８が形成される。
反対導電型たとえばＰ型の上部ゲート領域５が振
散法により形成され、第２のPN接合６が得られ
ている。さらに、チヤネル形成層２の上記表面に
臨んで、上記上部ゲート領域５を挾むように、ソ
ース、ドレイン電極取出用の高濃度の第１導電型
（N+型）拡散領域７，８が形成される。
ところでこの第１図には、図の中央部に配置さ
れたドレイン領域８の外側にリング状の上部ゲー
ト領域５が形成され、さらにこれら領域５の外側
にやはりリング状のソース領域７が形成された構
造が例示されているが、要は、高不純物濃度の第
１導電型のソース領域７とドレイン領域８との間
に反対導電型のゲート領域５が配置される位置関
係にあれば足りる。したがつて従来からも行なわ
れているように、上記位置関係を保ちつつリング
状の各領域７，５，８を、蛇行させて配置した
り、櫛歯状に配置したりして実質的にリング状と
することは自由である。さらにIC化のときの素
子分離のために、このＪ FETの周囲には高濃
度の反対導電型（P+型）の深い拡散部３′を形成
してもよい。
れたドレイン領域８の外側にリング状の上部ゲー
ト領域５が形成され、さらにこれら領域５の外側
にやはりリング状のソース領域７が形成された構
造が例示されているが、要は、高不純物濃度の第
１導電型のソース領域７とドレイン領域８との間
に反対導電型のゲート領域５が配置される位置関
係にあれば足りる。したがつて従来からも行なわ
れているように、上記位置関係を保ちつつリング
状の各領域７，５，８を、蛇行させて配置した
り、櫛歯状に配置したりして実質的にリング状と
することは自由である。さらにIC化のときの素
子分離のために、このＪ FETの周囲には高濃
度の反対導電型（P+型）の深い拡散部３′を形成
してもよい。
さらに上記半導体基体１の表面上には、SiO2
絶縁層９が形成されており、この絶縁層９の窓部
を通して各電極Ｓ，Ｇ，Ｄがそれぞれソース、ゲ
ート、ドレイン領域７，５，８に接続される。
絶縁層９が形成されており、この絶縁層９の窓部
を通して各電極Ｓ，Ｇ，Ｄがそれぞれソース、ゲ
ート、ドレイン領域７，５，８に接続される。
以上のように本実施例のＪ FETでは、外見
上の構造については従来のものとほぼ同様である
が、第1PN接合４を形成するチヤネル形成層２と
下部ゲート層３との不純物濃度、チヤネル形成層
２の厚さχ、および上部ゲート領域５とドレイン
領域８との距離等を適当に選定している。このこ
とより、第2PN接合６、特にドレイン側の表面に
露出する部分ａで絶縁破壊が生じる電圧BV2より
も低い所定電圧V0においてチヤネル形成層２の
ゲート、ドレイン間全域が空乏層化される。高不
純物濃度のドレイン領域８は、その全部が空乏化
されない様に充分高い不純物濃度を有することが
要求される。それはパンチスルーを防止する為で
ある。
上の構造については従来のものとほぼ同様である
が、第1PN接合４を形成するチヤネル形成層２と
下部ゲート層３との不純物濃度、チヤネル形成層
２の厚さχ、および上部ゲート領域５とドレイン
領域８との距離等を適当に選定している。このこ
とより、第2PN接合６、特にドレイン側の表面に
露出する部分ａで絶縁破壊が生じる電圧BV2より
も低い所定電圧V0においてチヤネル形成層２の
ゲート、ドレイン間全域が空乏層化される。高不
純物濃度のドレイン領域８は、その全部が空乏化
されない様に充分高い不純物濃度を有することが
要求される。それはパンチスルーを防止する為で
ある。
このような第2PN接合６の絶縁破壊電圧BV2よ
りも低い電圧V0で、ゲート・ドレイン間全域を
空乏層化させるための好ましい条件を例示すれ
ば、まず下部ゲート層３となるＰ型基板の不純物
濃度N3は、チヤネル形成層２となるＮ型エピタ
キシヤル層の不純物濃度N2の約1/100〜10倍程度
とする。上記空乏層化の電圧V0は、これら不純
物濃度N2、N3、およびチンネル形成層２の厚さ
χにより、 V0≒ｑ／２εχ２・N2・（１＋Ｎ２／Ｎ３）…… となり、この電圧V0がが第2PN接合の露出部ａで
の絶縁破壊電圧BV2よりも低くなる条件、すなわ
ち、 V0＜BV2 …… を満足させる必要がある。さらに、バルク内の第
の第1PN接合の絶縁破壊電圧BV1が、上記電圧V0
よりも高いこと、すなわち、 V0＜BV1 …… であることが望ましい。この条件のため、下部ゲ
ート層３をP+（高濃度Ｐ型）とすることは不適
当である。さらに、上部ゲート領域５とドレイン
領域８とは厚さχに比較して充分な距離をとるこ
とが好ましい。このような条件を満足する具体的
数値の例をあげれば、チヤネル形成層２として、
抵抗率を３Ω・cm以上とするとき、厚さχを約５
μ程度とし、下部ゲート層３の抵抗率を10Ω・cm
程度とすればよい。
りも低い電圧V0で、ゲート・ドレイン間全域を
空乏層化させるための好ましい条件を例示すれ
ば、まず下部ゲート層３となるＰ型基板の不純物
濃度N3は、チヤネル形成層２となるＮ型エピタ
キシヤル層の不純物濃度N2の約1/100〜10倍程度
とする。上記空乏層化の電圧V0は、これら不純
物濃度N2、N3、およびチンネル形成層２の厚さ
χにより、 V0≒ｑ／２εχ２・N2・（１＋Ｎ２／Ｎ３）…… となり、この電圧V0がが第2PN接合の露出部ａで
の絶縁破壊電圧BV2よりも低くなる条件、すなわ
ち、 V0＜BV2 …… を満足させる必要がある。さらに、バルク内の第
の第1PN接合の絶縁破壊電圧BV1が、上記電圧V0
よりも高いこと、すなわち、 V0＜BV1 …… であることが望ましい。この条件のため、下部ゲ
ート層３をP+（高濃度Ｐ型）とすることは不適
当である。さらに、上部ゲート領域５とドレイン
領域８とは厚さχに比較して充分な距離をとるこ
とが好ましい。このような条件を満足する具体的
数値の例をあげれば、チヤネル形成層２として、
抵抗率を３Ω・cm以上とするとき、厚さχを約５
μ程度とし、下部ゲート層３の抵抗率を10Ω・cm
程度とすればよい。
以下第２図ないし第４図を参照しながら、第
１、第２のPN接合４，６への逆方向電圧を高め
ていつた場合の空乏層、PN接合の電界、および
ドレイン電流の変化について説明する。この場
合、上下ゲート領域５，３の電圧ＶGはたとえば
0Vで一定に保ち、ドレイン・ソース間電圧ＶDS
を次第に上昇させるものとする。また、第２図で
は説明を簡略化するために、第１図の左半分のみ
を図示し、絶縁層９および各電極は省略する。
１、第２のPN接合４，６への逆方向電圧を高め
ていつた場合の空乏層、PN接合の電界、および
ドレイン電流の変化について説明する。この場
合、上下ゲート領域５，３の電圧ＶGはたとえば
0Vで一定に保ち、ドレイン・ソース間電圧ＶDS
を次第に上昇させるものとする。また、第２図で
は説明を簡略化するために、第１図の左半分のみ
を図示し、絶縁層９および各電極は省略する。
まずＶDSが所定のピンチオフ電圧ＶP以下のと
きには、第１、第２のPN接合４，６の各部分
ｂ，ａにおける電界Ｅは第３図の如くＶDSの上昇
に判つて上昇し、またドレイン電流ＩDも第４図
に示す如くＶDSの上昇に伴つて上昇する。
きには、第１、第２のPN接合４，６の各部分
ｂ，ａにおける電界Ｅは第３図の如くＶDSの上昇
に判つて上昇し、またドレイン電流ＩDも第４図
に示す如くＶDSの上昇に伴つて上昇する。
次にＶDSが所定のピンチオフ電圧ＶPに達する
と、第２図Ａに示すように、チヤネル形成層２内
では第１、第２のPN接合からそれぞれ成長した
空乏層（外線部）が接触し、Ｎ型チヤネルが閉じ
られる。このＶP以上の電圧では、第４図に示す
ようにドレイン電流がほぼ飽和し、ＶDSが上昇し
てもドレイン電流の増加は極めて少ない。また空
乏層はＶDSの上昇に伴つてさらに成長してゆく
（第２図Ｂ参照）。
と、第２図Ａに示すように、チヤネル形成層２内
では第１、第２のPN接合からそれぞれ成長した
空乏層（外線部）が接触し、Ｎ型チヤネルが閉じ
られる。このＶP以上の電圧では、第４図に示す
ようにドレイン電流がほぼ飽和し、ＶDSが上昇し
てもドレイン電流の増加は極めて少ない。また空
乏層はＶDSの上昇に伴つてさらに成長してゆく
（第２図Ｂ参照）。
次に、第２のPN接合６のうち最も破壊し易い
部分ａの従来の絶縁破壊電圧BV2より低い上記所
定の電圧V0に達すると、第２図Ｃに示すように
第１のPN接合４から成長した空乏層が上部ゲー
ト領域５とドレイン領域８との間の全域にわたつ
て形成され、半導体基体の一主面（表面）にまで
到達する。このとき第２のPN接合６の部分ａに
おける電界Ｅはほぼ飽和し、これ以上電圧ＶDSを
上げても電界Ｅの上昇は極めて少なくなる（第３
図参照）。またドレイン電流ＩDも、この電圧ＶP2
以上では完全に飽和し、ＶDS−ＩD特性曲線の傾
きもほぼ０となる。したがつてＶDS−ＩD特性曲
線は、ＶPとV0とで折曲する２段折れの形状とな
る（第４図参照）。
部分ａの従来の絶縁破壊電圧BV2より低い上記所
定の電圧V0に達すると、第２図Ｃに示すように
第１のPN接合４から成長した空乏層が上部ゲー
ト領域５とドレイン領域８との間の全域にわたつ
て形成され、半導体基体の一主面（表面）にまで
到達する。このとき第２のPN接合６の部分ａに
おける電界Ｅはほぼ飽和し、これ以上電圧ＶDSを
上げても電界Ｅの上昇は極めて少なくなる（第３
図参照）。またドレイン電流ＩDも、この電圧ＶP2
以上では完全に飽和し、ＶDS−ＩD特性曲線の傾
きもほぼ０となる。したがつてＶDS−ＩD特性曲
線は、ＶPとV0とで折曲する２段折れの形状とな
る（第４図参照）。
ここで第３図において電界Ecritは、PN接合で
絶縁破壊が生ずるときの臨界値を示すものであ
る。上記空乏層化の現象が生じない従来の場合に
は、部分ａの電界は第３図破線の如く上昇し、Ｖ
DSがBV2に達したとき電界が臨界値Ecritとな
り、絶縁破壊が生じるため、このときの電圧BV2
がＪ FETの耐圧とされていたわけである。と
ころが電圧V0でゲート・ドレイン間のチヤネル
形成層２がすべて空乏層化されるため、電圧ＶDS
の上昇に伴なう電界Ｅの上昇は緩慢になり、電圧
BV2でも部分ａの電界はEcritに到達しない。す
なわちドレインン・ソース間電圧ＶDSが従来の耐
圧BV2に達しても、本実施例のＪ FETでは絶縁
破壊が生じない。
絶縁破壊が生ずるときの臨界値を示すものであ
る。上記空乏層化の現象が生じない従来の場合に
は、部分ａの電界は第３図破線の如く上昇し、Ｖ
DSがBV2に達したとき電界が臨界値Ecritとな
り、絶縁破壊が生じるため、このときの電圧BV2
がＪ FETの耐圧とされていたわけである。と
ころが電圧V0でゲート・ドレイン間のチヤネル
形成層２がすべて空乏層化されるため、電圧ＶDS
の上昇に伴なう電界Ｅの上昇は緩慢になり、電圧
BV2でも部分ａの電界はEcritに到達しない。す
なわちドレインン・ソース間電圧ＶDSが従来の耐
圧BV2に達しても、本実施例のＪ FETでは絶縁
破壊が生じない。
さらにドレイン・ソース間電圧ＶDSを上昇させ
ると、第1PN接合４のドレイン領域下部ｂの電界
がEcritとなる電圧にBV1に達したとき上記部分
ｂで絶縁破壊が生じる。したがつて、本実施例の
Ｊ FETの耐圧は、実質的にBV2からBV1にまで
高められたことになり、また絶縁破壊もバルク内
の部分ｂで生じるため、従来の表面での絶縁破壊
に比べ安定である。
ると、第1PN接合４のドレイン領域下部ｂの電界
がEcritとなる電圧にBV1に達したとき上記部分
ｂで絶縁破壊が生じる。したがつて、本実施例の
Ｊ FETの耐圧は、実質的にBV2からBV1にまで
高められたことになり、また絶縁破壊もバルク内
の部分ｂで生じるため、従来の表面での絶縁破壊
に比べ安定である。
なお第４図では、ゲート・ソース間電圧ＶGSが
異なる場合のＶDS−ＩD特性曲線を示しており、
ゲートとチヤンネルとの間の電圧がＶPとなる点
の軌跡は第４図の破線の如くになる。
異なる場合のＶDS−ＩD特性曲線を示しており、
ゲートとチヤンネルとの間の電圧がＶPとなる点
の軌跡は第４図の破線の如くになる。
以上の説明からも明らかなように、本実施例の
Ｊ FETによれば、半導体基体の表面にPN接合
が露出するいわゆるプレーナ構造を有し、製造や
特性の点でメサ型（ベベル構造）のものに比べ有
利である上に、PN接合露出表面での絶縁破壊を
防止することにより容易に高耐圧化が図れ、チヤ
ネル形成層２の不純物濃度が低く出力抵抗が大き
いための飽和度も向上する。また、ドレイン・ソ
ース間電圧ＶDSが上記電圧V0以上の範囲では、
第2PN接合のドレイン側部分ａの電界が従来より
低くなるため、ゲートリーク電流が減少する。さ
らに従来と同一耐圧のＪ FETの場合には、チ
ヤネル形成層２の不純物濃度を高めることがで
き、相互コンダクタンスgmを高めることができ
る。
Ｊ FETによれば、半導体基体の表面にPN接合
が露出するいわゆるプレーナ構造を有し、製造や
特性の点でメサ型（ベベル構造）のものに比べ有
利である上に、PN接合露出表面での絶縁破壊を
防止することにより容易に高耐圧化が図れ、チヤ
ネル形成層２の不純物濃度が低く出力抵抗が大き
いための飽和度も向上する。また、ドレイン・ソ
ース間電圧ＶDSが上記電圧V0以上の範囲では、
第2PN接合のドレイン側部分ａの電界が従来より
低くなるため、ゲートリーク電流が減少する。さ
らに従来と同一耐圧のＪ FETの場合には、チ
ヤネル形成層２の不純物濃度を高めることがで
き、相互コンダクタンスgmを高めることができ
る。
以上の第１の実施例では、半導体基体１の第
1PN接合４を形成するＮ層２、Ｐ層３の不純物濃
度、およびＮ層２の厚みの３条件のみでソース・
ドレイン間の空乏層化を実現させているが、さら
に電極の構造を以下の如く形成することにより、
空乏層化を容易にし、上記条件をより緩やかにす
ることができる。
1PN接合４を形成するＮ層２、Ｐ層３の不純物濃
度、およびＮ層２の厚みの３条件のみでソース・
ドレイン間の空乏層化を実現させているが、さら
に電極の構造を以下の如く形成することにより、
空乏層化を容易にし、上記条件をより緩やかにす
ることができる。
すなわち、第５図は第２の実施例を示し、ゲー
ト電極１１をSiO2絶縁層９上にドレイン電極１
２に向つて所定巾だけはみ出させている。このは
み出し部分では、Ｎ型チヤネル形成層２上に絶縁
層９を介し金属電極１１が配置されたいわゆる
MOS構造となる。したがつて、上記Ｎ層２にゲ
ート電極１１よりも高い電圧が印加されると、電
極１１のはみ出し部分直下のＮ層２表面に上記空
乏層（あるいはＰ型反転層）が形成される。この
ためドレイン・ソース間電圧ＶDSの上昇に応じ
て、第１、第2PN接合部のみならず、電極１１の
はみ出し部分直下のＮ層２表面からも空乏層が成
長してゆき、Ｎ層２のゲート・ドレイン間の空乏
層化がより容易に行なわれる。
ト電極１１をSiO2絶縁層９上にドレイン電極１
２に向つて所定巾だけはみ出させている。このは
み出し部分では、Ｎ型チヤネル形成層２上に絶縁
層９を介し金属電極１１が配置されたいわゆる
MOS構造となる。したがつて、上記Ｎ層２にゲ
ート電極１１よりも高い電圧が印加されると、電
極１１のはみ出し部分直下のＮ層２表面に上記空
乏層（あるいはＰ型反転層）が形成される。この
ためドレイン・ソース間電圧ＶDSの上昇に応じ
て、第１、第2PN接合部のみならず、電極１１の
はみ出し部分直下のＮ層２表面からも空乏層が成
長してゆき、Ｎ層２のゲート・ドレイン間の空乏
層化がより容易に行なわれる。
第６図に示す第３の実施例では、ソース電極１
３を、上部ゲート領域５上を越えてドレイン電極
１２方向にはみ出させている。この場合、上部ゲ
ート領域５は半導体基体１の表面の他の部分で電
極とり出しが行なわれる。もちろんP+の深い拡
散部３′を利用して、下部ゲート層３と接続し、
この下部ゲート層３から共通ゲート電極をとり出
す構成としてもよい。
３を、上部ゲート領域５上を越えてドレイン電極
１２方向にはみ出させている。この場合、上部ゲ
ート領域５は半導体基体１の表面の他の部分で電
極とり出しが行なわれる。もちろんP+の深い拡
散部３′を利用して、下部ゲート層３と接続し、
この下部ゲート層３から共通ゲート電極をとり出
す構成としてもよい。
この第３の実施例は、上記第２の実施例の作用
のみならず、上部ゲート領域５の第2PN接合６の
表面終端部上に絶縁層９を介して金属電極１３が
配置されるため、外部イオンの害が防げ、ゲート
リーク電流が減少する。
のみならず、上部ゲート領域５の第2PN接合６の
表面終端部上に絶縁層９を介して金属電極１３が
配置されるため、外部イオンの害が防げ、ゲート
リーク電流が減少する。
なおこれら第２、第３の実施例の他の構成およ
び作用は上記第１の実施例と同様であるため、同
一の部分には同一の参照番号を付し、説明を省略
する。
び作用は上記第１の実施例と同様であるため、同
一の部分には同一の参照番号を付し、説明を省略
する。
次に第７図を参照しながら本発明に係る第４の
実施例について説明する。この第４の実施例で
は、Ｎ型のチヤネル形成層２の表面に臨んで、上
部ゲート領域５とドレイン領域８との間にP+の
フローテイングゲート領域１４を形成している。
他の構成は上記第１の実施例と同様であるため、
同一の部分に同一の番号を付し説明を省略する。
実施例について説明する。この第４の実施例で
は、Ｎ型のチヤネル形成層２の表面に臨んで、上
部ゲート領域５とドレイン領域８との間にP+の
フローテイングゲート領域１４を形成している。
他の構成は上記第１の実施例と同様であるため、
同一の部分に同一の番号を付し説明を省略する。
この第４の実施例において、第１のPN接合４
から成長する空乏層が上記フローテイングゲート
領域１４に達する電圧V0′は、 V0′≒ｑ／２ε・χ２ ｇ・N2・（１＋Ｎ２／Ｎ３）
…… ただし χｇ：第1PN接合からフローテイングゲート領域
までの距離 N2：チヤネル形成層２の不純物濃度 N3：下部ゲート領域３の不純物濃度 である。またフローテイングゲート領域１４を上
部ゲート領域５と同時に形成すると、そのPN接
合の絶縁破壊電圧は第2PN接合６の絶縁破壊電圧
BV2に等しいから、このフローテイングゲート領
域１４で絶縁破壊が生じるようなソース・ドレイ
ン間電圧BV3は、 BV3＝BV2＋V0′ …… となる。したがつて、第１の実施例における条件
式は、 Vo′＜BV2 …… Vo＜BV2＋V0′ …… となり、条件が緩和される。すなわち、チヤネル
形成層２の不純物濃度および厚さχが同一の場合
には、第１の実施例に比べて空乏層化のための電
圧V0が高くまでとれるため、下部ゲート層３の
抵抗を高くでき、N+−Ｎ−Ｐ構造の耐圧をさら
に高くとれることになる。この場合、フローテイ
ングゲート領域１４とドレイン領域８との距離は
充分大きくとる必要がある。
から成長する空乏層が上記フローテイングゲート
領域１４に達する電圧V0′は、 V0′≒ｑ／２ε・χ２ ｇ・N2・（１＋Ｎ２／Ｎ３）
…… ただし χｇ：第1PN接合からフローテイングゲート領域
までの距離 N2：チヤネル形成層２の不純物濃度 N3：下部ゲート領域３の不純物濃度 である。またフローテイングゲート領域１４を上
部ゲート領域５と同時に形成すると、そのPN接
合の絶縁破壊電圧は第2PN接合６の絶縁破壊電圧
BV2に等しいから、このフローテイングゲート領
域１４で絶縁破壊が生じるようなソース・ドレイ
ン間電圧BV3は、 BV3＝BV2＋V0′ …… となる。したがつて、第１の実施例における条件
式は、 Vo′＜BV2 …… Vo＜BV2＋V0′ …… となり、条件が緩和される。すなわち、チヤネル
形成層２の不純物濃度および厚さχが同一の場合
には、第１の実施例に比べて空乏層化のための電
圧V0が高くまでとれるため、下部ゲート層３の
抵抗を高くでき、N+−Ｎ−Ｐ構造の耐圧をさら
に高くとれることになる。この場合、フローテイ
ングゲート領域１４とドレイン領域８との距離は
充分大きくとる必要がある。
なお、上記条件を満足しない場合には、Ｊ
FETの耐圧は、BV2＋V0′となる。この場合で
も、フローテイングゲート領域１４が無いＪ
FETの耐圧よりも高く、フローテイングゲート
の効果は出ている。
FETの耐圧は、BV2＋V0′となる。この場合で
も、フローテイングゲート領域１４が無いＪ
FETの耐圧よりも高く、フローテイングゲート
の効果は出ている。
次に第８図は第５の実施例を示し、上記第４の
実施例のフローテイングゲート領域１４の上部ゲ
ート領域５側にN+拡散領域１５を形成したもの
である。この第５の実施例では、チヤネル形成領
域２と同一導電型でそれより高不純物濃度のN+
拡散領域１５により、フローテイングゲート領域
１４の電位として、この領域１５の位置により決
定されるチヤネル電位が与えられ、本発明の効果
をより安定なものにすることができる。この第５
の実施例の他の構成は、上記第４の実施例と同様
である。
実施例のフローテイングゲート領域１４の上部ゲ
ート領域５側にN+拡散領域１５を形成したもの
である。この第５の実施例では、チヤネル形成領
域２と同一導電型でそれより高不純物濃度のN+
拡散領域１５により、フローテイングゲート領域
１４の電位として、この領域１５の位置により決
定されるチヤネル電位が与えられ、本発明の効果
をより安定なものにすることができる。この第５
の実施例の他の構成は、上記第４の実施例と同様
である。
ところでこれら第４および第５の実施例の構造
は、通常のガードリング構造に似ているが、ガー
ドリングの場合には、空乏層は横方向に成長して
フローテイングゲート等の接合部に達するのに対
し、これら第４および第５の実施例では、第1PN
接合４から縦方向に成長する空乏層がフローテイ
ングゲート領域１４に達する点で異なつている。
またガードリング構造では、接合部間隔の精度を
要求されるのに対し、これらの第４および第５の
実施例では上部ゲート領域５から成長する空乏層
がフローテイングゲート領域１４に達しない程度
以上の間隔であればよく、拡散精度上有利であ
る。
は、通常のガードリング構造に似ているが、ガー
ドリングの場合には、空乏層は横方向に成長して
フローテイングゲート等の接合部に達するのに対
し、これら第４および第５の実施例では、第1PN
接合４から縦方向に成長する空乏層がフローテイ
ングゲート領域１４に達する点で異なつている。
またガードリング構造では、接合部間隔の精度を
要求されるのに対し、これらの第４および第５の
実施例では上部ゲート領域５から成長する空乏層
がフローテイングゲート領域１４に達しない程度
以上の間隔であればよく、拡散精度上有利であ
る。
なお、本発明は上記第１ないし第５の実施例の
みに限定されるものではなく、たとえば集積回路
等に適用することもできる。またチヤネル形成
層、下部ゲート層、および上部ゲート層の導電型
も上記と逆にできることは勿論である。
みに限定されるものではなく、たとえば集積回路
等に適用することもできる。またチヤネル形成
層、下部ゲート層、および上部ゲート層の導電型
も上記と逆にできることは勿論である。
第１図ないし第４図は本発明に係る第１の実施
例を示し、第１図は構成を示す断面図、第２図Ａ
〜Ｃは空乏層の成長状態を示す断面図、第３図は
第１、第２のPN接合の部分ａ，ｂにおける電界
を示すグラフ、第４図はＶDS−ＩD特性を示すグ
ラフ、第５図は第２の実施例を示す断面図、第６
図は第３の実施例を示す断面図、第７図は第４の
実施例を示す断面図、第８図は第５の実施例を示
す断面図である。 １……半導体基体、２……チヤネル形成層、３
……下部ゲート層、４……第1PN接合、５……上
部ゲート層、６……第2PN接合、７……ソース領
域、８……ドレイン領域。
例を示し、第１図は構成を示す断面図、第２図Ａ
〜Ｃは空乏層の成長状態を示す断面図、第３図は
第１、第２のPN接合の部分ａ，ｂにおける電界
を示すグラフ、第４図はＶDS−ＩD特性を示すグ
ラフ、第５図は第２の実施例を示す断面図、第６
図は第３の実施例を示す断面図、第７図は第４の
実施例を示す断面図、第８図は第５の実施例を示
す断面図である。 １……半導体基体、２……チヤネル形成層、３
……下部ゲート層、４……第1PN接合、５……上
部ゲート層、６……第2PN接合、７……ソース領
域、８……ドレイン領域。
Claims (1)
- １ 半導体基体の一主面に臨む第１導電型のチヤ
ンネル形成層と反対導電型の下部ゲート層との間
に形成される第１のPN接合と、上記主面に臨む
反対導電型の上部ゲート領域と上記チヤンネル形
成層との間に形成される第２のPN接合と、上記
主面上に形成されるソースおよびドレイン電極と
を有し、上記第２のPN接合の絶縁破壊電圧より
低い逆方向印加電圧で、上記チヤンネル形成層の
ドレイン・ゲート間の全域が空乏層化されるチヤ
ンネル形成層の不純物濃度と厚み及び下部ゲート
層の不純物濃度を有することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14215876A JPS5367371A (en) | 1976-11-29 | 1976-11-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14215876A JPS5367371A (en) | 1976-11-29 | 1976-11-29 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5367371A JPS5367371A (en) | 1978-06-15 |
| JPS626352B2 true JPS626352B2 (ja) | 1987-02-10 |
Family
ID=15308702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14215876A Granted JPS5367371A (en) | 1976-11-29 | 1976-11-29 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5367371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106328U (ja) * | 1989-02-10 | 1990-08-23 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0115184Y2 (ja) * | 1980-06-06 | 1989-05-08 | ||
| JPS5764976A (en) * | 1980-10-07 | 1982-04-20 | Sanyo Electric Co Ltd | Junction type field effect transistor |
| JPS584978A (ja) * | 1981-07-01 | 1983-01-12 | Mitsubishi Electric Corp | 横形接合形電界効果トランジスタ |
| US7994548B2 (en) * | 2008-05-08 | 2011-08-09 | Semisouth Laboratories, Inc. | Semiconductor devices with non-punch-through semiconductor channels having enhanced conduction and methods of making |
| JP6269085B2 (ja) * | 2014-01-16 | 2018-01-31 | 富士電機株式会社 | 接合型電界効果トランジスタ |
-
1976
- 1976-11-29 JP JP14215876A patent/JPS5367371A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106328U (ja) * | 1989-02-10 | 1990-08-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5367371A (en) | 1978-06-15 |
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