JPS6123669B2 - - Google Patents
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- JPS6123669B2 JPS6123669B2 JP51031932A JP3193276A JPS6123669B2 JP S6123669 B2 JPS6123669 B2 JP S6123669B2 JP 51031932 A JP51031932 A JP 51031932A JP 3193276 A JP3193276 A JP 3193276A JP S6123669 B2 JPS6123669 B2 JP S6123669B2
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- conductivity type
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- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
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Description
【発明の詳細な説明】
本発明は半導体装置に関する。MOSICの高密
度集積化及び高動作速度への傾向は必然的にIC
を構成する個々のトランジスタの小形化を指向す
る。MOSトランジスタにおいてはソース及びド
レイン領域間のいわゆるチヤンネル長を短くする
ことはトランジスタ全体の規模を縮少しゲート部
分の容量を減少させ素子の動作速度の増大につな
がり望ましい。しかし、いわゆる短チヤンネル効
果という困難を招く。即ち、例えば第１図に示す
MOSトランジスタにおいて第１図ａのように、
ソース領域１とドレイン領域２の間のチヤンネル
長Ｌがソース及びドレイン部の拡散深さXjや空
乏層の巾に比べて充分に大きい場合はチヤンネル
内の等電位線は図示の如くほぼ平行線となつて素
子の動作はＬやxjに依存せず安定しているが、Ｌ
が５μ程度以下となつてソース１及びドレイン２
部の拡散深さや空乏層の巾と同程度の大きさとな
つてくると、ｂ図のように空乏層内の等電位線は
ゆがめられてその分布はソース３及びドレイン４
部の拡散深さや空乏層の巾に依存するようにな
る。この為ゲート電極Ｇに印加してソース電極Ｓ
とドレイン電極Ｄの間に導通をおこす為のしきい
値電圧VthはＬの減少と共に減少し、又Ｌの値の
微小なバラツキがVthの大きなバラツキを招くこ
ととなる。さらにソース３及びドレイン４部の拡
散深さやＤに印加するドレイン電圧に依存するこ
ととなり、又ソース・ドレイン間のパンチ・スル
ーを起こしやすくなる。この困難を軽減するた
め、xjの小さいMOSトランジスタを作ること
は、熱処理や突き抜け等の製造技術上の難点や、
表面付近でのｐ−ｎ接合のブレイク・ダウン電圧
の低下・ソースドレイン拡散部のシート抵抗の増
大等の他の問題点を発生させることとなる。
度集積化及び高動作速度への傾向は必然的にIC
を構成する個々のトランジスタの小形化を指向す
る。MOSトランジスタにおいてはソース及びド
レイン領域間のいわゆるチヤンネル長を短くする
ことはトランジスタ全体の規模を縮少しゲート部
分の容量を減少させ素子の動作速度の増大につな
がり望ましい。しかし、いわゆる短チヤンネル効
果という困難を招く。即ち、例えば第１図に示す
MOSトランジスタにおいて第１図ａのように、
ソース領域１とドレイン領域２の間のチヤンネル
長Ｌがソース及びドレイン部の拡散深さXjや空
乏層の巾に比べて充分に大きい場合はチヤンネル
内の等電位線は図示の如くほぼ平行線となつて素
子の動作はＬやxjに依存せず安定しているが、Ｌ
が５μ程度以下となつてソース１及びドレイン２
部の拡散深さや空乏層の巾と同程度の大きさとな
つてくると、ｂ図のように空乏層内の等電位線は
ゆがめられてその分布はソース３及びドレイン４
部の拡散深さや空乏層の巾に依存するようにな
る。この為ゲート電極Ｇに印加してソース電極Ｓ
とドレイン電極Ｄの間に導通をおこす為のしきい
値電圧VthはＬの減少と共に減少し、又Ｌの値の
微小なバラツキがVthの大きなバラツキを招くこ
ととなる。さらにソース３及びドレイン４部の拡
散深さやＤに印加するドレイン電圧に依存するこ
ととなり、又ソース・ドレイン間のパンチ・スル
ーを起こしやすくなる。この困難を軽減するた
め、xjの小さいMOSトランジスタを作ること
は、熱処理や突き抜け等の製造技術上の難点や、
表面付近でのｐ−ｎ接合のブレイク・ダウン電圧
の低下・ソースドレイン拡散部のシート抵抗の増
大等の他の問題点を発生させることとなる。
このような不安定性や困難は集積度のより高い
ICを製造する上で大きな障害となつている。
ICを製造する上で大きな障害となつている。
本発明は、上記短チヤンネル効果等に起因する
困難を防止してその性能を向上することにより、
ICのより高密化・高集積化につながりうる半導
体装置を提供しようとするものである。
困難を防止してその性能を向上することにより、
ICのより高密化・高集積化につながりうる半導
体装置を提供しようとするものである。
以下、本発明を一実施例により図面を用いなが
ら説明する。本発明によるMOSトランジスタの
構造を第２図に示す。表面に深さｄなるp-型半
導体の層１１，１２をつけたｐ型基板５の表面に
巾約２μ深さｄ約1.2μの凹型の溝６が形成さ
れ、この上をおおうように半導体表面に誘電体層
９が形成され、さらにその上にポリ・シリコンよ
りなるゲート電極１０が形成されている。又この
溝の左右にはｎ型不純物が例えば拡散され深さ
xsjのソース拡散域７及びxdjのドレイン拡散域８
が xsj，xdj＜ｄ となるように例えば深さ約0.5μにそれぞれ形成
されている。また通常の配線技術でその上にソー
ス電極及びドレイン電極がそれぞれ形成されてい
る。凹部はエツチングによつて形成してもよい
し、逆に凹部以外に選択エピタキシヤル成長を行
つてもよい。
ら説明する。本発明によるMOSトランジスタの
構造を第２図に示す。表面に深さｄなるp-型半
導体の層１１，１２をつけたｐ型基板５の表面に
巾約２μ深さｄ約1.2μの凹型の溝６が形成さ
れ、この上をおおうように半導体表面に誘電体層
９が形成され、さらにその上にポリ・シリコンよ
りなるゲート電極１０が形成されている。又この
溝の左右にはｎ型不純物が例えば拡散され深さ
xsjのソース拡散域７及びxdjのドレイン拡散域８
が xsj，xdj＜ｄ となるように例えば深さ約0.5μにそれぞれ形成
されている。また通常の配線技術でその上にソー
ス電極及びドレイン電極がそれぞれ形成されてい
る。凹部はエツチングによつて形成してもよい
し、逆に凹部以外に選択エピタキシヤル成長を行
つてもよい。
このような構造のMOSトランジスタ動作時の
空乏層は、ソース及びドレイン拡散部分（７及び
８）とp-型半導体層、１１及び１２の界面から
伸び空乏層がチヤネル部分２６の等電位線分布を
乱すことが少くなり、短チヤネル効果の防止に効
果あることがわかる。さらにドレイン電圧の変化
に対するドレイン部分の空乏層の厚さの変化分
は、p-型半導体層を挾まない場合に比べて小さ
くなる為Vthのドレイン電圧依存性（短チヤネル
効果の一つ）の防止にも効果あることがわかる。
第２図の構造はチヤネルが溝を囲む為、チヤネル
長Ｌが長くなるように見えるが実際はそうでな
い。半導体−誘電体の界面に反転層を形成する為
にゲートに印加すべきしきい値電圧は、ｐ型基板
部分に比べてp-型半導体層の方がはるかに小さ
い。従つて溝の直下のｐ型部分に反転層が形成さ
れるゲート電圧に対してはp-型半導体層１１及
び１２部分は充分に反転層が形成されている。こ
の為ゲート電圧により電流を制御すべき有効チヤ
ンネル部分はｐ型基板表面のみに限られる。ま
た、このように実効チヤネル領域は上記凹部底面
とされる如く構成されるので角部による閾値変動
が防止される。
空乏層は、ソース及びドレイン拡散部分（７及び
８）とp-型半導体層、１１及び１２の界面から
伸び空乏層がチヤネル部分２６の等電位線分布を
乱すことが少くなり、短チヤネル効果の防止に効
果あることがわかる。さらにドレイン電圧の変化
に対するドレイン部分の空乏層の厚さの変化分
は、p-型半導体層を挾まない場合に比べて小さ
くなる為Vthのドレイン電圧依存性（短チヤネル
効果の一つ）の防止にも効果あることがわかる。
第２図の構造はチヤネルが溝を囲む為、チヤネル
長Ｌが長くなるように見えるが実際はそうでな
い。半導体−誘電体の界面に反転層を形成する為
にゲートに印加すべきしきい値電圧は、ｐ型基板
部分に比べてp-型半導体層の方がはるかに小さ
い。従つて溝の直下のｐ型部分に反転層が形成さ
れるゲート電圧に対してはp-型半導体層１１及
び１２部分は充分に反転層が形成されている。こ
の為ゲート電圧により電流を制御すべき有効チヤ
ンネル部分はｐ型基板表面のみに限られる。ま
た、このように実効チヤネル領域は上記凹部底面
とされる如く構成されるので角部による閾値変動
が防止される。
ソース及びドレイン部分とｐ型基板との間に
p-型半導体層１１及び１２を挾むことの他の利
点はｎ型ソース及びドレイン部分とｐ型基板間の
ｐ―ｎ接合のブレイク・ダウン電圧を高めること
にも効果があることである。特に拡散部分の厚さ
xsj及びxdjを小さくした時のブレイク・ダウン電
圧の低下が問題となるが、本発明によれば回避で
きる。これと関連して、本発明によるとｐ―ｎ接
合のブレイク・ダウン電圧の低下を招くことなく
ｐ型基板の不純物濃度を高めることが可能であ
る。これは空乏層の巾の減少につながりトランジ
スタ素子全体を短チヤネル効果を招くことなくよ
り小型化できる事を示す。
p-型半導体層１１及び１２を挾むことの他の利
点はｎ型ソース及びドレイン部分とｐ型基板間の
ｐ―ｎ接合のブレイク・ダウン電圧を高めること
にも効果があることである。特に拡散部分の厚さ
xsj及びxdjを小さくした時のブレイク・ダウン電
圧の低下が問題となるが、本発明によれば回避で
きる。これと関連して、本発明によるとｐ―ｎ接
合のブレイク・ダウン電圧の低下を招くことなく
ｐ型基板の不純物濃度を高めることが可能であ
る。これは空乏層の巾の減少につながりトランジ
スタ素子全体を短チヤネル効果を招くことなくよ
り小型化できる事を示す。
本発明の他の効果は、ソース及びドレイン部分
とｐ型基板との間にp-型半導体層を挾むことに
より、ｐ―ｎ接合による容量が減少することであ
る。これによりIC全体の高速化にも効果があ
る。
とｐ型基板との間にp-型半導体層を挾むことに
より、ｐ―ｎ接合による容量が減少することであ
る。これによりIC全体の高速化にも効果があ
る。
なお、本発明は上記した実施例のみに限られる
ものでない。以上の実施例ではｎチヤンネル
MOSトランジスタについて記したが、第３図の
如くｐチヤンネルMOSトンジスタについてもま
つたく同様であり、更に、実施例ではxsj＝xdjの
場合を記したが、第４図の様にxsj≠xdjの場合に
も効果がある。
ものでない。以上の実施例ではｎチヤンネル
MOSトランジスタについて記したが、第３図の
如くｐチヤンネルMOSトンジスタについてもま
つたく同様であり、更に、実施例ではxsj＝xdjの
場合を記したが、第４図の様にxsj≠xdjの場合に
も効果がある。
第１図ａは、従来のMOSトランジスタの断面
図及び等電位線分布の概念図、ｂは短チヤンネル
MOSトランジスタの断面図及び等電位線分布の
概念図、第２図は本発明によるMOSトランジス
タの断面図、第３図、第４図は、本発明の他の実
施例を示す断面図である。図において、 １１，１２…p-型半導体層。
図及び等電位線分布の概念図、ｂは短チヤンネル
MOSトランジスタの断面図及び等電位線分布の
概念図、第２図は本発明によるMOSトランジス
タの断面図、第３図、第４図は、本発明の他の実
施例を示す断面図である。図において、 １１，１２…p-型半導体層。
Claims (1)
- １ 一導電型半導体基板表面に設けられた基板と
同導電型の高抵抗半導体層と、この高抵抗半導体
層表面に設けられた一対の逆導電型領域と、この
一対の逆導電型領域間のチヤンネル領域に設けら
れた凹部と、凹部の表面に絶縁膜を介して設けら
れたゲート電極とを備え、凹部の底面を前記基板
と高抵抗半導体層との界面を含む面と同一平面に
形成した半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193276A JPS52115663A (en) | 1976-03-25 | 1976-03-25 | Semiconductor device |
| US05/955,879 US4243997A (en) | 1976-03-25 | 1978-10-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193276A JPS52115663A (en) | 1976-03-25 | 1976-03-25 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52115663A JPS52115663A (en) | 1977-09-28 |
| JPS6123669B2 true JPS6123669B2 (ja) | 1986-06-06 |
Family
ID=12344733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193276A Granted JPS52115663A (en) | 1976-03-25 | 1976-03-25 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS52115663A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5491069A (en) * | 1977-12-28 | 1979-07-19 | Nec Corp | Mos field effect transistor |
| JPS54111444U (ja) * | 1978-01-24 | 1979-08-06 | ||
| JPS5499573A (en) * | 1978-01-24 | 1979-08-06 | Pioneer Electronic Corp | Field effect transistor |
| JPS54113858U (ja) * | 1978-01-24 | 1979-08-10 | ||
| JPS61104671A (ja) * | 1984-10-29 | 1986-05-22 | Sharp Corp | 電界効果トランジスタ |
| JPH0294477A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP5189771B2 (ja) * | 2007-02-01 | 2013-04-24 | ローム株式会社 | ＧａＮ系半導体素子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4973982A (ja) * | 1972-11-16 | 1974-07-17 | ||
| JPS508483A (ja) * | 1973-05-21 | 1975-01-28 |
-
1976
- 1976-03-25 JP JP3193276A patent/JPS52115663A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4973982A (ja) * | 1972-11-16 | 1974-07-17 | ||
| JPS508483A (ja) * | 1973-05-21 | 1975-01-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52115663A (en) | 1977-09-28 |
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