JP2608976B2 - 半導体装置 - Google Patents
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- 229910052710 silicon Inorganic materials 0.000 claims description 16
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- 238000010586 diagram Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置に関し、特に高耐圧横型MOS（酸
化金属半導体）電界効果トランジスタに関するものであ
る。
化金属半導体）電界効果トランジスタに関するものであ
る。
従来の技術 以下、従来の高耐圧横型MOS電界効果トランジスタ
（以下、LMOSと略す）について説明する。
（以下、LMOSと略す）について説明する。
第４図Ａは従来のLMOSのマスク図面、同図Ｂはその断
面図である。
面図である。
高濃度のドレイン領域１は延長ドレイン領域２内に形
成され、さらに同様に延長ドレイン領域２に包含され
た、シリコン基板と同一導電型の領域３（以下、PT領域
と称す）に回りを取り囲まれるように形成されている。
延長ドレイン領域２とシリコン基板４とのシリコン基板
表面部における接合部のシリコン基板４側にはチャネル
部５が形成され、チャネル部５上にはゲート酸化膜６お
よびゲート電極５となるポリシリコン７が並設されてい
る。チャネル部５の横には、延長ドレイン領域２に相対
して基板４と逆導電型のソース領域８が形成されてお
り、またソース領域８を取り囲むようにして高濃度の基
板４と同一導電型のチャネルストッパ９が形成されてい
る。さらにチャネルの基板バイアス効果を抑制するた
め、ソース領域８に隣接して同一導電型の高濃度領域10
を設け、ソース領域８と同様にソース電極11と電気的に
接続されている。またPT領域３は、延長ドレイン領域２
の部分的な表面に、PT領域３とシリコン基板４を結ぶ同
一導電型層12（以下、FI領域と称す）を設けている。
成され、さらに同様に延長ドレイン領域２に包含され
た、シリコン基板と同一導電型の領域３（以下、PT領域
と称す）に回りを取り囲まれるように形成されている。
延長ドレイン領域２とシリコン基板４とのシリコン基板
表面部における接合部のシリコン基板４側にはチャネル
部５が形成され、チャネル部５上にはゲート酸化膜６お
よびゲート電極５となるポリシリコン７が並設されてい
る。チャネル部５の横には、延長ドレイン領域２に相対
して基板４と逆導電型のソース領域８が形成されてお
り、またソース領域８を取り囲むようにして高濃度の基
板４と同一導電型のチャネルストッパ９が形成されてい
る。さらにチャネルの基板バイアス効果を抑制するた
め、ソース領域８に隣接して同一導電型の高濃度領域10
を設け、ソース領域８と同様にソース電極11と電気的に
接続されている。またPT領域３は、延長ドレイン領域２
の部分的な表面に、PT領域３とシリコン基板４を結ぶ同
一導電型層12（以下、FI領域と称す）を設けている。
発明が解決しようとする課題 このような従来のLMOSにおいては、延長ドレイン領域
２の表面全域にわたってPT領域３が矩形状に形成されて
いる。したがって電流の流れる領域は、延長ドレイン領
域２の深さとPT領域３の深さの差が幅となり、さらにシ
リコン基板４の表面から深いため、延長ドレイン領域２
の濃度の薄い領域である。また、このPT領域３下の延長
ドレイン領域２の抵抗成分が、全オン抵抗の大部分を占
めているため、ゲートがオン時のドレイン電極1A−ソー
ス電極11間の損失（以下、オン抵抗と称す）が大きくな
るという欠点があった。
２の表面全域にわたってPT領域３が矩形状に形成されて
いる。したがって電流の流れる領域は、延長ドレイン領
域２の深さとPT領域３の深さの差が幅となり、さらにシ
リコン基板４の表面から深いため、延長ドレイン領域２
の濃度の薄い領域である。また、このPT領域３下の延長
ドレイン領域２の抵抗成分が、全オン抵抗の大部分を占
めているため、ゲートがオン時のドレイン電極1A−ソー
ス電極11間の損失（以下、オン抵抗と称す）が大きくな
るという欠点があった。
課題を解決するための手段 本発明は、このような従来の欠点を解消するものであ
り、一導電型のシリコン基板上に逆導電型の延長ドレイ
ン領域を設け、この延長ドレイン領域内に高濃度ドレイ
ン領域を設け、この高濃度ドレイン領域からチャネル領
域方向のシリコン基板表面に、シリコン基板と同一導電
型のくし形状同一導電型領域を設け、このくし形状同一
導電型領域の長い部分が、上記チャネル方向に対し垂直
な方向に間隔を置いて形成された半導体装置である。さ
らに間隔を置き形成された同一導電型領域の長い部分が
電気的に接続されるものである。
り、一導電型のシリコン基板上に逆導電型の延長ドレイ
ン領域を設け、この延長ドレイン領域内に高濃度ドレイ
ン領域を設け、この高濃度ドレイン領域からチャネル領
域方向のシリコン基板表面に、シリコン基板と同一導電
型のくし形状同一導電型領域を設け、このくし形状同一
導電型領域の長い部分が、上記チャネル方向に対し垂直
な方向に間隔を置いて形成された半導体装置である。さ
らに間隔を置き形成された同一導電型領域の長い部分が
電気的に接続されるものである。
作用 このような本発明の構造によれば同様のプロセスで、
同様の耐圧品でのオン抵抗の低減が可能であり、大幅な
コストダウンを図ることができる。
同様の耐圧品でのオン抵抗の低減が可能であり、大幅な
コストダウンを図ることができる。
実 施 例 以下に図面を参照して、本発明の一実施例におけるLM
OSの構造を説明する。第１は本発明の一実施例における
LMOSのマスク図面、同図Ｂは第１図ＡのＡ−Ａ′線断面
図、同図Ｃは第１図ＡのＢ−Ｂ′線断面図、同図Ｄは第
１図ＡのＣ−Ｃ′線におけるゲートオフ時の空乏層の分
布図、第２図は同LMOSのオン抵抗の等価回路図を示して
いる。第１図において、１は高濃度のドレイン領域、２
はたとえばＮ型の延長ドレイン領域、３は平面的にみる
とくし形状のPT領域、４はたとえばＰ型のシリコン基
板、５はチャネル部、６はゲート酸化膜、７はポリシリ
コン、８はソース領域、９はチャネルストッパ、10はシ
リコン基板と同一導電型の高濃度領域、11はソース電
極、12はFI領域を示している。
OSの構造を説明する。第１は本発明の一実施例における
LMOSのマスク図面、同図Ｂは第１図ＡのＡ−Ａ′線断面
図、同図Ｃは第１図ＡのＢ−Ｂ′線断面図、同図Ｄは第
１図ＡのＣ−Ｃ′線におけるゲートオフ時の空乏層の分
布図、第２図は同LMOSのオン抵抗の等価回路図を示して
いる。第１図において、１は高濃度のドレイン領域、２
はたとえばＮ型の延長ドレイン領域、３は平面的にみる
とくし形状のPT領域、４はたとえばＰ型のシリコン基
板、５はチャネル部、６はゲート酸化膜、７はポリシリ
コン、８はソース領域、９はチャネルストッパ、10はシ
リコン基板と同一導電型の高濃度領域、11はソース電
極、12はFI領域を示している。
本実施例のLMOSは、第４図と比較してみると明らかな
ようにPT領域３がくし形となっていて、その長さが部分
的に短くなっている。この短い部分を3A、長い部分を3B
としてこのため、第１図Ｃに示す断面では、電流の流れ
る延長ドレイン領域２の幅が広くなり、またシリコン基
板４表面の高濃度部も電流の流れる領域となるため、オ
ン抵抗は低減する。すなわち第２図に示すように本実施
例のLMOSは、短いPT領域3Aによる小さい抵抗22と、従来
と同じ長さの長いPT領域3Bによる大きい抵抗21が並列に
接続されていることになる。一方、従来は、第４図に示
すように大きい抵抗24が並列に接続された形となってい
る。このため結果的に、第２図のオン抵抗が第４図のオ
ン抵抗より低減される。
ようにPT領域３がくし形となっていて、その長さが部分
的に短くなっている。この短い部分を3A、長い部分を3B
としてこのため、第１図Ｃに示す断面では、電流の流れ
る延長ドレイン領域２の幅が広くなり、またシリコン基
板４表面の高濃度部も電流の流れる領域となるため、オ
ン抵抗は低減する。すなわち第２図に示すように本実施
例のLMOSは、短いPT領域3Aによる小さい抵抗22と、従来
と同じ長さの長いPT領域3Bによる大きい抵抗21が並列に
接続されていることになる。一方、従来は、第４図に示
すように大きい抵抗24が並列に接続された形となってい
る。このため結果的に、第２図のオン抵抗が第４図のオ
ン抵抗より低減される。
ここで重要なことは耐圧の低減をなくすることであ
る。そこで、本実施例のLMOSにおける長いPT領域3Bの間
隔は、第１図Ｄに示すように、ゲートオフ時に、延長ド
レイン領域２内に空乏層30が閉じ込められるような間隔
でなければならない。また、それぞれの長いPT領域3Bは
ソース領域８およびシリコン基板４と電気的に接続され
るように、短いPT領域3Aを設けそれぞれの長いPT領域3B
を電気的に接続している。
る。そこで、本実施例のLMOSにおける長いPT領域3Bの間
隔は、第１図Ｄに示すように、ゲートオフ時に、延長ド
レイン領域２内に空乏層30が閉じ込められるような間隔
でなければならない。また、それぞれの長いPT領域3Bは
ソース領域８およびシリコン基板４と電気的に接続され
るように、短いPT領域3Aを設けそれぞれの長いPT領域3B
を電気的に接続している。
第３図は従来品と本発明品の、同じチップサイズにお
けるオン抵抗の比較を行ったものである。本発明品のオ
ン抵抗は従来品と比較すると、約70％に低減している。
けるオン抵抗の比較を行ったものである。本発明品のオ
ン抵抗は従来品と比較すると、約70％に低減している。
発明の効果 以上のように本発明によれば、同じプロセスでデバイ
スのチップシュリンクによるコストダウンが可能であ
る。
スのチップシュリンクによるコストダウンが可能であ
る。
第１図Ａは本発明の一実施例におけるLMOSの平面図、第
１図Ｂは第１図ＡのＡ−Ａ′線断面図、第１図Ｃは第１
図ＡのＢ−Ｂ′線断面図、第１図Ｄは第１図ＡのＣ−
Ｃ′線におけるゲートオフ時の空乏層の分布図、第２図
はLMOSのオン抵抗の等価回路図、第３図は従来品と本発
明品のオン抵抗の比較図、第４図Ａは従来のLMOSの平面
図、第４図Ｂは第４図ＡのＤ−Ｄ′断面図、第５図は従
来のLMOSのオン抵抗の等価回路図である。 １……高濃度のドレイン領域、２……延長ドレイン領
域、３……PT領域、４……シリコン基板、５……チャネ
ル部、６……ゲート酸化膜、７……ゲートポリシリコン
電極、８……ソース領域、９……チャネルストッパ、10
……同一導電型の高濃度領域、11……ソース電極、12…
…FI領域、30……空乏層。
１図Ｂは第１図ＡのＡ−Ａ′線断面図、第１図Ｃは第１
図ＡのＢ−Ｂ′線断面図、第１図Ｄは第１図ＡのＣ−
Ｃ′線におけるゲートオフ時の空乏層の分布図、第２図
はLMOSのオン抵抗の等価回路図、第３図は従来品と本発
明品のオン抵抗の比較図、第４図Ａは従来のLMOSの平面
図、第４図Ｂは第４図ＡのＤ−Ｄ′断面図、第５図は従
来のLMOSのオン抵抗の等価回路図である。 １……高濃度のドレイン領域、２……延長ドレイン領
域、３……PT領域、４……シリコン基板、５……チャネ
ル部、６……ゲート酸化膜、７……ゲートポリシリコン
電極、８……ソース領域、９……チャネルストッパ、10
……同一導電型の高濃度領域、11……ソース電極、12…
…FI領域、30……空乏層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 進藤 裕之 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (72)発明者 宇野 利彦 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (72)発明者 川崎 英夫 大阪府門真市大字門真1006番地 松下電 子工業株式会社内
Claims (2)
- 【請求項１】一導電型のシリコン基板に逆導電型の延長
ドレイン領域を設け、前記延長ドレイン領域内に高濃度
ドレイン領域と、前記高濃度ドレイン領域からチャネル
領域方向に対して伸びた２以上の互いに電気的に接続さ
れた長い部分からなるシリコン基板と同一導電型領域と
を設けた半導体装置。 - 【請求項２】長い部分が高濃度ドレイン領域からチャン
ネル領域方向に対して垂直方向に間隔を置いて形成され
た請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225787A JP2608976B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225787A JP2608976B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107870A JPH04107870A (ja) | 1992-04-09 |
| JP2608976B2 true JP2608976B2 (ja) | 1997-05-14 |
Family
ID=16834773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225787A Expired - Fee Related JP2608976B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2608976B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534829B2 (en) | 1998-06-25 | 2003-03-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP3059423B2 (ja) | 1998-10-19 | 2000-07-04 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| US6894349B2 (en) | 2001-06-08 | 2005-05-17 | Intersil Americas Inc. | Lateral DMOS structure with lateral extension structure for reduced charge trapping in gate oxide |
| JP2008294458A (ja) * | 2008-07-10 | 2008-12-04 | Mitsubishi Electric Corp | 高耐圧半導体装置 |
-
1990
- 1990-08-27 JP JP2225787A patent/JP2608976B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04107870A (ja) | 1992-04-09 |
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