JP2608977B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2608977B2 JP2608977B2 JP22579090A JP22579090A JP2608977B2 JP 2608977 B2 JP2608977 B2 JP 2608977B2 JP 22579090 A JP22579090 A JP 22579090A JP 22579090 A JP22579090 A JP 22579090A JP 2608977 B2 JP2608977 B2 JP 2608977B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、高耐圧横型MOS（酸化金属半導体）電界効
果トランジスタに関するものである。
果トランジスタに関するものである。
従来の技術 以下、従来の高耐圧横型MOS電界効果トランジスタ
（以下、LMOSと略す。）について説明する。第３図は従
来のLMOSの断面構造を示した図である。図に示すように
従来のLMOSは、高濃度のドレイン領域１を基板と逆導電
型の延長ドレイン領域２内部の表面に設け、同様に上記
延長ドレイン領域２の内部の表面にシリコン基板４と同
一導電型領域３（以下、PT領域と略す。）を設けてい
る。延長ドレイン領域２に接してシリコン基板４内部の
表面にはチャネル部５を設け、チャネル部５上にはゲー
ト酸化膜およびゲート電極となるポリシリコン７が並設
している。チャネル部５を中心に延長ドレイン領域２に
相対して逆導電型のソース領域８が設けられ、ソース領
域８を取り囲むようにしてソース領域８と同一導電型で
高濃度のチャネルストッパ９が設けられている。ここで
第４図に示すように負荷をグラド側に接続したハイサイ
スイッチ回路（ソースフォロワ）でLMOS使用する際は、
ソース領域８のみに電気的接続をしたソース電極10を設
ける。またシリコン基板４はチャネルの基板バイアス効
果を抑制するため、グランドに接続している。また延長
ドレイン領域２の一部の表面に、シリコン基板４と同一
導電型領域11（以下、FI領域と略す。）を設けることに
よって、PT領域３とシリコン基板４を電気的に接続して
いる。
（以下、LMOSと略す。）について説明する。第３図は従
来のLMOSの断面構造を示した図である。図に示すように
従来のLMOSは、高濃度のドレイン領域１を基板と逆導電
型の延長ドレイン領域２内部の表面に設け、同様に上記
延長ドレイン領域２の内部の表面にシリコン基板４と同
一導電型領域３（以下、PT領域と略す。）を設けてい
る。延長ドレイン領域２に接してシリコン基板４内部の
表面にはチャネル部５を設け、チャネル部５上にはゲー
ト酸化膜およびゲート電極となるポリシリコン７が並設
している。チャネル部５を中心に延長ドレイン領域２に
相対して逆導電型のソース領域８が設けられ、ソース領
域８を取り囲むようにしてソース領域８と同一導電型で
高濃度のチャネルストッパ９が設けられている。ここで
第４図に示すように負荷をグラド側に接続したハイサイ
スイッチ回路（ソースフォロワ）でLMOS使用する際は、
ソース領域８のみに電気的接続をしたソース電極10を設
ける。またシリコン基板４はチャネルの基板バイアス効
果を抑制するため、グランドに接続している。また延長
ドレイン領域２の一部の表面に、シリコン基板４と同一
導電型領域11（以下、FI領域と略す。）を設けることに
よって、PT領域３とシリコン基板４を電気的に接続して
いる。
発明が解決しようとする課題 従来のLMOSにおいては、PT領域３をグランドと電気的
に接続するためFI領域11を設けなければならなかった。
また、PT領域３とシリコン基板４がグランドに接続され
ているため、ドレイン電極12に電圧を印加すると、延長
ドレイン領域２−PT領域３、および延長ドレイン領域２
−シリコン基板４で形成されるジャンクションが逆方向
に印加されることになり、延長ドレイン領域２に空乏層
が広がるため、ゲートがオン時のドレイン電極12−ソー
ス電極10間の損失（以下、オン抵抗と略す。）が大きく
なるという欠点があった。
に接続するためFI領域11を設けなければならなかった。
また、PT領域３とシリコン基板４がグランドに接続され
ているため、ドレイン電極12に電圧を印加すると、延長
ドレイン領域２−PT領域３、および延長ドレイン領域２
−シリコン基板４で形成されるジャンクションが逆方向
に印加されることになり、延長ドレイン領域２に空乏層
が広がるため、ゲートがオン時のドレイン電極12−ソー
ス電極10間の損失（以下、オン抵抗と略す。）が大きく
なるという欠点があった。
課題を解決するための手段 以上のような欠点を解決するため、本発明は、一導電
型のシリンコン基板に逆導電型の延長ドレイン領域を設
け、その延長ドレイン領域の内部の表面に、シリコン基
板と同一導電型領域を設け、かつソース電極と電気的に
接続する半導体装置である。
型のシリンコン基板に逆導電型の延長ドレイン領域を設
け、その延長ドレイン領域の内部の表面に、シリコン基
板と同一導電型領域を設け、かつソース電極と電気的に
接続する半導体装置である。
作用 上記の構造により、「リソグラフィ」および「注入」
の各１工程が削減可能になり、また、負荷をグランド側
に接続したハイサイドスイッチ回路用のデバイスとして
本発明を用いる時オン抵抗が大幅に低減可能となる。
の各１工程が削減可能になり、また、負荷をグランド側
に接続したハイサイドスイッチ回路用のデバイスとして
本発明を用いる時オン抵抗が大幅に低減可能となる。
実 施 例 第１図は本発明にかかる一実施例のLMOSの断面構造
図、第２図は同LMOSのマスク図面、第４図はハイサイド
スイッチ回路を示している。第１図および第２図におい
て、１は高濃度のドレイン領域、２は延長ドレイン領
域、３はPT領域、４はシリコン基板、５はチャネル部、
６はゲート酸化膜７はポリシリコン、８はソース領域、
９はチャネルストッパ、10はソース電極を示している。
図、第２図は同LMOSのマスク図面、第４図はハイサイド
スイッチ回路を示している。第１図および第２図におい
て、１は高濃度のドレイン領域、２は延長ドレイン領
域、３はPT領域、４はシリコン基板、５はチャネル部、
６はゲート酸化膜７はポリシリコン、８はソース領域、
９はチャネルストッパ、10はソース電極を示している。
本発明は第１図に示すように、PT領域３を直接ソース
電極10と電気的な接続をしているため、FI領域11を除く
ことが可能となる。
電極10と電気的な接続をしているため、FI領域11を除く
ことが可能となる。
また本発明をハイサイドスイッチとして用いる時ソー
ス電極10の電圧は電源電圧近くまで上昇する。このとき
ソース電極10とPT領域３が同電位であるため、延長ドレ
イン２−PT領域３のジャンクションはほぼ同電位とな
り、延長ドレイン領域内の空乏層の広がりは抑制され、
オン抵抗は低減する。
ス電極10の電圧は電源電圧近くまで上昇する。このとき
ソース電極10とPT領域３が同電位であるため、延長ドレ
イン２−PT領域３のジャンクションはほぼ同電位とな
り、延長ドレイン領域内の空乏層の広がりは抑制され、
オン抵抗は低減する。
発明の効果 第５図は同じチップサイズで本発明と従来品のオン抵
抗の比較を行ったものである。本発明品のオン抵抗は従
来品の約80％に低減している。
抗の比較を行ったものである。本発明品のオン抵抗は従
来品の約80％に低減している。
このように本発明では、工程削減およびデバイスのチ
ップシュリンクによるコストダウンが可能である。
ップシュリンクによるコストダウンが可能である。
第１図は本発明の一実施例の断面構造図、第２図は同実
施例のマスク図、第３図は従来のLMOSの断面構造図、第
４図はハイサイドスイッチ回路図、第５図は従来品と本
発明品のオン抵抗の比較図である。 １……高濃度のドレイン領域、２……延長ドレイン領
域、３……PT領域、４……シリコン基板、５……チャネ
ル部、６……ゲート酸化膜、７……ポリシリコン、８…
…ソース領域、９……チャネルストッパ、10……ソース
電極、11……FI領域。
施例のマスク図、第３図は従来のLMOSの断面構造図、第
４図はハイサイドスイッチ回路図、第５図は従来品と本
発明品のオン抵抗の比較図である。 １……高濃度のドレイン領域、２……延長ドレイン領
域、３……PT領域、４……シリコン基板、５……チャネ
ル部、６……ゲート酸化膜、７……ポリシリコン、８…
…ソース領域、９……チャネルストッパ、10……ソース
電極、11……FI領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 進藤 裕之 大阪府門真市大町門真1006番地 松下電 子工業株式会社内 (72)発明者 宇野 利彦 大阪府門真市大町門真1006番地 松下電 子工業株式会社内 (72)発明者 川崎 英夫 大阪府門真市大町門真1006番地 松下電 子工業株式会社内
Claims (1)
- 【請求項１】一導電型のシリコン基板に逆導電型の延長
ドレイン領域を設け、前記延長ドレイン領域の内部表面
にシリコン基板と同一導電型領域を設け、前記同一導電
型領域とソース電極とを電気的に接続した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22579090A JP2608977B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22579090A JP2608977B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107872A JPH04107872A (ja) | 1992-04-09 |
| JP2608977B2 true JP2608977B2 (ja) | 1997-05-14 |
Family
ID=16834823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22579090A Expired - Fee Related JP2608977B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2608977B2 (ja) |
-
1990
- 1990-08-27 JP JP22579090A patent/JP2608977B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04107872A (ja) | 1992-04-09 |
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Legal Events
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