JP2599493B2 - 半導体装置 - Google Patents
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- 239000000758 substrate Substances 0.000 claims description 21
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置に関し、特に高耐圧横型MOS電界
効果トランジスタに関するものである。
効果トランジスタに関するものである。
従来の技術 従来の高耐圧横型MOS電界効果トランジスタ（以下、L
MOSと略す）について説明する。
MOSと略す）について説明する。
第３図Ａは従来のLMOSの平面図、同図Ｂはその断面図
である。高濃度のドレイン領域１は、延長ドレイン領域
２（シリコン基板４に形成され、シリコン基板と逆導電
型）内に形成されているとともに延長ドレイン領域２に
包含されたシリコン基板４と同一導電型の短形状領域３
（以下、PT領域と称す）に回りを取り囲まれるように形
成されている。延長ドレイン領域２とシリコン基板４と
のシリコン表面部における接合部のシリコン基板４側に
はチャンネル部５が形成され、チャンネル部５上にはゲ
ート酸化膜６およびゲート電極となるポリシリコン７が
設けられている。チャンネル部５の横には、延長ドレイ
ン領域２に相対してシリコン基板４と逆導電型のソース
領域８が形成されており、またソース領域８を取り囲む
ようにして高濃度のシリコン基板４と同一導電型９チャ
ンネルストッパ９が形成されている。さらにチャンネル
の基板バイアス効果を抑制するため、ソース領域８に隣
接して同一導電型の高濃度領域10を設け、ソース領域８
と同様にソース電極11と電気的に接続されている。また
PT領域３はシリコン基板４と電気的に接続されている。
なお、12はドレイン電極である。
である。高濃度のドレイン領域１は、延長ドレイン領域
２（シリコン基板４に形成され、シリコン基板と逆導電
型）内に形成されているとともに延長ドレイン領域２に
包含されたシリコン基板４と同一導電型の短形状領域３
（以下、PT領域と称す）に回りを取り囲まれるように形
成されている。延長ドレイン領域２とシリコン基板４と
のシリコン表面部における接合部のシリコン基板４側に
はチャンネル部５が形成され、チャンネル部５上にはゲ
ート酸化膜６およびゲート電極となるポリシリコン７が
設けられている。チャンネル部５の横には、延長ドレイ
ン領域２に相対してシリコン基板４と逆導電型のソース
領域８が形成されており、またソース領域８を取り囲む
ようにして高濃度のシリコン基板４と同一導電型９チャ
ンネルストッパ９が形成されている。さらにチャンネル
の基板バイアス効果を抑制するため、ソース領域８に隣
接して同一導電型の高濃度領域10を設け、ソース領域８
と同様にソース電極11と電気的に接続されている。また
PT領域３はシリコン基板４と電気的に接続されている。
なお、12はドレイン電極である。
発明が解決しようとする課題 このような従来のLMOSにおいては、延長ドレイン領域
２の表面全域にわたってPT領域３が形成されている。し
たがって電流の流れる領域は、延長ドレイン領域２の深
さとPT領域３の深さの差が幅となり、さらにシリコン基
板４の表面から深いため、延長ドレイン領域２の濃度の
薄い領域である。またこのPT領域３下の延長ドレイン領
域２の抵抗成分が、全オン抵抗の大部分を占めているた
め、ゲートがオン時のドレイン電極−ソース電極間の損
失（以下、オン抵抗と称す）が大きくなるという欠点が
あった。
２の表面全域にわたってPT領域３が形成されている。し
たがって電流の流れる領域は、延長ドレイン領域２の深
さとPT領域３の深さの差が幅となり、さらにシリコン基
板４の表面から深いため、延長ドレイン領域２の濃度の
薄い領域である。またこのPT領域３下の延長ドレイン領
域２の抵抗成分が、全オン抵抗の大部分を占めているた
め、ゲートがオン時のドレイン電極−ソース電極間の損
失（以下、オン抵抗と称す）が大きくなるという欠点が
あった。
課題を解決するための手段 本発明では、上記の課題を解決するために、下記に示
す横型MOSFET構造をとる。
す横型MOSFET構造をとる。
すなわち、第一導電型半導体基板に設けた第二導電型
のソース領域とドレインコンタクト領域の間に、ドレイ
ンコンタクト領域に接する第二導電型の延長ドレイン領
域を設け、この延長ドレイン領域間に表面を通って半導
体基板中まで到達するように複数の第一導電型領域を間
隔を置いて設けた構造である。したがって延長ドレイン
領域中に形成された第一導電型領域と半導体基板は電気
的に接続される。
のソース領域とドレインコンタクト領域の間に、ドレイ
ンコンタクト領域に接する第二導電型の延長ドレイン領
域を設け、この延長ドレイン領域間に表面を通って半導
体基板中まで到達するように複数の第一導電型領域を間
隔を置いて設けた構造である。したがって延長ドレイン
領域中に形成された第一導電型領域と半導体基板は電気
的に接続される。
作用 このような本発明により、同じプロセス工程数で、か
つ同じ高耐圧品でのオン抵抗の低減が可能であり、大幅
なコストダウンが可能である。
つ同じ高耐圧品でのオン抵抗の低減が可能であり、大幅
なコストダウンが可能である。
実施例 第１図Ａは本発明の一実施例におけるLMOSの平面図、
同図Ｂは第１図ＡのＡ−Ａ′線断面図、同図Ｃは第１図
ＡのＢ−Ｂ′線断面図である。第１図において、１は高
濃度のドレイン領域、２は延長ドレイン領域、３はPT領
域、４はシリコン基板、５はチャンネル部、６はゲート
酸化膜、７はポリシリコンゲート電極、８はソース領
域、９はチャンネルストッパ、10は基板４と同一導電型
の高濃度領域、11はソース電極、12はドレイン電極を示
している。
同図Ｂは第１図ＡのＡ−Ａ′線断面図、同図Ｃは第１図
ＡのＢ−Ｂ′線断面図である。第１図において、１は高
濃度のドレイン領域、２は延長ドレイン領域、３はPT領
域、４はシリコン基板、５はチャンネル部、６はゲート
酸化膜、７はポリシリコンゲート電極、８はソース領
域、９はチャンネルストッパ、10は基板４と同一導電型
の高濃度領域、11はソース電極、12はドレイン電極を示
している。
本実施例は第３図と比較してみると明らかなようにPT
領域３が複数個、間隔を置いて設けられ、かつ各PT領域
の深さが延長ドレイン領域２を通して基板４内にまで到
達するものとなっている。このため、第１図Ｃに示すよ
うに電流の流れる延長ドレイン領域２のシリコン基板４
表面の高濃度部も電流の流れる領域となるため、オン抵
抗は低減する。ここで、重要なことは耐圧の低減をおこ
さないことである。そこで、複数のPT領域３の間隔は、
ゲートオフ時に延長ドレイン領域内に空乏層が閉じ込め
られるような間隔でなければならない。また、それぞれ
のPT領域３はシリコン基板と電気的に接続されている。
領域３が複数個、間隔を置いて設けられ、かつ各PT領域
の深さが延長ドレイン領域２を通して基板４内にまで到
達するものとなっている。このため、第１図Ｃに示すよ
うに電流の流れる延長ドレイン領域２のシリコン基板４
表面の高濃度部も電流の流れる領域となるため、オン抵
抗は低減する。ここで、重要なことは耐圧の低減をおこ
さないことである。そこで、複数のPT領域３の間隔は、
ゲートオフ時に延長ドレイン領域内に空乏層が閉じ込め
られるような間隔でなければならない。また、それぞれ
のPT領域３はシリコン基板と電気的に接続されている。
第２図は従来品と本実施例品の、同じチップサイズに
おけるオン抵抗の比較を行ったものである。本実施例品
のオン抵抗は従来品と比較すると、約70％に低減してい
る。
おけるオン抵抗の比較を行ったものである。本実施例品
のオン抵抗は従来品と比較すると、約70％に低減してい
る。
発明の効果 以上のように本発明品によれば、同じプロセスでデバ
イスのチップシュリンクによるコストダウンが可能であ
る。
イスのチップシュリンクによるコストダウンが可能であ
る。
第１図Ａは本発明の一実施例におけるLMOSの平面図、第
１図Ｂは第１図ＡのＡ−Ａ′線の断面図、第１図Ｃは第
１図ＡのＢ−Ｂ′線断面図、第２図は従来品と本実施例
品のオン抵抗の比較図、第３図Ａは従来のLMOSの平面
図、第３図Ｂは第３図ＡのＣ−Ｃ′線断面図である。 １……高濃度のドレイン領域、２……延長ドレイン領
域、３……PT領域、４……シリコン基板、５……チャン
ネル部、６……ゲート酸化膜、７……ポリシリコン、８
……ソース領域、９……チャンネルストッパ、10……同
一導電型の高濃度領域、11……ソース電極、12……ドレ
イン電極。
１図Ｂは第１図ＡのＡ−Ａ′線の断面図、第１図Ｃは第
１図ＡのＢ−Ｂ′線断面図、第２図は従来品と本実施例
品のオン抵抗の比較図、第３図Ａは従来のLMOSの平面
図、第３図Ｂは第３図ＡのＣ−Ｃ′線断面図である。 １……高濃度のドレイン領域、２……延長ドレイン領
域、３……PT領域、４……シリコン基板、５……チャン
ネル部、６……ゲート酸化膜、７……ポリシリコン、８
……ソース領域、９……チャンネルストッパ、10……同
一導電型の高濃度領域、11……ソース電極、12……ドレ
イン電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 誠毅 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (72)発明者 進藤 裕之 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (72)発明者 宇野 利彦 大阪府門真市大字門真1006番地 松下電 子工業株式会社内
Claims (1)
- 【請求項１】第一導電型半導体基板に設けた第二導電型
のソース領域とドレインコンタクト領域との間に、上記
ドレインコンタクト領域に接する第二導電型の延長ドレ
イン領域を設け、上記延長ドレイン領域内に表面を通っ
て上記半導体基板中まで到達するように複数の第一導電
型領域を間隔を置いて設けた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225784A JP2599493B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225784A JP2599493B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107867A JPH04107867A (ja) | 1992-04-09 |
| JP2599493B2 true JP2599493B2 (ja) | 1997-04-09 |
Family
ID=16834729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225784A Expired - Fee Related JP2599493B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2599493B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE1007283A3 (nl) * | 1993-07-12 | 1995-05-09 | Philips Electronics Nv | Halfgeleiderinrichting met een most voorzien van een extended draingebied voor hoge spanningen. |
| JP2006279064A (ja) * | 1996-01-22 | 2006-10-12 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| DE59707158D1 (de) * | 1996-02-05 | 2002-06-06 | Infineon Technologies Ag | Durch feldeffekt steuerbares halbleiterbauelement |
| WO1998020562A1 (en) * | 1996-11-05 | 1998-05-14 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region and method of making the same |
| US6534829B2 (en) | 1998-06-25 | 2003-03-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP3059423B2 (ja) | 1998-10-19 | 2000-07-04 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| US6635544B2 (en) | 2001-09-07 | 2003-10-21 | Power Intergrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
| US7005703B2 (en) * | 2003-10-17 | 2006-02-28 | Agere Systems Inc. | Metal-oxide-semiconductor device having improved performance and reliability |
| US7595523B2 (en) | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
| JP2008294458A (ja) * | 2008-07-10 | 2008-12-04 | Mitsubishi Electric Corp | 高耐圧半導体装置 |
| US9660053B2 (en) | 2013-07-12 | 2017-05-23 | Power Integrations, Inc. | High-voltage field-effect transistor having multiple implanted layers |
| US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
| CN106158921B (zh) * | 2015-04-10 | 2019-07-23 | 无锡华润上华科技有限公司 | 具resurf结构的横向扩散金属氧化物半导体场效应管 |
-
1990
- 1990-08-27 JP JP2225784A patent/JP2599493B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04107867A (ja) | 1992-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |