JPH03157974A - 縦型電界効果トランジスタ - Google Patents

縦型電界効果トランジスタ

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JPH03157974A
JPH03157974A JP1298034A JP29803489A JPH03157974A JP H03157974 A JPH03157974 A JP H03157974A JP 1298034 A JP1298034 A JP 1298034A JP 29803489 A JP29803489 A JP 29803489A JP H03157974 A JPH03157974 A JP H03157974A
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JP
Japan
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region
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drain
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conductivity type
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JP1298034A
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English (en)
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Masami Sawada
雅己 沢田
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NEC Corp
Original Assignee
NEC Corp
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は縦型電界効果トランジスタに関し、特にデプレ
ッション型縦型電界効果トランジスタに関する。
〔従来の技術〕
第２図は従来の電界効果トランジスタの一例の断面図で
ある。
ｐ型シリコン基板１１の表面にゲート参加膜５を介して
ゲート電極５を設け、その両側のシリコン基板にｎ型ソ
ース領域４とｎ型ドレイン領域２とを設け、各々にソー
ス電極８、ドレイン電極９設ける。デプレッション型の
場合、チャネル領域１０はソース・ドレイン領域と同じ
導電型にする。
〔発明が解決しようとする課題〕
上述した従来のデプレション型電界効果トランジスタは
、ＣＭＯ８型Ｏ８回路等を構成するのには升常に有効で
ある。しかし、ソース・ドレイン間のオン抵抗を低くし
たい場合、チャネル幅Ｗを長くする必要がある。
このような構造のトランジスタでは、ドレイン電極を半
導体チップの上面からとっているのでこの部分が無駄な
領域となり、半導体チップ面積当たりのオン抵抗が大き
くなるという欠点がある。
また、リース・ドレイン間の耐圧を大きくしたい場合、
パンチスルーを防止する意味でソース・ドレイン間距離
を大きくとる必要があり、電界強度を弱めるためにソー
ス・ドレイン領域を深く形成しなければならず、これら
の結果１つのトランジスタの面積は大きくなり、半導体
チップ当りのオン抵抗が大きくなるという欠点がある。
〔課題を解決するための手段〕
本発明は、一導電型半導体層を有する半導体基板の前記
一導電型半導体層の表面部に間隔をおいて設けられた二
つの逆導電型ベース領域と、前記二つのベース領域内に
それぞれ設けられた一導電型ソース領域と、前記ベース
領域とソース領域との間のチャネル領域上にゲート絶縁
膜を介して設けられたゲート電極とを有し、前記一導電
型半導体層ドレイン領域とする縦型電界効果トランジス
タにおいて、前記二つのベース領域の表面層を横切って
前記ソース領域と前記ドレイン領域とを接続する一導電
型チャネル領域を設けたことを特徴とする。
〔実施例〕
第１図は本発明の一実施例の断面図である。
比抵抗が０．０１Ω−ｃｍ程度のｎ型シリコン基板１上
に比抵抗が０．３〜１０Ω・ｃｍ程度で厚さが数μｍ〜
数μｍのｎ型ドレイン領域２を形成する。ドレイ、ン領
域２の表面部に深さ２〜６μｍ程度のｐ型のベース領域
３を設け、このベース領域内に深さ約１μｍのｎ型ソー
ス領域４を設ける。表面に厚さ３０〜２００ｎｍ程度の
ゲート酸化膜５を設け、その上に厚さ約０．５μｍの多
結晶シリコン層でゲート電極６を設ける。ゲート電極６
とベース領域３とソース領域４とが短絡しないようにＰ
ＳＧ等の絶縁膜７で覆い、その上からアルミニウム等の
金属を被着してソース電極８を形成する。シリコン基板
１の裏面にＡ　ＬＩ　Ｓ　Ｉ）Ａｕ等の金属を被着しド
レイン電極９を形成する。
このような縦型電界効果トランジスタにおいて、ベース
領域３内のゲート酸化膜５の直下の表面のチャネル領域
１０を０，１〜１μｍ程度ｎ型化することによりデプレ
ツソン型トランジスタが形成される。
一般に、縦型ＭＯ３）ランジスタにおいて、ソース・ド
レイン間耐圧が低い（３０■程度）場合には、ゲート電
極直下のチャネル抵抗がオン抵抗の大部分である。今、
ベース領域の深さを３μｍ、ソース領域の深さを１μｍ
、横方向の広がりを深さと同一と仮定すると、チャネル
長は２μｍとなる。
通常の横型ＭＯＳトランジスタでは、ソース・ドレイン
耐圧を得るため、深く拡散する必要があり、ソース・ド
レンイン領域の深さは３μｍ程度にする。また、十分に
オフ状態にさせることを考えてチャネル長は２μｍ程度
必要である。これらのことから、縦型ＭＯ’Ｓトランジ
スタの方が同一面積でチャネル幅が約２倍となり、この
分オン抵抗は小さくなるという利点があ。
また、横型ＭｏＳトランジスタの場合、ソース及びドレ
イン領域が半導体表面に形成されているため、電界強度
間めることが困難であり、高耐圧化が難かしい。これに
対して縦型ＭＯＳトランジスタでは、外周部にフィール
ドリングやフィールドプレート等を使用することにより
、電界強度を緩和することができ、高耐圧化が可能とな
る。
〔発明の効果〕
以上説明したように本発明は、デプレション型電界効果
トランジスタを縦型に形成することにより単位面積当り
のオン抵抗を小さくし、ソース・ドレイン間耐圧を大き
くすることが可能である。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図は従来の電
界効果トランジスタの一例の断面図である。 １・・・ｎ型シリコン基板、２・・・ｎ型ドレイン領域
、３・・・ｐ型ベース領域、４・・・ｎ型ソース領域、
５・・・ゲート酸化膜、６・・・ゲート電極、７・・・
絶縁膜、８・・２ソース電極、９・・・ドレイン電極、
１０・・・チャネル領域、１１・・・ｐ型シリコン基板
。

Claims (1)

    【特許請求の範囲】
  1. 　一導電型半導体層を有する半導体基板の前記一導電型
    半導体層の表面部に間隔をおいて設けられた二つの逆導
    電型ベース領域と、前記二つのベース領域内にそれぞれ
    設けられた一導電型ソース領域と、前記ベース領域とソ
    ース領域との間のチャネル領域上にゲート絶縁膜を介し
    て設けられたゲート電極とを有し、前記一導電型半導体
    層ドレイン領域とする縦型電界効果トランジスタにおい
    て、前記二つのベース領域の表面層を横切って前記ソー
    ス領域と前記ドレイン領域とを接続する一導電型チャネ
    ル領域を設けたことを特徴とする縦型電界効果トランジ
    スタ。
JP1298034A 1989-11-15 1989-11-15 縦型電界効果トランジスタ Pending JPH03157974A (ja)

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