JPH08167713A - 縦型mos半導体装置 - Google Patents
縦型mos半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 210000000746 body region Anatomy 0.000 claims abstract description 32
- 238000009792 diffusion process Methods 0.000 claims description 29
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 12
- 239000000758 substrate Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【目的】 パターンの微細化によるオン抵抗の低減を維
持しつつ、且つ高耐圧化することのできる縦型MOS半
導体装置を提供する。 【構成】 一導電型のドレイン領域2に規則的に配列さ
れた反対導電型のボディ領域6と、ボディ領域6内に配
置された一導電型のソース領域5と、ソース領域5とド
レイン領域2間にチャネルを形成するゲート電極8とを
備えた縦型MOS半導体装置において、チップの周辺部
に規則的に配列されたボディ領域6を取り囲むガードリ
ング拡散領域3を備え、ガードリング拡散領域3はボデ
ィ領域6よりも深く拡散されて形成された。
持しつつ、且つ高耐圧化することのできる縦型MOS半
導体装置を提供する。 【構成】 一導電型のドレイン領域2に規則的に配列さ
れた反対導電型のボディ領域6と、ボディ領域6内に配
置された一導電型のソース領域5と、ソース領域5とド
レイン領域2間にチャネルを形成するゲート電極8とを
備えた縦型MOS半導体装置において、チップの周辺部
に規則的に配列されたボディ領域6を取り囲むガードリ
ング拡散領域3を備え、ガードリング拡散領域3はボデ
ィ領域6よりも深く拡散されて形成された。
Description
【0001】
【産業上の利用分野】本発明は、縦型MOS半導体装置
に係り、特に、パワーMOSFET、または絶縁ゲート
バイポーラトランジスタ(IGBT)等の縦型MOS半
導体装置に関する。
に係り、特に、パワーMOSFET、または絶縁ゲート
バイポーラトランジスタ(IGBT)等の縦型MOS半
導体装置に関する。
【0002】
【従来の技術】図2は、従来の一般的なパワーMOSF
ETの断面図である。N+ 型のシリコン半導体基板1に
はN- 型のエピタキシャル層2を有している。ドレイン
領域となるN- 型のエピタキシャル層2には、多数の規
則的に配列されたP型のボディ領域6を備えており、P
型のボディ領域6内にはN+ 型のソース領域5が形成さ
れ、個々のセルを構成している。相隣接するボディ領域
6,6間には、薄いゲート絶縁膜を介して多結晶シリコ
ンからなるゲート電極8が配置されている。そして、ア
ルミ膜からなるソース電極9は、ソース領域5及びボデ
ィ領域6を短絡した状態で接続している。
ETの断面図である。N+ 型のシリコン半導体基板1に
はN- 型のエピタキシャル層2を有している。ドレイン
領域となるN- 型のエピタキシャル層2には、多数の規
則的に配列されたP型のボディ領域6を備えており、P
型のボディ領域6内にはN+ 型のソース領域5が形成さ
れ、個々のセルを構成している。相隣接するボディ領域
6,6間には、薄いゲート絶縁膜を介して多結晶シリコ
ンからなるゲート電極8が配置されている。そして、ア
ルミ膜からなるソース電極9は、ソース領域5及びボデ
ィ領域6を短絡した状態で接続している。
【0003】半導体基板1裏面のドレイン電極に正電圧
を与え、ソース電極9を接地した状態でゲート電極8に
閾値以上の一定電圧が印加されると、N+ 型のソース領
域5とドレイン領域2間のボディ領域6表面(チャネル
領域4表面)に反転層が生じ、多数キャリアのチャネル
が形成され、MOSFETはオン状態となる。
を与え、ソース電極9を接地した状態でゲート電極8に
閾値以上の一定電圧が印加されると、N+ 型のソース領
域5とドレイン領域2間のボディ領域6表面(チャネル
領域4表面)に反転層が生じ、多数キャリアのチャネル
が形成され、MOSFETはオン状態となる。
【0004】N+ 型エピタキシャル層2には、規則的に
配列された多数のボディ領域6を取り囲むようにP+ 型
のガードリング拡散領域3が形成されている。更にチッ
プの表面端部には、N+ 型のチャネルストップ領域10
が設けられ、例えばアルミ膜からなるシールド電極11
がチャネルストップ領域10にオーミック接触してい
る。かかる構成においてガードリング領域3は、逆バイ
アス時の空乏層を均等に広がらせて高耐圧を得るための
ものである。ドレイン領域となるN+ 型エピタキシャル
層2上には厚い酸化膜7が設けられている。酸化膜7で
は界面の不安定さを押さえ、空乏層の均一な広がりを実
現するようにリン処理等が施され、ドレイン・ボディ間
の耐圧の劣化及びリーク電流の増大を防止している。
配列された多数のボディ領域6を取り囲むようにP+ 型
のガードリング拡散領域3が形成されている。更にチッ
プの表面端部には、N+ 型のチャネルストップ領域10
が設けられ、例えばアルミ膜からなるシールド電極11
がチャネルストップ領域10にオーミック接触してい
る。かかる構成においてガードリング領域3は、逆バイ
アス時の空乏層を均等に広がらせて高耐圧を得るための
ものである。ドレイン領域となるN+ 型エピタキシャル
層2上には厚い酸化膜7が設けられている。酸化膜7で
は界面の不安定さを押さえ、空乏層の均一な広がりを実
現するようにリン処理等が施され、ドレイン・ボディ間
の耐圧の劣化及びリーク電流の増大を防止している。
【0005】
【発明が解決しようとする課題】係る従来の縦型MOS
半導体装置においては、ガードリング拡散領域3とボデ
ィ領域6の凸状部とは同一の拡散工程で形成され、通常
同じ拡散深さの拡散領域となっている。このため、高耐
圧化のため、ガードリング拡散領域3の拡散を深くする
と、セル内のボディ領域6の凸状部も深く拡散される。
このため高耐圧化はできるものの、各ボディ領域6,6
間は一定距離だけ離隔する必要があり、このためセルサ
イズが大型化し、オン抵抗も増大する。一方で、ガード
リング領域3及びボディ領域6の拡散深さをともに浅く
すれば、パターンの微細化が可能でオン抵抗も低減する
が、それに伴い耐圧も低下する。
半導体装置においては、ガードリング拡散領域3とボデ
ィ領域6の凸状部とは同一の拡散工程で形成され、通常
同じ拡散深さの拡散領域となっている。このため、高耐
圧化のため、ガードリング拡散領域3の拡散を深くする
と、セル内のボディ領域6の凸状部も深く拡散される。
このため高耐圧化はできるものの、各ボディ領域6,6
間は一定距離だけ離隔する必要があり、このためセルサ
イズが大型化し、オン抵抗も増大する。一方で、ガード
リング領域3及びボディ領域6の拡散深さをともに浅く
すれば、パターンの微細化が可能でオン抵抗も低減する
が、それに伴い耐圧も低下する。
【0006】本発明は上述の事情に鑑みて為されたもの
で、パターンの微細化によるオン抵抗の低減を維持しつ
つ、且つ高耐圧化することのできる縦型MOS半導体装
置を提供することを目的とする。
で、パターンの微細化によるオン抵抗の低減を維持しつ
つ、且つ高耐圧化することのできる縦型MOS半導体装
置を提供することを目的とする。
【0007】
【課題を解決するための手段】本発明の縦型MOS半導
体装置は、一導電型のドレイン領域に規則的に配列され
た反対導電型のボディ領域と、該ボディ領域内に配置さ
れた一導電型のソース領域と、該ソース領域と前記ドレ
イン領域間にチャネルを形成するゲート電極とを備えた
縦型MOS半導体装置において、チップの周辺部に前記
規則的に配列されたボディ領域を取り囲むガードリング
拡散領域を備え、前記ガードリング拡散領域は前記ボデ
ィ領域よりも深く拡散されて形成されたことを特徴とす
る。
体装置は、一導電型のドレイン領域に規則的に配列され
た反対導電型のボディ領域と、該ボディ領域内に配置さ
れた一導電型のソース領域と、該ソース領域と前記ドレ
イン領域間にチャネルを形成するゲート電極とを備えた
縦型MOS半導体装置において、チップの周辺部に前記
規則的に配列されたボディ領域を取り囲むガードリング
拡散領域を備え、前記ガードリング拡散領域は前記ボデ
ィ領域よりも深く拡散されて形成されたことを特徴とす
る。
【0008】
【作用】チップの周辺部のガードリング拡散領域を、セ
ル部分のボディ領域の凸状部よりも深く拡散して形成す
ることから、深いガードリング拡散領域により、空乏層
をより深く均一に広がらせることができ、高耐圧を実現
できる。そして、比較的浅いボディ領域によりセルサイ
ズの微細化と、低オン抵抗を維持できる。
ル部分のボディ領域の凸状部よりも深く拡散して形成す
ることから、深いガードリング拡散領域により、空乏層
をより深く均一に広がらせることができ、高耐圧を実現
できる。そして、比較的浅いボディ領域によりセルサイ
ズの微細化と、低オン抵抗を維持できる。
【0009】
【実施例】以下、本発明の一実施例について図1を参照
しながら説明する。
しながら説明する。
【0010】図1は、本発明の一実施例のパワーMOS
FETの断面図である。本実施例においては、P+ ガー
ドリング拡散領域3の拡散深さを、P+ ボディ領域6の
凸状部の拡散深さよりも深く形成している。ボディ領域
6の凸状部の拡散深さ、ボディ領域6のチャネル部分4
の拡散深さ、N+ 型ソース領域5の拡散深さは従来のも
のと変わらない。又、ゲート電極8等の配置は従来の技
術に述べた構造と同じであり、相隣接するボディ領域
6,6間の距離も同じである。
FETの断面図である。本実施例においては、P+ ガー
ドリング拡散領域3の拡散深さを、P+ ボディ領域6の
凸状部の拡散深さよりも深く形成している。ボディ領域
6の凸状部の拡散深さ、ボディ領域6のチャネル部分4
の拡散深さ、N+ 型ソース領域5の拡散深さは従来のも
のと変わらない。又、ゲート電極8等の配置は従来の技
術に述べた構造と同じであり、相隣接するボディ領域
6,6間の距離も同じである。
【0011】本実施例では、P+ 型ガードリング領域の
拡散深さを15〜30μm程度とし、P+ 型のボディ領
域6の凸状部の拡散深さを5〜10μm程度とし、ボデ
ィ領域6のチャネル部分4の拡散深さを3μm程度とし
ている。かかる構造により、パターンの微細化及びオン
抵抗を従来の値に維持したまま、耐圧を大きく向上させ
ることができる。
拡散深さを15〜30μm程度とし、P+ 型のボディ領
域6の凸状部の拡散深さを5〜10μm程度とし、ボデ
ィ領域6のチャネル部分4の拡散深さを3μm程度とし
ている。かかる構造により、パターンの微細化及びオン
抵抗を従来の値に維持したまま、耐圧を大きく向上させ
ることができる。
【0012】従来のように本実施例のガードリング拡散
領域の深さ迄、ボディ領域を拡散してボディ領域間の間
隔を維持した場合と比較すると、チップ上のセル数を4
倍とする程度にパターンを微細化でき、これによりオン
抵抗を1/2程度に低減することができる。
領域の深さ迄、ボディ領域を拡散してボディ領域間の間
隔を維持した場合と比較すると、チップ上のセル数を4
倍とする程度にパターンを微細化でき、これによりオン
抵抗を1/2程度に低減することができる。
【0013】本実施例のパワーMOSFETは、ボディ
領域6の形成に先立って、予め深くガードリング領域3
を拡散することにより製造することができる。その他の
工程は全く従来の製造工程と同じでよい。
領域6の形成に先立って、予め深くガードリング領域3
を拡散することにより製造することができる。その他の
工程は全く従来の製造工程と同じでよい。
【0014】尚、上述の実施例は、パワーMOSFET
についてのものであるが、N+ 型の半導体基板1をP+
型として、エピタキシャル層2のデバイス構造を同じと
することにより、絶縁ゲートバイポーラトランジスタ
(IGBT)にも、本発明の趣旨を全く同様に適用でき
る。即ち、ガードリング拡散領域3をボディ領域6の凸
状部の拡散深さよりも独立に深く形成することにより、
空乏層をより広がらせることができ、これにより高耐圧
化を実現し、且つ、パターンの微細化及びオン抵抗の低
減を維持した絶縁ゲートバイポーラトランジスタ(IG
BT)を実現できる。
についてのものであるが、N+ 型の半導体基板1をP+
型として、エピタキシャル層2のデバイス構造を同じと
することにより、絶縁ゲートバイポーラトランジスタ
(IGBT)にも、本発明の趣旨を全く同様に適用でき
る。即ち、ガードリング拡散領域3をボディ領域6の凸
状部の拡散深さよりも独立に深く形成することにより、
空乏層をより広がらせることができ、これにより高耐圧
化を実現し、且つ、パターンの微細化及びオン抵抗の低
減を維持した絶縁ゲートバイポーラトランジスタ(IG
BT)を実現できる。
【0015】また、上述した実施例においてはNチャネ
ル型縦型MOS半導体装置の例について説明したが、P
チャネル型の縦型MOS半導体装置についても同様に適
用できるのは勿論のことである。また、上述した実施例
においては、セル部分の拡散深さを維持しつつ、ガード
リング領域の拡散深さをボディ領域の凸状部よりも深く
形成する例について説明したが、ガードリング領域の拡
散深さを維持しつつセル部分の拡散深さを浅くすること
により、セルサイズのパターンを微細化し、ある程度の
耐圧を維持したままオン抵抗をより低減するようにして
も良い。このように本発明の趣旨を逸脱することなく、
種々の変形実施例が可能である。
ル型縦型MOS半導体装置の例について説明したが、P
チャネル型の縦型MOS半導体装置についても同様に適
用できるのは勿論のことである。また、上述した実施例
においては、セル部分の拡散深さを維持しつつ、ガード
リング領域の拡散深さをボディ領域の凸状部よりも深く
形成する例について説明したが、ガードリング領域の拡
散深さを維持しつつセル部分の拡散深さを浅くすること
により、セルサイズのパターンを微細化し、ある程度の
耐圧を維持したままオン抵抗をより低減するようにして
も良い。このように本発明の趣旨を逸脱することなく、
種々の変形実施例が可能である。
【0016】尚、各図中同一符号は同一又は相当部分を
示す。
示す。
【0017】
【発明の効果】以上に説明したように、本発明は縦型M
OS半導体装置のボディ領域の拡散深さに対してガード
リング領域の拡散深さを独立により深く形成したもので
ある。これにより、縦型MOS半導体装置の高耐圧化を
実現しながらパターンの微細化を維持でき、低オン抵抗
を維持できる。
OS半導体装置のボディ領域の拡散深さに対してガード
リング領域の拡散深さを独立により深く形成したもので
ある。これにより、縦型MOS半導体装置の高耐圧化を
実現しながらパターンの微細化を維持でき、低オン抵抗
を維持できる。
【図1】本発明の一実施例の縦型MOS半導体装置の断
面図。
面図。
【図2】従来の縦型MOS半導体装置の断面図。
Claims (1)
- 【請求項1】 一導電型のドレイン領域に規則的に配列
された反対導電型のボディ領域と、該ボディ領域内に配
置された一導電型のソース領域と、該ソース領域と前記
ドレイン領域間にチャネルを形成するゲート電極とを備
えた縦型MOS半導体装置において、チップの周辺部に
前記規則的に配列されたボディ領域を取り囲むガードリ
ング拡散領域を備え、前記ガードリング拡散領域は前記
ボディ領域よりも深く拡散されて形成されたことを特徴
とする縦型MOS半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6310810A JPH08167713A (ja) | 1994-12-14 | 1994-12-14 | 縦型mos半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6310810A JPH08167713A (ja) | 1994-12-14 | 1994-12-14 | 縦型mos半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08167713A true JPH08167713A (ja) | 1996-06-25 |
Family
ID=18009696
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6310810A Pending JPH08167713A (ja) | 1994-12-14 | 1994-12-14 | 縦型mos半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08167713A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6054752A (en) * | 1997-06-30 | 2000-04-25 | Denso Corporation | Semiconductor device |
US6313504B1 (en) | 1999-08-31 | 2001-11-06 | Oki Electric Industry Co., Ltd. | Vertical MOS semiconductor device |
WO2005093844A1 (ja) * | 2004-03-29 | 2005-10-06 | Shindengen Electric Manufacturing Co., Ltd. | 半導体装置 |
US7355207B2 (en) | 2004-05-24 | 2008-04-08 | Denso Corporation | Silicon carbide semiconductor device and method for manufacturing the same |
EP1959495A1 (en) * | 2005-11-22 | 2008-08-20 | Shindengen Electric Manufacturing Co., Ltd. | Trench gate power semiconductor device |
US9349856B2 (en) | 2013-03-26 | 2016-05-24 | Toyoda Gosei Co., Ltd. | Semiconductor device including first interface and second interface as an upper surface of a convex protruded from first interface and manufacturing device thereof |
-
1994
- 1994-12-14 JP JP6310810A patent/JPH08167713A/ja active Pending
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