JPS5913370A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5913370A JPS5913370A JP12120382A JP12120382A JPS5913370A JP S5913370 A JPS5913370 A JP S5913370A JP 12120382 A JP12120382 A JP 12120382A JP 12120382 A JP12120382 A JP 12120382A JP S5913370 A JPS5913370 A JP S5913370A
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- electric charge
- silicon oxide
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 14
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 9
- 239000010703 silicon Substances 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 33
- 230000015556 catabolic process Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 241000529569 Solena Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置にかかり、特にプレーナ型の半導
体装置における高耐圧化構造に関する0〔発明の技術的
背景〕 半導体装置で1例として第1図に示されるプレーナ型の
二重拡散絶縁ケ゛−ト型電界効果型トランジスタにおけ
る高耐圧化の問題点はベース接合(1)の外周周端(図
中破線円内に示される)での耐圧が平坦接合耐圧に比べ
て非常に小さい点にある。
体装置における高耐圧化構造に関する0〔発明の技術的
背景〕 半導体装置で1例として第1図に示されるプレーナ型の
二重拡散絶縁ケ゛−ト型電界効果型トランジスタにおけ
る高耐圧化の問題点はベース接合(1)の外周周端(図
中破線円内に示される)での耐圧が平坦接合耐圧に比べ
て非常に小さい点にある。
上記接合終端での耐圧を増大させるのに従来第2図に示
すようなフィールドプレート法、第3図に示すようなガ
ードリング法などの技術がある。上記フィールドプレー
ト法は絶縁膜を挾んで上部にアルミニウム電極(8)を
張り出させることKよって接合にかかる逆電圧の一部を
絶縁膜に分割して負担させるものである。また、ガード
リング法はガードリング(9)によって接合の周囲に別
の接合を形成するもので、ベース接合終端にかかる逆電
圧を分割して低下させるものである。
すようなフィールドプレート法、第3図に示すようなガ
ードリング法などの技術がある。上記フィールドプレー
ト法は絶縁膜を挾んで上部にアルミニウム電極(8)を
張り出させることKよって接合にかかる逆電圧の一部を
絶縁膜に分割して負担させるものである。また、ガード
リング法はガードリング(9)によって接合の周囲に別
の接合を形成するもので、ベース接合終端にかかる逆電
圧を分割して低下させるものである。
従来のフィールドプレート法、ガードリング法はベース
接合終端における耐圧をある程度増大させて平坦接合部
での耐圧に近づけることができるが、未だその耐圧は平
坦接合部の耐圧に比べて低く、プレーナ型トランジスタ
の高耐圧化の妨げになっている。特に絶縁ゲート型電界
効果トランジスタのようにシリコン基板表面を有効使用
することが大電力化において必要とされる素子ではゾレ
−ナ構造は重要でその解決が強く要望されている。
接合終端における耐圧をある程度増大させて平坦接合部
での耐圧に近づけることができるが、未だその耐圧は平
坦接合部の耐圧に比べて低く、プレーナ型トランジスタ
の高耐圧化の妨げになっている。特に絶縁ゲート型電界
効果トランジスタのようにシリコン基板表面を有効使用
することが大電力化において必要とされる素子ではゾレ
−ナ構造は重要でその解決が強く要望されている。
この発明は斜上の背景技術の問題点に鑑みてなされたも
ので、プレーナ型の半導体装置の耐圧向上を目的とする
。
ので、プレーナ型の半導体装置の耐圧向上を目的とする
。
この発明にかかる半導体装置は、プレーナ型の半導体装
置におけるベース接合端縁に夫々のベース領域と同導電
型の延在層、またはば−ス接合端縁における酸化シリコ
ン層上に形成されたアルミナ層を有し、P型ベースにあ
っては負電荷を、N型ベースにあっては正電荷を夫々固
定させることを特徴とするものである。
置におけるベース接合端縁に夫々のベース領域と同導電
型の延在層、またはば−ス接合端縁における酸化シリコ
ン層上に形成されたアルミナ層を有し、P型ベースにあ
っては負電荷を、N型ベースにあっては正電荷を夫々固
定させることを特徴とするものである。
次にこの発明を1実施例のプレーナ屋半導体装置につき
1例の二重拡散型MO8−FETを例示して詳細に説−
する。第1図はN+のシリコン基板(2)にN−のエピ
タキシャル層(3)を形成し、これにチャンネル形成ベ
ース領域(4)、および、ソース領域(5)を夫々二重
拡散形成し、ソース領域(5)にソース電極(6s)を
、またシリコン基板上に酸化シリコン層を介してゲート
電極(6g)を、さらに基板の露出主面にドレイン電極
(6d)を夫々形成してなるMOS−FETを示してい
る。このようなMOS−FETの第1図に破線円で囲む
部分を示す第8図はP型ベース接合終端部においてN一
層の空乏層a〔の正電荷からP層の空乏層(イ)の負電
荷へ図示のような電界が印加されているが、第9図に示
すようにベース接合終端部のシリコン−酸化シリコン界
面、または、酸化シリコン上に固定された負電荷を備え
ると、N一層の空乏層01の正電荷からの電界の一部が
上記固定された負電荷に向うためPN−接合に印加され
る電界は著るしく緩和される。この負電荷の固定の方法
として第4図に示すように酸化シリコン層上にアルミナ
層aυを配置し、このアルミナ層と酸化シリコン層(力
との界面に負電荷を生じさせる。この負電荷の量はアル
ミナ層の層厚と長さによって制御できる。
1例の二重拡散型MO8−FETを例示して詳細に説−
する。第1図はN+のシリコン基板(2)にN−のエピ
タキシャル層(3)を形成し、これにチャンネル形成ベ
ース領域(4)、および、ソース領域(5)を夫々二重
拡散形成し、ソース領域(5)にソース電極(6s)を
、またシリコン基板上に酸化シリコン層を介してゲート
電極(6g)を、さらに基板の露出主面にドレイン電極
(6d)を夫々形成してなるMOS−FETを示してい
る。このようなMOS−FETの第1図に破線円で囲む
部分を示す第8図はP型ベース接合終端部においてN一
層の空乏層a〔の正電荷からP層の空乏層(イ)の負電
荷へ図示のような電界が印加されているが、第9図に示
すようにベース接合終端部のシリコン−酸化シリコン界
面、または、酸化シリコン上に固定された負電荷を備え
ると、N一層の空乏層01の正電荷からの電界の一部が
上記固定された負電荷に向うためPN−接合に印加され
る電界は著るしく緩和される。この負電荷の固定の方法
として第4図に示すように酸化シリコン層上にアルミナ
層aυを配置し、このアルミナ層と酸化シリコン層(力
との界面に負電荷を生じさせる。この負電荷の量はアル
ミナ層の層厚と長さによって制御できる。
次の実施例は第5図(、)に示すように、低濃度のP一
層a邊をベース接合(l)に連接させて外周部に形成し
、逆電圧印加にjる空乏層化でP一層を全て負電荷とし
て固定することができる。この負電荷量はP一層の全電
荷量として制御できる。
層a邊をベース接合(l)に連接させて外周部に形成し
、逆電圧印加にjる空乏層化でP一層を全て負電荷とし
て固定することができる。この負電荷量はP一層の全電
荷量として制御できる。
斜上はP型ベースに関して述べてきたが、N型ベースの
場合には、同様にして固定された正電荷をベース接合終
端部におけるシリコン(3)と酸化シリコン層(7)と
の界面に持つことが有効である。
場合には、同様にして固定された正電荷をベース接合終
端部におけるシリコン(3)と酸化シリコン層(7)と
の界面に持つことが有効である。
次の実施例は斜上のN型ベースの場合で、第5図(b)
に示すように、N一層α〜を(−ス接合(1)に連接さ
せて外周部に形成し、逆電圧印加による空乏層化でN一
層を全て固定された正電荷とすることができる。
に示すように、N一層α〜を(−ス接合(1)に連接さ
せて外周部に形成し、逆電圧印加による空乏層化でN一
層を全て固定された正電荷とすることができる。
また、この発明は従来の構造のフィールドプレート法、
ガードリング法と併用することによシ、ベース接合終端
における耐圧を平坦接合耐圧にさらに近づけることがで
きる。
ガードリング法と併用することによシ、ベース接合終端
における耐圧を平坦接合耐圧にさらに近づけることがで
きる。
斜上は第6図に示すように1フイールドプレートのアル
ミニウム電極(8)(前記第2図に示しだもの)を有す
るものに第5図(a)または同図(b)に示した改良に
もとづくP一層αつまたはN一層(+31を設けたもの
、また、第7図に示すように、ガードリング(9)(前
記第3図に示したもの)を有するものに第5図(a)ま
たは同図(b)に示した改良にもとづ<P一層0乃また
はN一層α騰を設けたものなどが有効である。
ミニウム電極(8)(前記第2図に示しだもの)を有す
るものに第5図(a)または同図(b)に示した改良に
もとづくP一層αつまたはN一層(+31を設けたもの
、また、第7図に示すように、ガードリング(9)(前
記第3図に示したもの)を有するものに第5図(a)ま
たは同図(b)に示した改良にもとづ<P一層0乃また
はN一層α騰を設けたものなどが有効である。
この発明によれば、ベース接合の終端における電荷集中
に対し、その電界の一部をシリコンと酸化シリコンとの
界面、あるいはアルミナ層と酸化シリコンとの界面の電
荷方向へ分割することによシ、著るしく緩和され、ベー
ス接合終端での耐圧を増大させることができる。これは
特に大電力用MO8−FETにおいて、シリコン基板表
面を有効に使用するとともに1オン抵抗を低く抑えるた
めに基板のシリコンウェハの抵抗を低く抑え、かつ、チ
ャンネル部ベースの拡散層を浅くすることが必要であシ
、本発明によるプレーナ型トランジスタのベース接合終
端での耐圧を増大する手段は顕著に奏効する。
に対し、その電界の一部をシリコンと酸化シリコンとの
界面、あるいはアルミナ層と酸化シリコンとの界面の電
荷方向へ分割することによシ、著るしく緩和され、ベー
ス接合終端での耐圧を増大させることができる。これは
特に大電力用MO8−FETにおいて、シリコン基板表
面を有効に使用するとともに1オン抵抗を低く抑えるた
めに基板のシリコンウェハの抵抗を低く抑え、かつ、チ
ャンネル部ベースの拡散層を浅くすることが必要であシ
、本発明によるプレーナ型トランジスタのベース接合終
端での耐圧を増大する手段は顕著に奏効する。
第1図、第2図および第3図は従来のMOS−FETに
かかり、第1図は断面図、第2図および@3図は第1区
におりる破線内部分につき説明するためのいずれも断面
図、第4図および第5図(a)t (bL第6図ないし
第7図はいずれも夫々が実施例を説明するだめの断面図
、第8図および第9図はいずれも第1図における破線円
内部分につき説明するいずれも断面図である。 1 ベース接合 2 シリコン基板 3 エピタキシャル層(ドレイン領域)(
バイポーラトランジスタの場合のコレクタ領域) 4 チャンネル形成ベース領域(バイポー
ラトランジスタの場合のベース領域) 68 ソース電極 7 酸化シリコン層 11 アルミナ層 12 P一層 13 N一層 第 1 図 第 2 図 第 3 間第
4 図 第 5 間第 5
図 第 6 間第 7 図 第 8 図
かかり、第1図は断面図、第2図および@3図は第1区
におりる破線内部分につき説明するためのいずれも断面
図、第4図および第5図(a)t (bL第6図ないし
第7図はいずれも夫々が実施例を説明するだめの断面図
、第8図および第9図はいずれも第1図における破線円
内部分につき説明するいずれも断面図である。 1 ベース接合 2 シリコン基板 3 エピタキシャル層(ドレイン領域)(
バイポーラトランジスタの場合のコレクタ領域) 4 チャンネル形成ベース領域(バイポー
ラトランジスタの場合のベース領域) 68 ソース電極 7 酸化シリコン層 11 アルミナ層 12 P一層 13 N一層 第 1 図 第 2 図 第 3 間第
4 図 第 5 間第 5
図 第 6 間第 7 図 第 8 図
Claims (1)
- プレーナ型の半導体装置におけるベース接合端縁に夫々
のベース領域と同導電型の延在層、またはベース接合端
縁における酸化シリコン層上に形成されたアルミナ層を
有し、P型に一部にあっては負電荷を、N型ベースにあ
っては正電荷を夫々固定させることを特徴とするプレー
ナ型の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12120382A JPS5913370A (ja) | 1982-07-14 | 1982-07-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12120382A JPS5913370A (ja) | 1982-07-14 | 1982-07-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5913370A true JPS5913370A (ja) | 1984-01-24 |
Family
ID=14805412
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12120382A Pending JPS5913370A (ja) | 1982-07-14 | 1982-07-14 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5913370A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010137839A (ja) * | 2008-11-17 | 2010-06-24 | Honda Motor Co Ltd | 車体側部構造 |
US8419115B2 (en) | 2010-03-26 | 2013-04-16 | Honda Motor Co., Ltd. | Structure for side section of vehicle body |
US8662575B2 (en) | 2009-12-22 | 2014-03-04 | Honda Motor Co., Ltd. | Vehicle chassis side structure |
-
1982
- 1982-07-14 JP JP12120382A patent/JPS5913370A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010137839A (ja) * | 2008-11-17 | 2010-06-24 | Honda Motor Co Ltd | 車体側部構造 |
US8662575B2 (en) | 2009-12-22 | 2014-03-04 | Honda Motor Co., Ltd. | Vehicle chassis side structure |
US8419115B2 (en) | 2010-03-26 | 2013-04-16 | Honda Motor Co., Ltd. | Structure for side section of vehicle body |
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