JPS6159666B2 - - Google Patents
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- JPS6159666B2 JPS6159666B2 JP54054646A JP5464679A JPS6159666B2 JP S6159666 B2 JPS6159666 B2 JP S6159666B2 JP 54054646 A JP54054646 A JP 54054646A JP 5464679 A JP5464679 A JP 5464679A JP S6159666 B2 JPS6159666 B2 JP S6159666B2
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- 230000005669 field effect Effects 0.000 claims description 9
- 239000000758 substrate Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical class O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
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- 230000008719 thickening Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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Description
【発明の詳細な説明】
本発明は、絶縁ゲート電界効果トランジスタに
かかり、とくに凹部を設けた絶縁ゲート電界効果
トランジスタに係り特に高耐圧を有する構造に関
する。
かかり、とくに凹部を設けた絶縁ゲート電界効果
トランジスタに係り特に高耐圧を有する構造に関
する。
凹部を設けた絶縁ゲート電界効果トラジスタ
（以後Ｖ−MOSFETという）の従来技術による構
造を第１図に示す。すなわち、N+型で低比抵抗
層基板１上に、この基板１より高比抵抗である
N-層２を設け、さらにＰ型領域３、N+領域４を
形成する。そして、表面より凹部５を設ける。こ
の凹部５は、領域４，３を突板けN-層２に達す
るように形成され、さらにSiO2層６でおおわれ
る。この二酸化シリコン膜６とAl等の電極７に
より、ゲート領域を構成する。又、N+型拡散層
４はAl等の電極８に接続され、ソース領域を形
成しており、一方、N+型低抵抗層基板１にはAu
等の電極９が接続され、この基板１、N-層２が
ドレイン領域を形成する。かかるＶ−MOSFET
の基本動作、例えばエンハンスメント型の場合
は、ゲート電極７にソース電極に対し正電圧を加
えることにより、ゲート電極下のＰ型領域３の表
面にチヤンネルを形成し、ドレイン−ソース間に
電流が流れ、ゲート電圧の大きさによりドレイン
−ソース間の電流量を調整するものである。
（以後Ｖ−MOSFETという）の従来技術による構
造を第１図に示す。すなわち、N+型で低比抵抗
層基板１上に、この基板１より高比抵抗である
N-層２を設け、さらにＰ型領域３、N+領域４を
形成する。そして、表面より凹部５を設ける。こ
の凹部５は、領域４，３を突板けN-層２に達す
るように形成され、さらにSiO2層６でおおわれ
る。この二酸化シリコン膜６とAl等の電極７に
より、ゲート領域を構成する。又、N+型拡散層
４はAl等の電極８に接続され、ソース領域を形
成しており、一方、N+型低抵抗層基板１にはAu
等の電極９が接続され、この基板１、N-層２が
ドレイン領域を形成する。かかるＶ−MOSFET
の基本動作、例えばエンハンスメント型の場合
は、ゲート電極７にソース電極に対し正電圧を加
えることにより、ゲート電極下のＰ型領域３の表
面にチヤンネルを形成し、ドレイン−ソース間に
電流が流れ、ゲート電圧の大きさによりドレイン
−ソース間の電流量を調整するものである。
しかしながらかかる従来技術によるＶ−
MOSFETに於いては、次に述べる欠点がある。
すなわち、ドレイン−ソース間の耐圧は、Ｐ型拡
散層３およびN-高比抵抗層２の厚さにより決ま
る。特にN-層２は、Ｖ−MOSFETの耐圧向上の
ため提案されたものである。しかし、Ｐ拡散層３
およびN-層２を高耐圧化のため厚くすることは
ON抵抗の大幅な増加が必然的に起こり、耐圧と
ON抵抗の間で適切な設計条件を決める必要があ
り結局、高耐圧化は思うようにできなくなつてい
る。
MOSFETに於いては、次に述べる欠点がある。
すなわち、ドレイン−ソース間の耐圧は、Ｐ型拡
散層３およびN-高比抵抗層２の厚さにより決ま
る。特にN-層２は、Ｖ−MOSFETの耐圧向上の
ため提案されたものである。しかし、Ｐ拡散層３
およびN-層２を高耐圧化のため厚くすることは
ON抵抗の大幅な増加が必然的に起こり、耐圧と
ON抵抗の間で適切な設計条件を決める必要があ
り結局、高耐圧化は思うようにできなくなつてい
る。
本発明はかかる困難をなくすためのもので、
ON抵抗を大きくすることなく、高耐圧化ができ
るものである。
ON抵抗を大きくすることなく、高耐圧化ができ
るものである。
本発明は一導電型の第１のドレイン領域と、該
第１のドレイン領域に隣接して設けられた該第１
のドレイン領域より高比抵抗を有する一導電型の
第２のドレイン領域と、該第２のドレイン領域に
隣接して設けられた逆導電型領域と、該逆導電型
領域に隣接して設けられた一導電型のソース領域
と、該第２のドレイン領域に達する溝部と、該溝
部内の該逆導電型の表面上に設けられたゲート領
域とを具備する絶縁ゲート電界効果トランジスタ
において前記逆導電型領域内には前記溝部をとり
かこむごとく設けられた該逆導電型領域より高濃
度、又、第２のドレイン領域に突出する逆導電型
のバツクゲート領域を有し、かつ該バツクゲート
領域にバツクゲート電極を接続したことを特徴と
する絶縁ゲート電界効果トランジスタである。
第１のドレイン領域に隣接して設けられた該第１
のドレイン領域より高比抵抗を有する一導電型の
第２のドレイン領域と、該第２のドレイン領域に
隣接して設けられた逆導電型領域と、該逆導電型
領域に隣接して設けられた一導電型のソース領域
と、該第２のドレイン領域に達する溝部と、該溝
部内の該逆導電型の表面上に設けられたゲート領
域とを具備する絶縁ゲート電界効果トランジスタ
において前記逆導電型領域内には前記溝部をとり
かこむごとく設けられた該逆導電型領域より高濃
度、又、第２のドレイン領域に突出する逆導電型
のバツクゲート領域を有し、かつ該バツクゲート
領域にバツクゲート電極を接続したことを特徴と
する絶縁ゲート電界効果トランジスタである。
以下第２図により本発明の一実施例を説明す
る。すなわち、N+型低比抵抗層基板１０１上に
N-型で基板１０１に比べ高比抵抗層１０２を設
ける。さらに、N-層１０２にＰ型領域１０３が
形成される。そしてこのＰ型領域１０３には、Ｐ
拡散層１０３を形成する前に形成された領域１０
３より濃度が高いP+領域１１０が設けられてい
る。又、Ｐ層１０３内には、ソース領域となる
N+領域１０４が形成され、ここにAl等の金属に
よるソース電極１０８を接続する。凹部１０５
は、１０４，１０３を突抜け１０２に達するよう
に形成され、二配化シリコン層１０６でおおわれ
て、さらにAl等の金属によりゲート電極１０７
が設けられている。又、N+型低抵抗層基板１０
１には、Au等の電極１０９によりドレイン領域
を形成している。さらに本発明の特徴である、
N-層１０２に突き出たP+拡散層１１０すなわち
バツクゲート領域は、凹部１０５をとりかこむよ
うに形成されており、かつ、このP+拡散層１１
０およびＰ拡散層１０３は共通に、Al等により
バツクゲート電極１１１が接続される。
る。すなわち、N+型低比抵抗層基板１０１上に
N-型で基板１０１に比べ高比抵抗層１０２を設
ける。さらに、N-層１０２にＰ型領域１０３が
形成される。そしてこのＰ型領域１０３には、Ｐ
拡散層１０３を形成する前に形成された領域１０
３より濃度が高いP+領域１１０が設けられてい
る。又、Ｐ層１０３内には、ソース領域となる
N+領域１０４が形成され、ここにAl等の金属に
よるソース電極１０８を接続する。凹部１０５
は、１０４，１０３を突抜け１０２に達するよう
に形成され、二配化シリコン層１０６でおおわれ
て、さらにAl等の金属によりゲート電極１０７
が設けられている。又、N+型低抵抗層基板１０
１には、Au等の電極１０９によりドレイン領域
を形成している。さらに本発明の特徴である、
N-層１０２に突き出たP+拡散層１１０すなわち
バツクゲート領域は、凹部１０５をとりかこむよ
うに形成されており、かつ、このP+拡散層１１
０およびＰ拡散層１０３は共通に、Al等により
バツクゲート電極１１１が接続される。
次に本発明の基本動作を説明する。ゲート領域
１０７にソース領域１０８に対し正電位を加え、
トランジスタ動作をさせることは、従来からのＶ
−MOSFETと同じである。さらにOFF状態につ
いて説明する。前述した如く、OFF状態（ソー
スを，ドレインを）での耐圧は、Ｐ層１０３
とN-層１０２を形成するPN接合部には空乏層が
形成され、Ｐ層１０３とN-層１０２の厚さによ
りほぼ決定される。ここでバツクゲート領域１１
１に、ドレイン領域１０９に対し負電位を加える
ことにより、バツクゲート領域であるP+突出部
１１０とN-層１０２との間に空乏層が拡がる。
さらに電位差を大きくとり、かつ、P+層１１０
−１と１１０−２間を狭くすると、１１０−１と
１１０−２の近傍に拡がつた空乏層は終りにはつ
ながつてしまう。空乏層がつながることにより、
Ｐ層１０３とN-層１０２とのPN接合部は静電的
にシールドされ、従つて耐圧を決定していたＰ層
１０３およびN-層１０２の厚さは耐圧を決定す
る要因ではなくなる。
１０７にソース領域１０８に対し正電位を加え、
トランジスタ動作をさせることは、従来からのＶ
−MOSFETと同じである。さらにOFF状態につ
いて説明する。前述した如く、OFF状態（ソー
スを，ドレインを）での耐圧は、Ｐ層１０３
とN-層１０２を形成するPN接合部には空乏層が
形成され、Ｐ層１０３とN-層１０２の厚さによ
りほぼ決定される。ここでバツクゲート領域１１
１に、ドレイン領域１０９に対し負電位を加える
ことにより、バツクゲート領域であるP+突出部
１１０とN-層１０２との間に空乏層が拡がる。
さらに電位差を大きくとり、かつ、P+層１１０
−１と１１０−２間を狭くすると、１１０−１と
１１０−２の近傍に拡がつた空乏層は終りにはつ
ながつてしまう。空乏層がつながることにより、
Ｐ層１０３とN-層１０２とのPN接合部は静電的
にシールドされ、従つて耐圧を決定していたＰ層
１０３およびN-層１０２の厚さは耐圧を決定す
る要因ではなくなる。
すなわち、Ｐ層１０３およびN-層１０２の厚
さをうすくしてON抵抗を小さくしても、高耐圧
を有する素子が保られることとなり、有効なもの
とする。
さをうすくしてON抵抗を小さくしても、高耐圧
を有する素子が保られることとなり、有効なもの
とする。
第１図は従来の絶縁ゲート電界効果トランジス
タを示す断面図であり、第２図は本発明の実施例
を示す断面図である。 尚、図において、１，１０１はN+型低比抵抗
層基板２，１０２はN-層、３，１０３はＰ型領
域、４，１０４はN+領域、５，１０５は凹部、
６，１０６は二酸化シリコン膜、７，１０７はゲ
ート電極、８，１０８はソース電極、９，１０９
はドレイン電極、１１０はP+バツクゲート領
域、１１１はバツクゲート電極である。
タを示す断面図であり、第２図は本発明の実施例
を示す断面図である。 尚、図において、１，１０１はN+型低比抵抗
層基板２，１０２はN-層、３，１０３はＰ型領
域、４，１０４はN+領域、５，１０５は凹部、
６，１０６は二酸化シリコン膜、７，１０７はゲ
ート電極、８，１０８はソース電極、９，１０９
はドレイン電極、１１０はP+バツクゲート領
域、１１１はバツクゲート電極である。
Claims (1)
- １ 一導電型の第１のドレイン領域と、該第１の
ドレイン領域に隣接して設けられた該第１のドレ
イン領域より高比低抗を有する一導電型の第２の
ドレイン領域と、該第２のドレイン領域に隣接し
て設けられた逆導電型領域と、該逆導電型領域に
隣接して設けられた一導電型のソース領域と、該
第２のドレイン領域に達する溝部と、該溝部内の
該逆導電型の表面上に設けられたゲート領域とを
具備する絶縁ゲート電界効果トランジスタにおい
て、前記逆導電型領域内には、前記溝部をとりか
こむごとく設けられた、該第２のドレイン領域に
突出せる逆導電型のバツクゲート領域を有し、か
つ該バツクゲート領域にバツクゲート電極を接続
したことを特徴とする絶縁ゲート電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5464679A JPS55146976A (en) | 1979-05-02 | 1979-05-02 | Insulating gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5464679A JPS55146976A (en) | 1979-05-02 | 1979-05-02 | Insulating gate field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55146976A JPS55146976A (en) | 1980-11-15 |
| JPS6159666B2 true JPS6159666B2 (ja) | 1986-12-17 |
Family
ID=12976534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5464679A Granted JPS55146976A (en) | 1979-05-02 | 1979-05-02 | Insulating gate field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55146976A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015004883A1 (ja) * | 2013-07-11 | 2015-01-15 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4767722A (en) * | 1986-03-24 | 1988-08-30 | Siliconix Incorporated | Method for making planar vertical channel DMOS structures |
| JPH0738445B2 (ja) * | 1987-03-03 | 1995-04-26 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| US4835586A (en) * | 1987-09-21 | 1989-05-30 | Siliconix Incorporated | Dual-gate high density fet |
| US5072266A (en) | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| US5296727A (en) * | 1990-08-24 | 1994-03-22 | Fujitsu Limited | Double gate FET and process for manufacturing same |
| US5910669A (en) * | 1992-07-24 | 1999-06-08 | Siliconix Incorporated | Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof |
| US5558313A (en) * | 1992-07-24 | 1996-09-24 | Siliconix Inorporated | Trench field effect transistor with reduced punch-through susceptibility and low RDSon |
| EP0746042B1 (en) * | 1995-06-02 | 2004-03-31 | SILICONIX Incorporated | Bidirectional blocking trench power MOSFET |
| US6096608A (en) * | 1997-06-30 | 2000-08-01 | Siliconix Incorporated | Bidirectional trench gated power mosfet with submerged body bus extending underneath gate trench |
| US5923979A (en) * | 1997-09-03 | 1999-07-13 | Siliconix Incorporated | Planar DMOS transistor fabricated by a three mask process |
-
1979
- 1979-05-02 JP JP5464679A patent/JPS55146976A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015004883A1 (ja) * | 2013-07-11 | 2015-01-15 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| US9406796B2 (en) | 2013-07-11 | 2016-08-02 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55146976A (en) | 1980-11-15 |
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